JP2001084794A - 交流ストレスのバーンインテスト可能な集積回路及びこれを用いたテスト方法 - Google Patents
交流ストレスのバーンインテスト可能な集積回路及びこれを用いたテスト方法Info
- Publication number
- JP2001084794A JP2001084794A JP2000211783A JP2000211783A JP2001084794A JP 2001084794 A JP2001084794 A JP 2001084794A JP 2000211783 A JP2000211783 A JP 2000211783A JP 2000211783 A JP2000211783 A JP 2000211783A JP 2001084794 A JP2001084794 A JP 2001084794A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- integrated circuit
- clock signal
- test
- row
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【課題】 交流ストレスのバーンインテスト可能な集積
回路及びこれを用いたテスト方法を提供する。 【解決手段】 本発明の集積回路はアドレス変更手段及
びデータ発生手段を具備する。アドレス変更手段は所定
のクロック信号に応答して選択する記憶素子のアドレス
を変更させるアドレス信号を発生する。データ発生手段
はクロック信号に応答し、第１状態と第２状態とを交互
に有するデータ信号を発生して選択される記憶素子に提
供する。そして、集積回路は制御信号に応答し、テスト
動作モードではテスト電源ラインとノーマル電源ライン
とを連結させ、ノーマル動作モードではテスト電源ライ
ンとノーマル電源ラインとを遮断するスイッチを具備す
る。
回路及びこれを用いたテスト方法を提供する。 【解決手段】 本発明の集積回路はアドレス変更手段及
びデータ発生手段を具備する。アドレス変更手段は所定
のクロック信号に応答して選択する記憶素子のアドレス
を変更させるアドレス信号を発生する。データ発生手段
はクロック信号に応答し、第１状態と第２状態とを交互
に有するデータ信号を発生して選択される記憶素子に提
供する。そして、集積回路は制御信号に応答し、テスト
動作モードではテスト電源ラインとノーマル電源ライン
とを連結させ、ノーマル動作モードではテスト電源ライ
ンとノーマル電源ラインとを遮断するスイッチを具備す
る。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は集積回路に係り、特
に半導体ウェーハレベルにおいてバーンインテストを行
う集積回路及びこれを用いたテスト方法に関する。
に半導体ウェーハレベルにおいてバーンインテストを行
う集積回路及びこれを用いたテスト方法に関する。
【０００２】
【従来の技術】一般に、DRAM、SRAMのような多数個の記
憶素子を有する集積回路は製造工程上の欠陥等によって
不良(Fail)が発生しうる。このような不良を検出するた
めに、集積回路は製品の製作過程において"バーンイン
(Burn-in)テスト"が行われる。バーンインテストは高電
圧と高温の状態で書込動作を繰返して行う方法である。
かかるバーンインテストは大部分パッケージ状態で行わ
れる。即ち、集積回路製品はウェーハ状態でチップの電
気的なテストを行った後、良品のチップのみをパッケー
ジしてパッケージ状態で"バーンイン"を行う。このよう
なバーンインテストを"パッケージバーンイン(Package
Burn-in、以下、PBIと略称する)"と称する。
憶素子を有する集積回路は製造工程上の欠陥等によって
不良(Fail)が発生しうる。このような不良を検出するた
めに、集積回路は製品の製作過程において"バーンイン
(Burn-in)テスト"が行われる。バーンインテストは高電
圧と高温の状態で書込動作を繰返して行う方法である。
かかるバーンインテストは大部分パッケージ状態で行わ
れる。即ち、集積回路製品はウェーハ状態でチップの電
気的なテストを行った後、良品のチップのみをパッケー
ジしてパッケージ状態で"バーンイン"を行う。このよう
なバーンインテストを"パッケージバーンイン(Package
Burn-in、以下、PBIと略称する)"と称する。
【０００３】しかしPBIには集積回路の集積度の増加に
伴うバーンイン時間が延びる問題点が発生する。そし
て、集積回路が多機能化、多ピン化することによって、
バーンインボード(Burn-in Board)当りソケット集積度
(Socket Density)が減少し、これによって生産性が低下
する問題点がある。また、ウェーハレベルにおける適切
な初期不良の未検出によるパッケージの収率低下の問題
が発生する。このような問題点を解決するためにウェー
ハレベルにおける多様なバーンイン方法が提示されてい
る。
伴うバーンイン時間が延びる問題点が発生する。そし
て、集積回路が多機能化、多ピン化することによって、
バーンインボード(Burn-in Board)当りソケット集積度
(Socket Density)が減少し、これによって生産性が低下
する問題点がある。また、ウェーハレベルにおける適切
な初期不良の未検出によるパッケージの収率低下の問題
が発生する。このような問題点を解決するためにウェー
ハレベルにおける多様なバーンイン方法が提示されてい
る。
【０００４】このようなウェーハバーンイン方法の１つ
が、日本の東芝株式会社の米国特許５,２９４,７７６に
記載されている。米国特許５,２９４,７７６に記載され
たウェーハバーンイン方法は、ウェーハ上にバーンイン
のための余分の電源電圧(VCC)、接地電圧(VSS)及びバー
ンインパッドに電圧を印加することによって、ウェーハ
上の全てのダイに電気的なストレスを加える方法であ
る。しかし、このような方法は直流ストレス方法であっ
て、全ての記憶素子の順次かつ反復的な交流ストレスが
不可能な短所がある。
が、日本の東芝株式会社の米国特許５,２９４,７７６に
記載されている。米国特許５,２９４,７７６に記載され
たウェーハバーンイン方法は、ウェーハ上にバーンイン
のための余分の電源電圧(VCC)、接地電圧(VSS)及びバー
ンインパッドに電圧を印加することによって、ウェーハ
上の全てのダイに電気的なストレスを加える方法であ
る。しかし、このような方法は直流ストレス方法であっ
て、全ての記憶素子の順次かつ反復的な交流ストレスが
不可能な短所がある。
【０００５】
【発明が解決しようとする課題】本発明の目的は全ての
記憶素子を順次かつ反復的な交流ストレスを加えること
ができる効率的なウェーハバーンインテスト可能な集積
回路及びテスト方法を提供することである。
記憶素子を順次かつ反復的な交流ストレスを加えること
ができる効率的なウェーハバーンインテスト可能な集積
回路及びテスト方法を提供することである。
【０００６】
【課題を解決するための手段】前記課題を達成するため
に本発明は、行と列に配列される多数個の記憶素子を含
み、少なくとも１つのテスト動作モードを有する集積回
路に関する。本発明の集積回路はアドレス変更手段及び
データ発生手段を具備する。アドレス変更手段は所定の
クロック信号に応答して選択する記憶素子のアドレスを
変更するアドレス信号を発生する。データ発生手段はク
ロック信号に応答し、第１状態と第２状態とを交互に有
するデータ信号を発生し、選択される記憶素子に提供す
る。
に本発明は、行と列に配列される多数個の記憶素子を含
み、少なくとも１つのテスト動作モードを有する集積回
路に関する。本発明の集積回路はアドレス変更手段及び
データ発生手段を具備する。アドレス変更手段は所定の
クロック信号に応答して選択する記憶素子のアドレスを
変更するアドレス信号を発生する。データ発生手段はク
ロック信号に応答し、第１状態と第２状態とを交互に有
するデータ信号を発生し、選択される記憶素子に提供す
る。
【０００７】望ましくは、集積回路はデータ信号に応答
し、前記行アドレス変更手段によって発生する行アドレ
ス信号を制御するパルス信号を発生するパルス発生器を
さらに具備する。
し、前記行アドレス変更手段によって発生する行アドレ
ス信号を制御するパルス信号を発生するパルス発生器を
さらに具備する。
【０００８】前記課題を達成するための本発明の他の側
面は、行と列に配列される多数個の集積回路のダイを含
み、前記集積回路のダイは各々多数個の記憶素子を含ん
でノーマル動作モードと少なくとも１つのテスト動作モ
ードを有し、前記隣接する集積回路のダイの間にはスク
ライブレーン(Scribe Lane)が存在する半導体ウェーハ
に関する。本発明の半導体ウェーハの前記スクライブレ
ーンには前記テスト動作モードにおいて外部からテスト
電源が提供されるテスト電源ラインが備えられる。そし
て、前記集積回路のダイは各々所定の制御信号に応答
し、前記テスト動作モードでは前記テスト電源ラインと
前記ノーマル電源ラインとを連結させ、前記ノーマル動
作モードでは前記テスト電源ラインと前記ノーマル電源
ラインとを遮断するスイッチを具備する。前記記憶素子
に提供されるデータの電圧レベルは前記ノーマル電源ラ
インの電圧レベルによって制御される。
面は、行と列に配列される多数個の集積回路のダイを含
み、前記集積回路のダイは各々多数個の記憶素子を含ん
でノーマル動作モードと少なくとも１つのテスト動作モ
ードを有し、前記隣接する集積回路のダイの間にはスク
ライブレーン(Scribe Lane)が存在する半導体ウェーハ
に関する。本発明の半導体ウェーハの前記スクライブレ
ーンには前記テスト動作モードにおいて外部からテスト
電源が提供されるテスト電源ラインが備えられる。そし
て、前記集積回路のダイは各々所定の制御信号に応答
し、前記テスト動作モードでは前記テスト電源ラインと
前記ノーマル電源ラインとを連結させ、前記ノーマル動
作モードでは前記テスト電源ラインと前記ノーマル電源
ラインとを遮断するスイッチを具備する。前記記憶素子
に提供されるデータの電圧レベルは前記ノーマル電源ラ
インの電圧レベルによって制御される。
【０００９】前記他の技術的課題を達成するために本発
明は、テスト動作モードにおいてウェーハ上の行と列に
配列される多数個の集積回路ダイをテストするテスト方
法であって、前記集積回路のダイは各々多数個の記憶素
子を含む前記テスト方法に関する。本発明のテスト方法
は、(A) 所定のクロック信号をカウンティングし、前記
カウンティングされたクロック信号によって前記記憶素
子を指定するアドレス信号を発生する段階と、(B) 前記
クロック信号に応答して所定のデータ信号を発生する段
階と、(C) 前記データ信号を前記アドレス信号によって
指定された前記記憶素子に提供する段階とを具備する。
明は、テスト動作モードにおいてウェーハ上の行と列に
配列される多数個の集積回路ダイをテストするテスト方
法であって、前記集積回路のダイは各々多数個の記憶素
子を含む前記テスト方法に関する。本発明のテスト方法
は、(A) 所定のクロック信号をカウンティングし、前記
カウンティングされたクロック信号によって前記記憶素
子を指定するアドレス信号を発生する段階と、(B) 前記
クロック信号に応答して所定のデータ信号を発生する段
階と、(C) 前記データ信号を前記アドレス信号によって
指定された前記記憶素子に提供する段階とを具備する。
【００１０】
【発明の実施の形態】本発明と本発明の動作上の利点及
び本発明の実施によって達成される目的を十分に理解す
るためには、本発明の望ましい実施形態を例示する添付
図面及び添付図面に記載された内容を参照すべきであ
る。図１は本発明の一実施形態に係る交流ストレスのバ
ーンインテスト可能な集積回路が半導体ウェーハ上に配
列されたことを示す概略的な図面である。図１に示され
た集積回路１００は多数個の記憶素子を有する多様な半
導体製品であってよいが、本明細書では説明の便宜上多
数個のメモリセル(図示せず)を記憶素子とするメモリチ
ップを例として説明する。そして、テストモードも多様
に適用できるが、説明の便宜上バーンインテストを代表
として説明する。
び本発明の実施によって達成される目的を十分に理解す
るためには、本発明の望ましい実施形態を例示する添付
図面及び添付図面に記載された内容を参照すべきであ
る。図１は本発明の一実施形態に係る交流ストレスのバ
ーンインテスト可能な集積回路が半導体ウェーハ上に配
列されたことを示す概略的な図面である。図１に示され
た集積回路１００は多数個の記憶素子を有する多様な半
導体製品であってよいが、本明細書では説明の便宜上多
数個のメモリセル(図示せず)を記憶素子とするメモリチ
ップを例として説明する。そして、テストモードも多様
に適用できるが、説明の便宜上バーンインテストを代表
として説明する。
【００１１】図１を参照すれば、半導体ウェーハ上に行
(Row)と列(Column)方向にメモリチップが存在する。そ
してメモリチップの間にはパッケージ組立時ソーイング
されるスクライブレーン領域が存在する。そして、スク
ライブレーン領域にはバーンイン電源端子１０及びバー
ンイン電源ライン１１、クロック信号端子３０及びクロ
ック信号ライン３１、そしてバーンイン接地端子２０及
びバーンイン接地ライン２１が配線される。
(Row)と列(Column)方向にメモリチップが存在する。そ
してメモリチップの間にはパッケージ組立時ソーイング
されるスクライブレーン領域が存在する。そして、スク
ライブレーン領域にはバーンイン電源端子１０及びバー
ンイン電源ライン１１、クロック信号端子３０及びクロ
ック信号ライン３１、そしてバーンイン接地端子２０及
びバーンイン接地ライン２１が配線される。
【００１２】バーンイン電源ライン１１には半導体ウェ
ーハ上で同一な行に位置したメモリチップが共通連結さ
れる。従って、半導体ウェーハの行方向に共通のバーン
イン電源ラインが形成され、特定のバーンイン電源ライ
ン１１の電圧が同一な行に位置したメモリチップの電源
ラインに同時に印加される。そして、バーンイン接地ラ
イン２１とクロック信号ライン３１もバーンイン電源ラ
イン１１と同一な方式で構成されうる。
ーハ上で同一な行に位置したメモリチップが共通連結さ
れる。従って、半導体ウェーハの行方向に共通のバーン
イン電源ラインが形成され、特定のバーンイン電源ライ
ン１１の電圧が同一な行に位置したメモリチップの電源
ラインに同時に印加される。そして、バーンイン接地ラ
イン２１とクロック信号ライン３１もバーンイン電源ラ
イン１１と同一な方式で構成されうる。
【００１３】従って、特定の行に対応する１本のバーン
イン電源ライン１１、クロック信号ライン３１及びバー
ンイン接地ライン２１に電位を印加すれば、同一な行に
存する全てのメモリチップに電位が印加される。従っ
て、特定の行に存在する１つのメモリチップに対してバ
ーンインテストが進行されると、同一行に存在する全て
のメモリチップに対してもバーンインテストが進行され
る。
イン電源ライン１１、クロック信号ライン３１及びバー
ンイン接地ライン２１に電位を印加すれば、同一な行に
存する全てのメモリチップに電位が印加される。従っ
て、特定の行に存在する１つのメモリチップに対してバ
ーンインテストが進行されると、同一行に存在する全て
のメモリチップに対してもバーンインテストが進行され
る。
【００１４】一般に、装備において同時にテストしうる
チャンネルの数には限界がある。従って、望ましくは、
１行においてテストできるチャンネルの数を最小化する
ためにウェーハバーンイン電源端子１０とバーンイン接
地端子２０、そしてメモリセルを選択するアドレスとデ
ータを提供しうるクロック信号端子３０は１つずつのみ
使用する。
チャンネルの数には限界がある。従って、望ましくは、
１行においてテストできるチャンネルの数を最小化する
ためにウェーハバーンイン電源端子１０とバーンイン接
地端子２０、そしてメモリセルを選択するアドレスとデ
ータを提供しうるクロック信号端子３０は１つずつのみ
使用する。
【００１５】もし、装備のチャンネルが許容する範囲内
で同時に複数行に電位が印加できるなら、別のパッケー
ジバーンイン費用無しに半導体ウェーハ上で全てのメモ
リチップに対するバーンインテストが可能となる。従っ
て、本発明によれば、低コスト化ができ、高信頼性のベ
アーチップ(Bare Chip)が確保されて生産性が向上され
る。
で同時に複数行に電位が印加できるなら、別のパッケー
ジバーンイン費用無しに半導体ウェーハ上で全てのメモ
リチップに対するバーンインテストが可能となる。従っ
て、本発明によれば、低コスト化ができ、高信頼性のベ
アーチップ(Bare Chip)が確保されて生産性が向上され
る。
【００１６】図２は本発明の実施形態に係る交流ストレ
ス可能なメモリチップの内部回路とスクライブレーン上
に存在する電圧バシング(bussing)ラインを示す図面で
ある。そして、図３はメモリチップ内でデータを貯蔵す
る１つの記憶素子とその周辺の信号回路を示す図面であ
る。
ス可能なメモリチップの内部回路とスクライブレーン上
に存在する電圧バシング(bussing)ラインを示す図面で
ある。そして、図３はメモリチップ内でデータを貯蔵す
る１つの記憶素子とその周辺の信号回路を示す図面であ
る。
【００１７】図２を参照すれば、それぞれのメモリチッ
プはアドレス変更手段３００及びデータ発生手段４００
を具備する。アドレス変更手段３００はクロック信号ラ
イン３１を通して入力されるクロック信号CLKに応答し
て順次に変化しながらメモリチップ内の記憶素子５１
(メモリセル、図３参照)を選択する行アドレス信号Xadd
及び列アドレス信号Yaddを発生する。行アドレス信号Xa
ddはメモリチップ内の同行に配列される記憶素子のワー
ドラインWL(図３参照)を選択して活性化させる。列アド
レス信号Yaddによってコラム選択ラインCSLが活性化さ
れることによって、データ入出力ラインSDL、/SDL（図
３参照）に提供されたデータが行及び列アドレス信号Xa
dd、Yaddによって選択される記憶素子(図３参照)に提供
される。
プはアドレス変更手段３００及びデータ発生手段４００
を具備する。アドレス変更手段３００はクロック信号ラ
イン３１を通して入力されるクロック信号CLKに応答し
て順次に変化しながらメモリチップ内の記憶素子５１
(メモリセル、図３参照)を選択する行アドレス信号Xadd
及び列アドレス信号Yaddを発生する。行アドレス信号Xa
ddはメモリチップ内の同行に配列される記憶素子のワー
ドラインWL(図３参照)を選択して活性化させる。列アド
レス信号Yaddによってコラム選択ラインCSLが活性化さ
れることによって、データ入出力ラインSDL、/SDL（図
３参照）に提供されたデータが行及び列アドレス信号Xa
dd、Yaddによって選択される記憶素子(図３参照)に提供
される。
【００１８】アドレス変更手段３００は具体的に行アド
レス変更手段３０１及び列アドレス変更手段３３１より
なる。行アドレス変更手段３０１はクロック信号CLKに
応答して行アドレス信号Xaddを発生する。行アドレス変
更手段３０１はさらに具体的に行カウンターと行デコー
ダ部とからなるが、行カウンターは多数個の行レジスタ
ー３１０で構成され、クロック信号CLKの活性化回数を
カウンティングする。行デコーダ部はプリ行デコーダ部
３２０と主行デコーダ部３３０とで構成され、行カウン
ターによってカウンティングされるクロック信号CLKの
活性化回数に応じて順次に行アドレスを変化させる。
レス変更手段３０１及び列アドレス変更手段３３１より
なる。行アドレス変更手段３０１はクロック信号CLKに
応答して行アドレス信号Xaddを発生する。行アドレス変
更手段３０１はさらに具体的に行カウンターと行デコー
ダ部とからなるが、行カウンターは多数個の行レジスタ
ー３１０で構成され、クロック信号CLKの活性化回数を
カウンティングする。行デコーダ部はプリ行デコーダ部
３２０と主行デコーダ部３３０とで構成され、行カウン
ターによってカウンティングされるクロック信号CLKの
活性化回数に応じて順次に行アドレスを変化させる。
【００１９】行レジスター３１０は直列に連結されてク
ロック信号CLKに応答する。そして、２番目以降の行レ
ジスター３１０は以前の行レジスターの出力信号C０を
キャリで入力しながら、クロック信号CLKに応答する。
そして、プリ行デコーダ部３２０は対応する行レジスタ
ー３１０の出力信号CL、CL'、…をデコーディングす
る。主行デコーダ部３３０はプリ行デコーダ部３２０の
出力信号をデコーディングして行アドレス信号Xaddを発
生する。そして主行デコーダ部３３０はパルス発生器３
６０から生成されるパルス信号PULによって制御され、
選択される行アドレス信号Xaddの活性化幅はパルス信号
PULの活性化幅に従うことになる。
ロック信号CLKに応答する。そして、２番目以降の行レ
ジスター３１０は以前の行レジスターの出力信号C０を
キャリで入力しながら、クロック信号CLKに応答する。
そして、プリ行デコーダ部３２０は対応する行レジスタ
ー３１０の出力信号CL、CL'、…をデコーディングす
る。主行デコーダ部３３０はプリ行デコーダ部３２０の
出力信号をデコーディングして行アドレス信号Xaddを発
生する。そして主行デコーダ部３３０はパルス発生器３
６０から生成されるパルス信号PULによって制御され、
選択される行アドレス信号Xaddの活性化幅はパルス信号
PULの活性化幅に従うことになる。
【００２０】列アドレス変更手段３３１は具体的に列カ
ウンターと列デコーダ部とで構成される。列カウンター
は多数個の列レジスター列で構成され最後の行レジスタ
ーのキャリが発生した後に発生するクロック信号CLKの
活性化回数をカウンティングする。列デコーダ部はプリ
列デコーダ部３４０と主列デコーダ部３５０で構成さ
れ、列カウンターによってカウンティングされるクロッ
ク信号CLKの活性化回数に応じて順次に列アドレスを変
化させる。
ウンターと列デコーダ部とで構成される。列カウンター
は多数個の列レジスター列で構成され最後の行レジスタ
ーのキャリが発生した後に発生するクロック信号CLKの
活性化回数をカウンティングする。列デコーダ部はプリ
列デコーダ部３４０と主列デコーダ部３５０で構成さ
れ、列カウンターによってカウンティングされるクロッ
ク信号CLKの活性化回数に応じて順次に列アドレスを変
化させる。
【００２１】列レジスター３１１は直列に連結され、ク
ロック信号CLKに応答する。最初の列レジスター３１１
は最後の行レジスター３１０の出力信号をキャリで入力
しながら、クロック信号CLKに応答する。そして、二番
目以後の列レジスター３１１は以前の列レジスターの出
力信号をキャリとして入力しながら、クロック信号CLK
に応答する。そしてプリ列デコーダ部３４０は対応する
列レジスター３１１の出力信号をデコーディングする。
主列デコーダ部３５０はプリ列デコーダ部３４０の出力
信号をデコーディングして列アドレス信号Yaddを発生す
る。
ロック信号CLKに応答する。最初の列レジスター３１１
は最後の行レジスター３１０の出力信号をキャリで入力
しながら、クロック信号CLKに応答する。そして、二番
目以後の列レジスター３１１は以前の列レジスターの出
力信号をキャリとして入力しながら、クロック信号CLK
に応答する。そしてプリ列デコーダ部３４０は対応する
列レジスター３１１の出力信号をデコーディングする。
主列デコーダ部３５０はプリ列デコーダ部３４０の出力
信号をデコーディングして列アドレス信号Yaddを発生す
る。
【００２２】データ発生手段４００はクロック信号CLK
に応答して"ハイ"または"ロー"のデータを交互に発生す
る。そしてデータ発生手段４００によって発生されるデ
ータはデータ入出力ラインSDL、/SDL(図３参照)に提供
される。そしてデータ入出力ラインSDL、/SDLに提供さ
れたデータは行及び列アドレス信号Xadd、Yaddによって
選択される記憶素子に提供される。
に応答して"ハイ"または"ロー"のデータを交互に発生す
る。そしてデータ発生手段４００によって発生されるデ
ータはデータ入出力ラインSDL、/SDL(図３参照)に提供
される。そしてデータ入出力ラインSDL、/SDLに提供さ
れたデータは行及び列アドレス信号Xadd、Yaddによって
選択される記憶素子に提供される。
【００２３】データ発生手段４００は具体的にデータレ
ジスター４１０及び書込ドライバー４２０を具備する。
データレジスター４１０はクロック信号CLKに応答し、"
ハイ"または"ロー"に交互に遷移されるデータ信号DATを
発生する。そして書込ドライバー４２０はデータ信号DA
Tをドライビングしてデータ入出力ラインSDL、/SDL（図
３参照）に提供する。
ジスター４１０及び書込ドライバー４２０を具備する。
データレジスター４１０はクロック信号CLKに応答し、"
ハイ"または"ロー"に交互に遷移されるデータ信号DATを
発生する。そして書込ドライバー４２０はデータ信号DA
Tをドライビングしてデータ入出力ラインSDL、/SDL（図
３参照）に提供する。
【００２４】前述したアドレス変更手段３００は、望ま
しくは、パルス発生器３６０をさらに具備する。パルス
発生器３６０はデータ信号DATの遷移に応答するパルス
信号PULを発生する。そしてパルス信号PULは主行デコー
ダ部３３０に提供され、行アドレス信号Xaddの活性化幅
を制御する。このように、本発明の望ましい実施形態に
おいてパルス発生器３６０が使われる理由は次のようで
ある。
しくは、パルス発生器３６０をさらに具備する。パルス
発生器３６０はデータ信号DATの遷移に応答するパルス
信号PULを発生する。そしてパルス信号PULは主行デコー
ダ部３３０に提供され、行アドレス信号Xaddの活性化幅
を制御する。このように、本発明の望ましい実施形態に
おいてパルス発生器３６０が使われる理由は次のようで
ある。
【００２５】半導体ウェーハ上でバーンインテストを行
うためには、まずバーンイン電源端子１０に電源を印加
し、バーンイン接地端子２０を接地電圧VSSに接地す
る。以降、一定のクロック信号CLKがクロック信号端子
３０に印加される。この際、一度に多くのチップをバー
ンインするために、過度な電流が流れる恐れがある。従
って、メモリチップの動作電流を最小化するために、パ
ルスワードライン(Pulsed Word Line）が望ましい。こ
のようなパルスワードラインを発生するために、パルス
発生器３６０が使われる。
うためには、まずバーンイン電源端子１０に電源を印加
し、バーンイン接地端子２０を接地電圧VSSに接地す
る。以降、一定のクロック信号CLKがクロック信号端子
３０に印加される。この際、一度に多くのチップをバー
ンインするために、過度な電流が流れる恐れがある。従
って、メモリチップの動作電流を最小化するために、パ
ルスワードライン(Pulsed Word Line）が望ましい。こ
のようなパルスワードラインを発生するために、パルス
発生器３６０が使われる。
【００２６】図４は図２のメモリチップの内部回路の主
要信号のタイミング図である。まず、バーンイン電源端
子１０及びバーンイン接地端子２０に電源電源と接地電
圧とを印加した後、ウェーハバーンインテストを行うた
めのクロック信号CLKが印加される。すると、最初の行
レジスター３１０はクロック信号CLKに相応する信号の'
CL'を発生し、このＣＬが行レジスター３１０に一対一
対応するプリ行デコーダ部３２０に入力され、最初の行
レジスター３１０のキャリの'C０'が二番目の行レジス
ター３１０に伝えられる。最初の行レジスター３１０か
ら受取ったキャリC０により二番目の行レジスター３１
０は最初の行レジスターの２倍だけの周期を有する出力
信号CL'を発生させる。このような方式で行レジスター
３１０から発生される信号の組み合わせによって、行及
び列アドレスを選択しうる。望ましくは、行及び列レジ
スター３１０、３１１に印加されてクロック信号CLKに
よって選択される記憶素子に対するアドレス情報は順次
に生成される。行及び列レジスター３１０、３１１によ
って生成されたアドレス情報は各々主行デコーダ３３０
及び主列デコーダ３５０に伝えられ、所望のワードライ
ンWL及びコラム選択ラインCSLを活性化させる。
要信号のタイミング図である。まず、バーンイン電源端
子１０及びバーンイン接地端子２０に電源電源と接地電
圧とを印加した後、ウェーハバーンインテストを行うた
めのクロック信号CLKが印加される。すると、最初の行
レジスター３１０はクロック信号CLKに相応する信号の'
CL'を発生し、このＣＬが行レジスター３１０に一対一
対応するプリ行デコーダ部３２０に入力され、最初の行
レジスター３１０のキャリの'C０'が二番目の行レジス
ター３１０に伝えられる。最初の行レジスター３１０か
ら受取ったキャリC０により二番目の行レジスター３１
０は最初の行レジスターの２倍だけの周期を有する出力
信号CL'を発生させる。このような方式で行レジスター
３１０から発生される信号の組み合わせによって、行及
び列アドレスを選択しうる。望ましくは、行及び列レジ
スター３１０、３１１に印加されてクロック信号CLKに
よって選択される記憶素子に対するアドレス情報は順次
に生成される。行及び列レジスター３１０、３１１によ
って生成されたアドレス情報は各々主行デコーダ３３０
及び主列デコーダ３５０に伝えられ、所望のワードライ
ンWL及びコラム選択ラインCSLを活性化させる。
【００２７】データレジスター４１０は行及び列レジス
ター３１０、３１１と同一に動作するが、応答するクロ
ック信号CLKの遷移方向に差がある。例えば、行及び列
レジスター３１０、３１１がクロック信号CLKの立上が
り端部に応答するに対して、データレジスター４１０は
クロック信号CLKの立下がり端部に応答する。データレ
ジスター４１０により発生されたデータ信号DATは書込
ドライバー４２０によってデータ入出力ラインSDL、/SD
Lに伝送され、窮極的にはビットラインに伝送される。
ター３１０、３１１と同一に動作するが、応答するクロ
ック信号CLKの遷移方向に差がある。例えば、行及び列
レジスター３１０、３１１がクロック信号CLKの立上が
り端部に応答するに対して、データレジスター４１０は
クロック信号CLKの立下がり端部に応答する。データレ
ジスター４１０により発生されたデータ信号DATは書込
ドライバー４２０によってデータ入出力ラインSDL、/SD
Lに伝送され、窮極的にはビットラインに伝送される。
【００２８】パルス発生器３６０はデータ信号DATの遷
移に応答して短い活性化幅を有するパルス信号PULを生
成し、ワードラインを活性化する主行デコーダ部３３０
に印加される。従って、データ信号DATが遷移する度に
ワードラインが'オン'されるパルスワードラインが生成
される。
移に応答して短い活性化幅を有するパルス信号PULを生
成し、ワードラインを活性化する主行デコーダ部３３０
に印加される。従って、データ信号DATが遷移する度に
ワードラインが'オン'されるパルスワードラインが生成
される。
【００２９】再び図２を参照すれば、本発明の望ましい
実施形態に係るメモリチップの内部にウェーハレベルの
バーンインテストモードを制御するスイッチ５００がさ
らに含まれる。このように本発明の望ましい実施形態に
おいて、スイッチ５００は次の通りに実現される。即
ち、ウェーハバーンインテスト時に用いられるバーンイ
ン電源ライン１１、バーンイン接地ライン２１はメモリ
-チップの外郭のスクライブレーンに形成される。従っ
て、ウェーハレベルにおいて正常動作を行う時、外部と
の短絡性不良が誘発されうる。本発明の望ましい実施形
態において、スイッチ５００はこのような短絡性不良を
最小化しうる。
実施形態に係るメモリチップの内部にウェーハレベルの
バーンインテストモードを制御するスイッチ５００がさ
らに含まれる。このように本発明の望ましい実施形態に
おいて、スイッチ５００は次の通りに実現される。即
ち、ウェーハバーンインテスト時に用いられるバーンイ
ン電源ライン１１、バーンイン接地ライン２１はメモリ
-チップの外郭のスクライブレーンに形成される。従っ
て、ウェーハレベルにおいて正常動作を行う時、外部と
の短絡性不良が誘発されうる。本発明の望ましい実施形
態において、スイッチ５００はこのような短絡性不良を
最小化しうる。
【００３０】スイッチ５００は具体的に制御信号端子５
０１に印加される制御信号XWBIに応答するPMOSトランジ
スタとして具現されうる。即ち、バーンインテスト動作
モードでは制御信号XWBIが"ロー"状態となって、PMOSト
ランジスタとして具現されるスイッチ５００は"ターン
オン"される。従って、バーンインテスト動作モードで
はバーンイン電源ライン１１が、窮極的にノーマル電源
ライン(図示せず)と連結されるノーマル電源端子１２と
連結する。しかし、ノーマル動作モードでは制御信号XW
BIが"ハイ"状態となって、スイッチ５００は"ターンオ
フ"される。従って、ノーマル動作モードではバーンイ
ン電源ライン１１が、ノーマル電源ライン(図示せず)と
遮断する。そして、さらに望ましい実施形態によれば、
制御信号端子５０１を通して入力される制御信号XWBIを
ラッチさせる制御手段２００をさらに具備する。
０１に印加される制御信号XWBIに応答するPMOSトランジ
スタとして具現されうる。即ち、バーンインテスト動作
モードでは制御信号XWBIが"ロー"状態となって、PMOSト
ランジスタとして具現されるスイッチ５００は"ターン
オン"される。従って、バーンインテスト動作モードで
はバーンイン電源ライン１１が、窮極的にノーマル電源
ライン(図示せず)と連結されるノーマル電源端子１２と
連結する。しかし、ノーマル動作モードでは制御信号XW
BIが"ハイ"状態となって、スイッチ５００は"ターンオ
フ"される。従って、ノーマル動作モードではバーンイ
ン電源ライン１１が、ノーマル電源ライン(図示せず)と
遮断する。そして、さらに望ましい実施形態によれば、
制御信号端子５０１を通して入力される制御信号XWBIを
ラッチさせる制御手段２００をさらに具備する。
【００３１】本発明の望ましい実施形態において、ノー
マル電源端子１２はメモリチップの動作時に電源を供給
する端子であって、パッケージ組立時に電源電圧VDDに
ボンディングされるメモリチップの主電源端子である。
そして制御信号端子５０１はノーマル動作時やパッケー
ジ組立時には電源電圧VDDにボンディングされる。
マル電源端子１２はメモリチップの動作時に電源を供給
する端子であって、パッケージ組立時に電源電圧VDDに
ボンディングされるメモリチップの主電源端子である。
そして制御信号端子５０１はノーマル動作時やパッケー
ジ組立時には電源電圧VDDにボンディングされる。
【００３２】本発明のさらに望ましい実施形態によれ
ば、バーンイン電源ライン１１とスイッチ５００との間
に抵抗手段５０５をさらに具備する。本実施形態におい
て抵抗手段５０５はメモリチップの内部に短絡が発生し
た場合、過度な電流の流れを防止する。即ち、スイッチ
５００を形成するPMOSトランジスタのバルクがノーマル
電源端子１２に連結される。従って、メモリチップ内で
ノーマル電源端子１２に連結されるノーマル電源ライン
(図示せず)とノーマル接地端子２２に連結されるノーマ
ル接地ライン(図示せず)とが相互短絡されると、バーン
イン電源ライン１１とノーマル電源ラインとの間には順
方向バイアスが形成されるので多くの電流が消費され
る。このような電流の消費はウェーハバーンイン装備の
電流消費限界を超えることがあり、また過度な電流はウ
ェーハバーンイン用パワーメタルラインの信頼性を落と
す。
ば、バーンイン電源ライン１１とスイッチ５００との間
に抵抗手段５０５をさらに具備する。本実施形態におい
て抵抗手段５０５はメモリチップの内部に短絡が発生し
た場合、過度な電流の流れを防止する。即ち、スイッチ
５００を形成するPMOSトランジスタのバルクがノーマル
電源端子１２に連結される。従って、メモリチップ内で
ノーマル電源端子１２に連結されるノーマル電源ライン
(図示せず)とノーマル接地端子２２に連結されるノーマ
ル接地ライン(図示せず)とが相互短絡されると、バーン
イン電源ライン１１とノーマル電源ラインとの間には順
方向バイアスが形成されるので多くの電流が消費され
る。このような電流の消費はウェーハバーンイン装備の
電流消費限界を超えることがあり、また過度な電流はウ
ェーハバーンイン用パワーメタルラインの信頼性を落と
す。
【００３３】バーンイン電源ライン１１とスイッチ５０
０を形成するＭＯＳトランジスタとの間に形成される抵
抗手段５０５はチップ内部の短絡の場合に流れる電流を
低く調節する。この際、抵抗手段５０５のシート抵抗は
バーンイン電源ライン１１のシート抵抗より大きいこと
が望ましい。部材番号２０はバーンイン接地端子を、２
１はバーンイン接地ラインを、２２はノーマル接地端子
を各々示す。
０を形成するＭＯＳトランジスタとの間に形成される抵
抗手段５０５はチップ内部の短絡の場合に流れる電流を
低く調節する。この際、抵抗手段５０５のシート抵抗は
バーンイン電源ライン１１のシート抵抗より大きいこと
が望ましい。部材番号２０はバーンイン接地端子を、２
１はバーンイン接地ラインを、２２はノーマル接地端子
を各々示す。
【００３４】図５は本発明の他の実施形態に係る交流ス
トレス可能なメモリチップの内部回路とスクライブレー
ン上に存在する電圧バシングラインを示す図面であっ
て、図２の変更変形である。図５の実施形態は、図２の
実施形態とほぼ同一である。但し、図２の実施形態では
スイッチ５００がバーンイン電源ライン１１とノーマル
電源ライン(図示せず)との間に存在する反面、図５の実
施形態ではスイッチ５００'がバーンイン接地ライン２
１とノーマル電源ライン(図示せず)との間に存在すると
いう点でのみ差がある。本明細書では説明の便宜上その
差についてのみ説明する。
トレス可能なメモリチップの内部回路とスクライブレー
ン上に存在する電圧バシングラインを示す図面であっ
て、図２の変更変形である。図５の実施形態は、図２の
実施形態とほぼ同一である。但し、図２の実施形態では
スイッチ５００がバーンイン電源ライン１１とノーマル
電源ライン(図示せず)との間に存在する反面、図５の実
施形態ではスイッチ５００'がバーンイン接地ライン２
１とノーマル電源ライン(図示せず)との間に存在すると
いう点でのみ差がある。本明細書では説明の便宜上その
差についてのみ説明する。
【００３５】前記スイッチ５００'は制御信号端子５０
１'に印加される制御信号XWBIに応答するＮＭＯＳトラ
ンジスタで具現しうる。ところが、図５の実施形態では
バーンインテスト動作モードでは制御信号XWBIが"ハイ"
状態となって、ＮＭＯＳトランジスタで具現されるスイ
ッチ５００'は"ターンオン"される。従って、バーンイ
ンテスト動作モードではバーンイン接地ライン２１が、
窮極的にノーマル接地ライン(図示せず)に連結されるノ
ーマル接地端子２２'に連結される。しかし、ノーマル
動作モードでは制御信号XWBIが"ロー"状態となって、ス
イッチ５００'は"ターンオフ"される。従って、ノーマ
ル動作モードではバーンイン接地ライン２１が、ノーマ
ル電源ライン(図示せず)と遮断する。そして、図２の実
施形態と同様に、図５の実施形態でも、制御信号端子５
０１'を通して入力される制御信号XWBIをラッチさせる
制御手段２００'をさらに具備する。
１'に印加される制御信号XWBIに応答するＮＭＯＳトラ
ンジスタで具現しうる。ところが、図５の実施形態では
バーンインテスト動作モードでは制御信号XWBIが"ハイ"
状態となって、ＮＭＯＳトランジスタで具現されるスイ
ッチ５００'は"ターンオン"される。従って、バーンイ
ンテスト動作モードではバーンイン接地ライン２１が、
窮極的にノーマル接地ライン(図示せず)に連結されるノ
ーマル接地端子２２'に連結される。しかし、ノーマル
動作モードでは制御信号XWBIが"ロー"状態となって、ス
イッチ５００'は"ターンオフ"される。従って、ノーマ
ル動作モードではバーンイン接地ライン２１が、ノーマ
ル電源ライン(図示せず)と遮断する。そして、図２の実
施形態と同様に、図５の実施形態でも、制御信号端子５
０１'を通して入力される制御信号XWBIをラッチさせる
制御手段２００'をさらに具備する。
【００３６】本発明の望ましい実施形態において、ノー
マル接地端子２２'はメモリチップの動作時に接地電圧
を供給する端子であって、パッケージ組立時に接地電圧
VSSにボンディングされるメモリチップの主接地端子で
ある。そして制御信号端子５０１'はノーマル動作時や
パッケージ組立時には接地電圧VSSにボンディングされ
る。そして、さらに望ましくは、バーンイン接地ライン
２１とスイッチ５００'との間に抵抗手段５０５'をさら
に具備する。抵抗手段５０５'はメモリチップ内部に短
絡が発生した場合、過度な電流の流れを防止する。
マル接地端子２２'はメモリチップの動作時に接地電圧
を供給する端子であって、パッケージ組立時に接地電圧
VSSにボンディングされるメモリチップの主接地端子で
ある。そして制御信号端子５０１'はノーマル動作時や
パッケージ組立時には接地電圧VSSにボンディングされ
る。そして、さらに望ましくは、バーンイン接地ライン
２１とスイッチ５００'との間に抵抗手段５０５'をさら
に具備する。抵抗手段５０５'はメモリチップ内部に短
絡が発生した場合、過度な電流の流れを防止する。
【００３７】
【発明の効果】本発明の集積回路及び半導体ウェーハに
よれば、多数個の記憶素子を順次かつ反復的な交流スト
レスを加えることができる効率的なウェーハバーンイン
テストを可能にし、電流の消耗も最小化させる。そし
て、メーンチップでは使用しないスクライブレーンにバ
ーンインテスト用電源ライン及び接地ラインを配置する
ことによって、その生産性と効率が大きく向上する。
よれば、多数個の記憶素子を順次かつ反復的な交流スト
レスを加えることができる効率的なウェーハバーンイン
テストを可能にし、電流の消耗も最小化させる。そし
て、メーンチップでは使用しないスクライブレーンにバ
ーンインテスト用電源ライン及び接地ラインを配置する
ことによって、その生産性と効率が大きく向上する。
【００３８】本発明は図面に示された一実施形態に基づ
いて説明されたが、これは例示的なものに過ぎず、当業
者ならこれより多様な変更及び均等な他実施形態が可能
である。例えば、本明細書では集積回路をテストするテ
ストモードとしてバーンインテストモードのみを挙げた
が、多数個の記憶素子を同時にテストするその外のテス
トモードにも適用しうる。従って、本発明の真の技術的
保護範囲は特許請求の範囲の技術的思想によってのみ決
まるべきである。
いて説明されたが、これは例示的なものに過ぎず、当業
者ならこれより多様な変更及び均等な他実施形態が可能
である。例えば、本明細書では集積回路をテストするテ
ストモードとしてバーンインテストモードのみを挙げた
が、多数個の記憶素子を同時にテストするその外のテス
トモードにも適用しうる。従って、本発明の真の技術的
保護範囲は特許請求の範囲の技術的思想によってのみ決
まるべきである。
【図１】 本発明の一実施形態に係る交流ストレスのバ
ーンインテスト可能な集積回路が半導体ウェーハ上に配
列されたことを示す概略的な図面である。
ーンインテスト可能な集積回路が半導体ウェーハ上に配
列されたことを示す概略的な図面である。
【図２】 本発明の実施形態に係る交流ストレス可能な
メモリチップの内部回路とスクライブレーン上に存在す
る電圧バシングラインを示す図面である。
メモリチップの内部回路とスクライブレーン上に存在す
る電圧バシングラインを示す図面である。
【図３】 メモリチップ内でデータを貯蔵する１つの記
憶素子とその周辺の信号回路を示す図面である。
憶素子とその周辺の信号回路を示す図面である。
【図４】 図２のメモリチップの内部回路の主要信号の
タイミング図である。
タイミング図である。
【図５】 本発明の他の実施形態に係る交流ストレス可
能なメモリチップの内部回路とスクライブレーン上に存
在する電圧バシングラインを示す図面である。
能なメモリチップの内部回路とスクライブレーン上に存
在する電圧バシングラインを示す図面である。
３１…クロック信号ライン ３００…アドレス変更変形手段 ３０１…行アドレス変更手段 ３１０…行レジスター ３１１…列レジスター ３２０…プリ行デコーダ ３３０…主行デコーダ ３３１…列アドレス変更手段 ３４０…プリ列デコーダ ３５０…主列デコーダ ３６０…パルス発生器 ４００…データ発生手段
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/66 Ｇ０１Ｒ 31/28 Ｗ Ｂ (72)発明者 郭 忠根 大韓民国京畿道水原市八達区靈通洞（番地 なし）豊林アパート235棟1806号 (72)発明者 辛 允承 大韓民国ソウル特別市江南区逸院洞（番地 なし）韓信アパート105棟1005号
Claims (28)
- 【請求項１】 行と列に配列される多数個の記憶素子を
含み、少なくとも１つのテスト動作モードを有する集積
回路において、 所定のクロック信号に応答して選択する前記記憶素子の
アドレスを変更するアドレス信号を発生するアドレス変
更手段と、 前記クロック信号に応答し、第１状態と第２状態とを交
互に有するデータ信号を発生し、選択される前記記憶素
子に提供するデータ発生手段とを具備することを特徴と
する集積回路。 - 【請求項２】 前記アドレス変更手段は、 前記クロック信号に応答して変更しながら、前記記憶素
子の行を選択する行アドレス信号を発生する行アドレス
変更手段と、 前記クロック信号に応答して変更しながら、前記記憶素
子の列を選択する列アドレス信号を発生する列アドレス
変更手段とを具備することを特徴とする請求項１に記載
の集積回路。 - 【請求項３】 前記データ発生手段は、 前記クロック信号に応答し、前記第１及び第２状態を交
互に有するデータ信号を発生させるデータレジスター
と、 前記データ信号をドライビングし、前記行及び列アドレ
ス信号によって選択される前記記憶素子に供給する書込
ドライバーとを具備することを特徴とする請求項２に記
載の集積回路。 - 【請求項４】 前記集積回路は、 前記データ信号に応答し、前記行アドレス変更手段によ
って発生する行アドレス信号を制御するパルス信号を発
生するパルス発生器をさらに具備することを特徴とする
請求項３に記載の集積回路。 - 【請求項５】 前記行アドレス変更手段は、 前記クロック信号の活性化回数をカウンティングする行
カウンターと、 前記パルス信号によってイネーブルされ、前記行カウン
ターによってカウンティングされる前記クロック信号の
活性化回数に応じて順次に変わる前記行アドレス信号を
発生する行デコーダ部を具備することを特徴とする請求
項３に記載の集積回路。 - 【請求項６】 前記行カウンターは、 直列に連結される多数個の行レジスターを具備し、 最初の前記行レジスターは前記クロック信号に応答し、
後続の前記行レジスターは各々以前の行レジスターの出
力信号をキャリとして入力して前記クロック信号に応答
することを特徴とする請求項５に記載の集積回路。 - 【請求項７】 前記行デコーダ部は、 対応する前記行レジスターの出力信号をデコーディング
するプリ行デコーダ部と、 前記プリ行デコーダ部の出力信号をデコーディングし、
前記パルス信号の活性化に応答して活性化する前記行ア
ドレス信号を発生する主行デコーダ部を具備することを
特徴とする請求項６に記載の集積回路。 - 【請求項８】 前記列アドレス変更手段は、 最後の前記行レジスターのキャリの発生後に発生する、
前記クロック信号の活性化回数をカウンティングする列
カウンターと、 前記列カウンターによってカウンティングされる前記ク
ロック信号の活性化回数に応じて順次に変化する前記列
アドレス信号を発生する列デコーダ部とを具備すること
を特徴とする請求項６に記載の集積回路。 - 【請求項９】 前記列カウンターは、 直列に連結する多数個の列レジスターを具備し、 最初の前記列レジスターは最後の前記行レジスターの出
力信号をキャリとして入力して前記クロック信号に応答
し、後続の前記列レジスターは各々以前の列レジスター
の出力信号をキャリとして入力して前記クロック信号に
応答することを特徴とする請求項８に記載の集積回路。 - 【請求項１０】 前記列デコーダ部は、 対応する前記列レジスターの出力信号をデコーディング
するプリ列デコーダ部と、 前記プリ列デコーダ部の出力信号をデコーディングし、
前記列アドレス信号を発生する主列デコーダ部とを具備
することを特徴とする請求項９に記載の集積回路。 - 【請求項１１】 前記列アドレス変更手段は、 前記クロック信号の活性化回数をカウンティングする列
カウンターと、 前記パルス信号によってイネーブルされ、前記列カウン
ターによってカウンティングされる前記クロック信号の
活性化回数に応じて順次に列アドレスを変化させる列デ
コーダ部とを具備することを特徴とする請求項４に記載
の集積回路。 - 【請求項１２】 前記クロック信号は、 前記集積回路の外部から入力される外部クロック信号で
あることを特徴とする請求項２に記載の集積回路。 - 【請求項１３】 前記テスト動作モードは、 バーンインテストモードであることを特徴とする請求項
１に記載の集積回路。 - 【請求項１４】 行と列に配列される多数個の集積回路
のダイを含み、前記集積回路ダイは各々多数個の記憶素
子を含んでノーマル動作モードと少なくとも１つのテス
ト動作モードを有し、前記隣接する集積回路ダイの間に
はスクライブレーンが存在する半導体ウェーハにおい
て、 前記スクライブレーンには前記テスト動作モードにおい
て外部からテスト電源が提供されるテスト電源ラインが
備えられ、 前記集積回路のダイのそれぞれは、 所定のクロック信号に応答して変化しながら前記記憶素
子を選択するアドレス信号を発生するアドレス変更手段
と、 前記クロック信号に応答して第１状態と第２状態とを交
互に有するデータを発生し、前記アドレス信号に応じて
選択される前記記憶素子に前記データを提供するデータ
発生手段と、 ノーマル動作モードにおいて外部からノーマル電源電圧
が提供されるノーマル電源ラインと、 所定の制御信号に応答し、前記テスト動作モードでは前
記テスト電源ラインと前記ノーマル電源ラインとを連結
させ、前記ノーマル動作モードでは前記テスト電源ライ
ンと前記ノーマル電源ラインとを遮断するスイッチを具
備し、 前記記憶素子に提供されるデータの電圧レベルは前記ノ
ーマル電源ラインの電圧レベルによって制御されること
を特徴とする半導体ウェーハ。 - 【請求項１５】 前記集積回路のダイは各々、 前記テスト電源ラインと前記スイッチとの間に抵抗手段
をさらに具備することを特徴とする請求項１４に記載の
半導体ウェーハ。 - 【請求項１６】 前記抵抗手段のシート抵抗は前記テス
ト電源ラインのシート抵抗より大きいことを特徴とする
請求項１５に記載の半導体ウェーハ。 - 【請求項１７】 前記スイッチは、 ＭＯＳトランジスタであることを特徴とする請求項１４
に記載の半導体ウェーハ。 - 【請求項１８】 前記集積回路のダイは各々、 前記テスト動作モードにおいて前記制御信号をラッチさ
せる制御手段をさらに具備することを特徴とする請求項
１４に記載の半導体ウェーハ。 - 【請求項１９】 前記テスト動作モードは、 バーンインテストモードであることを特徴とする請求項
１４に記載の集積回路。 - 【請求項２０】 行と列に配列される多数個の集積回路
のダイを含み、前記集積回路のダイは各々多数個の記憶
素子を含んでノーマル動作モードと少なくとも１つのテ
スト動作モードを有し、前記隣接する集積回路のダイ間
にはスクライブレーンが存在する半導体ウェーハにおい
て、 前記スクライブレーンには前記テスト動作モードにおい
て外部から接地電圧が提供されるテスト接地ラインが備
えられ、 前記集積回路のダイは各々、 所定のクロック信号に応答して変化しながら前記記憶素
子を選択するアドレス信号を発生するアドレス変更手段
と、 前記クロック信号に応答して第１状態と第２状態を交互
に有するデータを発生し、前記アドレス信号に応じて選
択される前記記憶素子に前記データを提供するデータ発
生手段と、 ノーマル動作モードにおいて外部からノーマル接地電圧
が提供されるデータの電圧を変化させるノーマル接地ラ
インと、 所定の制御信号に応答し、前記テスト動作モードでは前
記テスト接地ラインと前記ノーマル接地ラインとを連結
させ、前記ノーマル動作モードでは前記テスト接地ライ
ンと前記ノーマル接地ラインとを遮断するスイッチを具
備し、 前記記憶素子に提供されるデータの電圧レベルは前記ノ
ーマル電源ラインの電圧レベルによって制御されること
を特徴とする半導体ウェーハ。 - 【請求項２１】 前記集積回路のダイは各々、 前記テスト接地ラインと前記スイッチとの間に抵抗手段
をさらに具備することを特徴とする請求項２０に記載の
半導体ウェーハ。 - 【請求項２２】 前記抵抗手段のシート抵抗は前記テス
ト接地ラインのシート抵抗より大きいことを特徴とする
請求項２１に記載の半導体ウェーハ。 - 【請求項２３】 前記スイッチはＭＯＳトランジスタで
あることを特徴とする請求項２０に記載の半導体ウェー
ハ。 - 【請求項２４】 前記集積回路のダイは各々、 前記テスト動作モードにおいて前記制御信号をラッチさ
せる制御手段をさらに具備することを特徴とする請求項
２０に記載の半導体ウェーハ。 - 【請求項２５】 前記テスト動作モードは、 バーンインテストモードであることを特徴とする請求項
２０に記載の集積回路。 - 【請求項２６】 テスト動作モードにおいてウェーハ上
の行と列に配列される多数個の集積回路ダイをテストす
るテスト方法であって、前記集積回路のダイは各々多数
個の記憶素子を含む前記テスト方法において、 （Ａ）所定のクロック信号をカウンティングし、前記カ
ウンティングされたクロック信号に応じて前記記憶素子
を指定するアドレス信号を発生する段階と、 （Ｂ）前記クロック信号に応答して所定のデータ信号を
発生する段階と、 （Ｃ）前記データ信号を前記アドレス信号に応じて指定
された前記記憶素子に提供する段階とを具備することを
特徴とするテスト方法。 - 【請求項２７】 前記(A)段階は、 （Ａ１）前記クロック信号をカウンティングして順次に
行アドレスを変化させる段階と、 （Ａ２）前記行アドレスの変化が終わった後に発生され
る前記クロック信号をカウンティングして順次に列アド
レスを変化させる段階とを具備することを特徴とする請
求項２６に記載のテスト方法。 - 【請求項２８】 前記テスト動作モードは、 バーンインテストモードであることを特徴とする請求項
２６に記載のテスト方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990027991A KR100355225B1 (ko) | 1999-07-12 | 1999-07-12 | 교류 스트레스의 번-인 테스트가 가능한 집적회로 및 이를 이용한 테스트 방법 |
| KR199927991 | 1999-07-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001084794A true JP2001084794A (ja) | 2001-03-30 |
| JP3786826B2 JP3786826B2 (ja) | 2006-06-14 |
Family
ID=19601020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000211783A Expired - Lifetime JP3786826B2 (ja) | 1999-07-12 | 2000-07-12 | 交流ストレスのバーンインテスト可能な集積回路及びこれを用いたテスト方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6490223B1 (ja) |
| JP (1) | JP3786826B2 (ja) |
| KR (1) | KR100355225B1 (ja) |
| DE (1) | DE10033519A1 (ja) |
| TW (1) | TW564312B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003347373A (ja) * | 2002-05-24 | 2003-12-05 | Agilent Technol Inc | ウエハ上の回路を試験するシステム及び方法 |
| RU2554660C1 (ru) * | 2013-12-06 | 2015-06-27 | Максимов Владимир Алексеевич | Способ электротермотренировки интегральных микросхем |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100413242B1 (ko) * | 2001-12-20 | 2004-01-03 | 주식회사 하이닉스반도체 | 웨이퍼 번인 테스트 모드 회로 |
| US6910162B2 (en) * | 2003-05-12 | 2005-06-21 | Kingston Technology Corp. | Memory-module burn-in system with removable pattern-generator boards separated from heat chamber by backplane |
| KR100596436B1 (ko) | 2004-07-29 | 2006-07-05 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 및 그 테스트 방법 |
| KR100702008B1 (ko) * | 2005-01-27 | 2007-03-30 | 삼성전자주식회사 | 3차원 에스램 셀 트랜지스터들을 갖는 테스트 소자 그룹구조체들 |
| JP2009289334A (ja) * | 2008-05-29 | 2009-12-10 | Toshiba Corp | 半導体装置およびテスト方法 |
| CN109087684B (zh) * | 2018-10-16 | 2023-09-12 | 长鑫存储技术有限公司 | 数据通道老化电路、存储器及其老化方法 |
| CN114076889A (zh) * | 2021-11-18 | 2022-02-22 | 长江存储科技有限责任公司 | 测试系统和测试方法 |
| CN116540059B (zh) * | 2023-07-07 | 2023-11-14 | 长鑫存储技术有限公司 | 半导体芯片测试方法、装置、设备及存储介质 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6238600A (ja) * | 1985-08-14 | 1987-02-19 | Fujitsu Ltd | 半導体記憶装置 |
| JP2585799B2 (ja) * | 1989-06-30 | 1997-02-26 | 株式会社東芝 | 半導体メモリ装置及びそのバーンイン方法 |
| KR950014099B1 (ko) * | 1992-06-12 | 1995-11-21 | 가부시기가이샤 도시바 | 반도체 기억장치 |
| US5654588A (en) | 1993-07-23 | 1997-08-05 | Motorola Inc. | Apparatus for performing wafer-level testing of integrated circuits where the wafer uses a segmented conductive top-layer bus structure |
| US5619462A (en) | 1995-07-31 | 1997-04-08 | Sgs-Thomson Microelectronics, Inc. | Fault detection for entire wafer stress test |
| US5861660A (en) | 1995-08-21 | 1999-01-19 | Stmicroelectronics, Inc. | Integrated-circuit die suitable for wafer-level testing and method for forming the same |
| JP3569417B2 (ja) * | 1996-07-19 | 2004-09-22 | 株式会社ルネサステクノロジ | 半導体メモリ |
| JPH10172298A (ja) * | 1996-12-05 | 1998-06-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5936977A (en) * | 1997-09-17 | 1999-08-10 | Cypress Semiconductor Corp. | Scan path circuitry including a programmable delay circuit |
| JPH11185497A (ja) * | 1997-12-24 | 1999-07-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| TW407283B (en) * | 1998-05-18 | 2000-10-01 | Winbond Electronics Corp | Embedded memory device and its burn-in method |
-
1999
- 1999-07-12 KR KR1019990027991A patent/KR100355225B1/ko not_active IP Right Cessation
-
2000
- 2000-03-03 TW TW089103809A patent/TW564312B/zh not_active IP Right Cessation
- 2000-07-11 DE DE10033519A patent/DE10033519A1/de not_active Ceased
- 2000-07-12 JP JP2000211783A patent/JP3786826B2/ja not_active Expired - Lifetime
- 2000-07-12 US US09/614,783 patent/US6490223B1/en not_active Expired - Fee Related
-
2002
- 2002-10-09 US US10/268,380 patent/US6816429B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003347373A (ja) * | 2002-05-24 | 2003-12-05 | Agilent Technol Inc | ウエハ上の回路を試験するシステム及び方法 |
| RU2554660C1 (ru) * | 2013-12-06 | 2015-06-27 | Максимов Владимир Алексеевич | Способ электротермотренировки интегральных микросхем |
Also Published As
| Publication number | Publication date |
|---|---|
| DE10033519A1 (de) | 2001-03-29 |
| TW564312B (en) | 2003-12-01 |
| US20030035333A1 (en) | 2003-02-20 |
| KR100355225B1 (ko) | 2002-10-11 |
| KR20010009572A (ko) | 2001-02-05 |
| US6816429B2 (en) | 2004-11-09 |
| US6490223B1 (en) | 2002-12-03 |
| JP3786826B2 (ja) | 2006-06-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0119887B1 (ko) | 반도체 메모리장치의 웨이퍼 번-인 테스트 회로 | |
| KR0135108B1 (ko) | 스트레스 테스트 회로를 포함하는 반도체 메모리 장치 | |
| EP0565079B1 (en) | Semiconductor device including voltage stress test shunting circuit | |
| JP3645296B2 (ja) | 半導体メモリ装置のバーンイン制御回路とそれを利用したバーンインテスト方法 | |
| KR950003014B1 (ko) | 반도체 메모리 장치의 번-인 테스트회로 및 번-인 테스트방법 | |
| JPH04232693A (ja) | スタティック型半導体記憶装置 | |
| JP4103010B2 (ja) | 半導体ウエハ | |
| JP3736714B2 (ja) | 半導体メモリのウエハバーンインテスト回路 | |
| JPS63220500A (ja) | 半導体記憶装置の冗長回路 | |
| JP2829135B2 (ja) | 半導体記憶装置 | |
| JP2001084794A (ja) | 交流ストレスのバーンインテスト可能な集積回路及びこれを用いたテスト方法 | |
| US20020021592A1 (en) | Semiconductor memory device capable of independent selection of normal and redundant memory cells after programming of redundant address | |
| JP2002217295A (ja) | 半導体装置 | |
| JP2003123500A (ja) | 半導体装置 | |
| KR950002295B1 (ko) | 반도체 기억 장치 | |
| JPH09120696A (ja) | 半導体メモリ装置のバーンインテスト回路及び方法 | |
| US20020136070A1 (en) | Semiconductor memory device adopting redundancy system | |
| JP2002373499A (ja) | 半導体メモリ及びこのバーンイン方法 | |
| US7505339B2 (en) | Static semiconductor memory device allowing simultaneous writing of data into a plurality of memory cells | |
| JP3762517B2 (ja) | 半導体メモリ装置のバーンインストレス回路 | |
| US6414888B2 (en) | Semiconductor storage device having burn-in mode | |
| US20100244882A1 (en) | Burn-In Test Method and System | |
| KR19980034258A (ko) | 웨이퍼 번-인 회로 | |
| JPH09320296A (ja) | 半導体記憶装置 | |
| US6795943B2 (en) | Semiconductor device with test mode |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050705 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050712 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051012 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060221 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060322 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100331 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110331 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120331 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130331 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130331 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140331 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |