JPH03128473A - 再構成可能論理検査装置 - Google Patents

再構成可能論理検査装置

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JPH03128473A
JPH03128473A JP2163043A JP16304390A JPH03128473A JP H03128473 A JPH03128473 A JP H03128473A JP 2163043 A JP2163043 A JP 2163043A JP 16304390 A JP16304390 A JP 16304390A JP H03128473 A JPH03128473 A JP H03128473A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体論理検査装置にＩｌｌするものである。
ざらに具体的に云えば、本発明は再構成可能なアーキテ
クチャを右する検査装置に関するものである。
［従来の技術および問題点〕 集積回路の機能と仕様を確認するための検査は、自動検
査装置を用いて行なわれる。集積回路の性能は進歩して
いるので、検査装置の能力も進歩することが必要であり
、したがって、検査装置のコストは高くなる。検査Ｂ置
のコストを妥当な範囲に保ったまま、その検査装置の利
用度を＾めることがますます重要になってさている。
論理集積回路を検査づる場合、検査装置が検査しつるピ
ンの数は検査装置のコストに直接に影響を与える。論理
検査装置を購入づるときの検査装置のピン数は、の最大
のピン数を有する集積回路によって定められる。
論理集積回路の販売のさいには、大多数の装置はピン数
で分類されη市販されるのが費通である。
検査される集積回路のうちの最大のピン数を右するもの
によって購入される検査装置の仕様が定められるが、こ
の検査装置により指定された最大ピン数を有づる集積回
路を検査づる機会は比較的少ないであろう。平均的には
、検査ＷＡ＠のうちの大部分のリソースは、かなりの期
間の間使われないままＣある。このことは、高価な検査
装置を効率的に利用していないことになる。
検査装置の検査装置の７−キデクチヤを変更覆ることに
より、検査装置のこのような利用法を改善することがで
きる。もし５１２ピン大規模集積皿路検査装置が購入さ
れたならば、しかし、この検査装置を用いて大部分の時
間は１２８ピン集積回路の検査を行っている場合には、
この大部分の時間には検査装置の３８４ピンは遊んでい
る。リソースのこれらの３８４ピンを用いて、１２８ピ
ンの集積回路をさらに３ｇ検査できるように検査装置を
再構成できるならば、検査装置の利用度は非常に高まる
であろう。利用度をできるだけ高めるためには、異なる
形式の論理集積回路を検査できることが必要である。
従来の検査装置では、これらの検査上の問題点を解決す
るために、大きなピン数の検査ヘッドの中により小さ４
（検査ヘッドを物理的に組み込むことを行っているが、
しかし、これらの検査装置は依然として１個の制御装置
を有しているだりである。他の普通の検査装置リソース
を分割使用りるさい、この１個の制御装置を時分割使用
しなりればならない時、２つの完全に独立な検査プログ
ラムは不可能である。
［発明の要約］ 本発明は、ＶＬＳＩ論理集積回路のための検査装置に関
Ｊるものである。本発明の検査装置は、例えば、８個の
１２８ピン群またはスライスにまで対応するように構成
されているが、１２８．２５６．５１２、および１０２
４のピン構成の分割もｒ可能なように再構成Ｊることが
できる。
本発明の検査装置リソースは、異なるピン数を有でる複
数個の形式の装置を同時に検査するように構成すること
ができる。この構成は、ピン数に基づいて種々の装置に
対応するように、直らに変更することができる。
１０２４ピンの装置まｒ検査することおよび８個までの
独立な検査ブし１グラムを実行するために、制ｔＩ！装
置が８個までの分割に対応してそなえられる。１２８．
２５６．５１２、および１０２４ピン構成に対応できる
ような検査ヘッドがそなえられる。ブＯグラム制御装置
はスイッチ・マトリックスを通して共通回路に接続され
る。この共通回路は、部分的には、リソース群の間に同
期信号を供給する。共通回路とスイッチ・マトリックス
との間に、パー・ピン電子装置が接続される。このスイ
ッチ・マトリックスはピン数の異なる秤々の検査ヘッド
に接続される。
８個の独立な検査プログラム制御装置は装置構成管理装
置に接続される。この検査装置の中の分割可能リソース
は、すべてのピン・リソースをピン群またはピン・スラ
イスに分割することによってえられる。おのおののピン
群は独立に機能する、または他のピン群と組み合わばで
機能し、適切な数のピン・リソースが選定された大きさ
の検査ヘッドに接続される。
ピン群リソースを組み合わせる時、タイミング装置が各
ピン群と共に用いられ、そして同期が行なわれる。独立
な１２８ピン・リソースが組み合わされて、より大きな
ピン数の装置を検査づるように再構成される時、これら
の組み合わされたピン群リソースに対し同期がとられな
ければならない。
各ピン群リソースは水晶発振器を有する。この水晶発振
器は自分自身のピンに対する時間基準として用いること
がでさると共に、他のピン群に苅づるピンの時間基準と
しても用いることができる。
各ピン群リソースは、ピン群毎のデスキュが可能１：あ
るように、タイミング訪準またはクロックの等電気長分
布をもつファン・イン／ファン・アウト・マトリックス
を有する。各ピン群（共通電子装置Ｉりはそれ自身の機
能検査処理装置を右する。
信号が同じクロック・リーイクルに基づいておのおのの
機能検査処理装置に確実に到達するために、各ピンれ１
はまた−・定のサイクル・クリティカル信号に関してプ
ログラム可能サイクル遅延を有する。
２個またはさらに多数個のピン群が並行して動作する時
、すべてのピン群は同期からはずれないように正確に同
じ周波数で動作しなければならない。２つの周波数を確
実に同じにする１つの方法は、１個の発掘器を用いるこ
とである。各ピン群が同じ発振器で動作できるために、
本発明では多ｍ化する方法が用いられる。スキュを補償
するために、各ピン群はそのタイミングｕＱの中にプロ
グラム可能遅延を右する。
各処理装置がおのＪ３ののサイクルで同じ命令を確実に
実行するために、処理開始信号は同じ１ナイクルに基づ
いて群内の各処理装置に到達しなければならない。開始
同期を完全に実行するために、各ピン群はそれ自身のい
ずれかの側のピン側からの信号を受は取り、かつ、信号
を送る。遅延のｉナイクルのプログラム可能遅延な数が
、これらの信号が用いられる前に、それらの信号の中に
挿入される。
［実施例］ 添付図面を参照しての本発明の好ましい実施例について
の下記説明により、本発明の目的と技術上の利点、およ
び特許請求の範囲に開示された新規な特徴がよりよく理
解されるであろう。
第１図は、２個の検査ヘッド構成の間で多重化できるピ
ン電子装置と、４個の検査ヘッドとを示す。検査ヘッド
は検査される装置との直接のインタフェースとなる回路
であり、一方、ピン電子装置は検査ヘッド回路のための
サポートｖ：装置であって、機能励振およびアナログ励
振の発生回路および応答測定回路である。この実施例の
ピン電子装置は、５１２個のピンまでの検査を号ボート
することができる。ピン電子装置がＡ側に切り替えられ
る時、３個の異なる装置が、検査ヘッド１５゜１６およ
び１７について、検査を同時にかつ独立に行なうことが
できる。この場合におけるピン電子装置の５１２ＵＡの
ピンは、２個の１２８ピン検査ヘツドと、１個の２５６
ピン検査ヘツドに分ｔ［される。
また別の場合としＣｏ、ピン電子装置がＢ側に切り替え
られる時、１個の装置が検査され、モして５１２ピン検
査ヘツド１３について検査が行なわれる。
本発明の検査ヘッドは検査装置ａ全体の中の全電子装置
のうらの極くわずかな部分を占めているだけであるから
、ピン電子装置がＡ側に切り替えられた場合Ｃも、また
はＢ側に切り替えられた場合でも、検査装置のハードウ
ェアの大部分が用いられる。
第２図は検査装置の全体がどのようにして命中化される
かを示した図面であり、共通部分が用いられていて、再
構成可能な検査装置がえられる。
第２図にＪ５いて、２個のバー・ピン（ｐｅｒ　ｐｉｎ
　）電子装置群２０および２３と、２個の１２８ピン検
査ヘツド２１Ｊ３よび２５と、２個の共通電子装置２２
および２４がそなえられている。２個の共通電子装置２
２および２４は１個の共通°重子装置２７として動作す
ることができ、かつ、２個のバー・ピン電子装置群２０
Ｊ３よび２３は１個の大型バー・ピン電子装置群２６と
して動作することができ、かつ、２個の検査ヘッドは１
個の２５６ピン検査ヘツ下２８で置き換えることができ
る。
実際には、２１１７Ｊの１２８ピン検査ヘツドと、バー
・ピン電子装置２６に接続された１個の２５６ピン検査
ヘツドがある。このように、２個の１２８ピン装置また
は１個の２５６ピン装置を検査することができる。図面
に示されているように、バー・ピン電子装Ｍ　２６は２
５６ピンまでを検査しうる性能をイ４７する。この検査
は１つの装置について行なうこともできるし、また１ま
異なる２個の１２８ピン装置について行なうこともでき
る。
共通電子装置は、検査される１個または複数個の装置に
対し、例えば、中央タイミング装置、パターン・シーケ
ンス制御装置、アナログ検査り“ボー１−１ａ能装置を
右する。
第３図は再構成可能検査装置の詳細図である。
例えば、４個の独立な検査スライスまたは検査装量が並
行して動作づる。４個の装置だけが示されているりれど
も、１２８ピン構成から１０２４ピン構成までの異なる
装置またはそれと同等な装置をＩｒ１１時に検査ツるた
めに、任意の数の装置、例えば、８個の装置を並行して
動作させることができる。バス、例えば、ｖＭＥバスに
接続された４個の制御装置５２．５３，５４、Ｊ３よび
５５がある。
このＶＭＥバスは構成管理装置に接続される。制御装置
５２は、スイッチ・マトリックス４３を通して、共通電
子装置モジュール３４に接続される。
共通電子装置モジュール３４はまた、同期回路３８とピ
ン電子装置３０に接続される。ピン電子袋＠３０はスイ
ッチ・マトリックス４５に接続される。スイッチ・７ト
リツクス４５は検査ヘッド４７．４８．４９、および５
ｏに接続される。
制御装置５３は、スイッチ・マトリックス４３を通して
、共通電子装置モジュール３５に接続される。共通電子
装置モジュール３５はまた、同期回路３９とピン電子装
置３１に接続される。ピン電子装置３１はスイッチ・マ
トリックス４５に接続され、そしてスイッチ・マトリッ
クス４５は検査ヘッド４７．４８．４９、および５０に
接続される。
同様に、制御装置５４は、スイッチ・マトリックス４３
を通して、共通電子装置モジュール３６に接続される。
共通電子装置モジ１−ル３６はまた、同期回路４０とピ
ン電子装置３２に接続される。パー・ピン電子袋！１３
２はスイッチ・マトリックス４５に接続され、そしてス
イッチ・マトリックス４５は検査ヘッド４７．４８．４
９、および５０に接続される。
制御Ｖｉ置５５は、スイッチ・マトリックス４３を通し
て、共通電子装置モジュール３７に接続される。共通電
子装置モジュール３７はまた、同期回路４１とパー・ピ
ン電子装置３３に接続される。
パー・ピン電子装置３３はスイッチ・マトリックス４５
に接続され、そしてスイッチ・マトリックス４５は検査
ヘッド４７，４８．４９、および５０に接続される。
４個の同期回路３８．３９．４０、および４１は全部が
共通に接続され、それにより４個の装置の間の同期が実
行される。これらの同１！１１回路は下記において詳細
に説明される。
本発明の１つの動作実施例では、制御装置５２は、スイ
ッチ・マトリックス４３と共通電子装置３４とを通して
、パー・ピン電子装置に接続される。制御装置５２は１
２８ピン装置を検査するようにプログラムされ、したが
って、ピン電子装置３０はスイッチ・マトリックス４５
を通して、検査ヘッド４７に接続される。
第３図に示されているように、スイッチ・マトリックス
４５は２個の基本位置、すなわら、八位置とＢ位置を有
する。スイッチ・マトリックス４５が八位置にある時、
３個の装置を検査することができる。例えば、共通電子
装置３４とピン電子ｖ４２？３０を用いて、１２８ピン
装置（検査ヘッド４７）を検査することができる。共通
電子装置３５とピン電子装置３１を用いて、また別の１
２８ピン装ａ（検査ヘッド４８）を検査することができ
る。共通電子装置３６および３７と、ピン電子装置３２
および３３とを用いて、２５６ピン装置（検査ヘッド４
９）を検査することができる。スイッチ・マトリックス
４５が８位置にある時、すべての共通電子装置３４．３
５．３６、および３７と、すべてのピン電子装置３０．
３１，３２、および３３とを用いで、検査ヘッド５０に
より、５１２ピン装置を検査することができる。おのお
のの検査プログラムに対して、制御ｉＩｌ装置５２，５
３．５４、または５５のうちのただ１つの制御装置が必
要である。スイッチ・マトリックス４３を用いることに
より、任意の構成の検査プログラムを実行するために、
いずれかの制御装置を接続することができる。または、
もし複数個の検査ヘッドを用いて異なる装置の検査を行
なう場合には、おのおののプログラムに対して１つの制
御装置が用いられる。
この検査装置は特定の時間フレームの間１つの検査プロ
グラムを実行するのに限定されるのではなく、異なる形
式の装置についての複数個の検査をおのおのの制御装置
が同時に実行することができる。例えば、おのおのの制
御装置がそれぞれ異なる１２８ピン装置を検査づること
かできる、または、制御装置５２は１つの２５６ピン装
置を検査し、かつ、制御装置５４Ｊ３よび５５はそれぞ
れ異なる１２８ピン装置を検査することができる。
第３図の検査装置は４個の制御装置を有しているが、こ
の検査装置は例えば８個の制御装置ａを有づるように拡
張することができる。パー・ピン電子装置群の数は、し
たがって、ピンの数は、また、１０２４ピンまでの装置
を検査づるように拡張することがｅきる。ピンの総数を
限定する要因は、物裡的な寸法とケーブルの長さだけで
ある。
本発明による再構成可能リソース・アーキテクチ１１に
より、自動化された検査装置に対する利用度の向上と、
処理量の増大とがえられる。第３図の装置は４個の独立
な１２８ピン検査スライスを有し、そしてより大きなピ
ン数が要求されている時、これらを同期して動作させる
ことができる。
同期方法について、考慮すべき点が３つある。
各スライス（１２８ピン電子装置群として定められたス
ライス）は１個の水晶発振器を有し、この水晶発振器は
それ自身のスライスのための時間基準としで用いること
ができると共に、ニー１ｆが組み合わけたいと思う任意
の他のスライスのための時間基準としても用いることが
できる。各スライスは時間基準またはクロックの等電気
長分布を与えるファン・イン／ファン・アウト・マトリ
ックスを有し、それにより、スライス間のデスキュ（ｄ
ｃｓｋｅｗ）かえられる。各スライスはまた一定のナイ
クル・クリティカル信号についてプログラム可能サイク
ル遅延を有し、それによりこれらの信号が、同じクロッ
ク・サイクルに基づいて、各スライスに確実に到達する
。クロック分布。任意の種類の２個または複数個の処理
装置が並行して動作している時、すべての処理装置は同
期からはずれることがないように、正確に同じ周波数で
動作しなければならない。例えば、０．００１％のエラ
ーがあると、１００万サイクルを実行した後では、スラ
イス間のエラーは１０’ｊ−イクル゛となる。
２つの周波数を確実に同じにする１つの方法は、１個の
クロック源を用いることである。
本発明に用いることができる多重化法の１つの実施例が
第４図に示されている。この方法は任意の隣接づるスラ
イス群を同じ発振器で動作することができ、かつ、スラ
イス間のケーブルの数を最小にすることによってコスト
を最小に抑えることができる。
第４図はスライスが８個の場合のりｉ］ツク分布法を示
している。８個の水晶発振器８０〜８７と、８個の多重
化装置７２〜７９があり、これらは各スライスに対し１
個ずつ配置される。もしすべての多重化装置がＩＮ２を
選定するようにプログラムされるならば、各スライスは
自分自身の発振をラン・オフすることができる。もしス
ライス１．２、および３がＩＮ３を選定するようにプロ
グラムされ、かつ、スライス４がＩＮ２を選定するよう
にプログラムされ、かつ、スライス５．６．７、および
８がＩＮｌを選定Ｊ°るようにプログラムされるならば
、８個のすべてのスライスはスライス４をラン・オフす
ることができる。もしスライス１および２がＩＮ３を選
定し、かつ、スライス３がＩＮ２を選定し、かつ、スラ
イス４．５、および６がＩＮｌを選定し、かつ、スライ
ス７がＩＮ２を選定し、かつ、スライス８がＩＮＩを選
定するならば、スライス１からスライス６までのスライ
スはスライス３をラン・オフでき、かつ、スライス７と
８はスライス７をラン・オフできる。
このように、任意の数のスライスの隣接した群は任意の
１つの発振器をラン・オフすることができる。この方法
は、８個のスライスから任意の数のスライスへ拡張する
ことができる。
クロック・デスキュ。このクロック分布法と、各スライ
スの中のチップの伝Ｗ１遅延に差があることにより、ス
ライスの間にスキュ（ｓｋｃｗ）が存在するであろう。
１つの群のスライス出力が同期して起こるために、これ
らのスキュは段組で除去されるか、または較正で除去さ
れなければならない。
スキュを設計で除去することが困難であることと、コス
トが高くなることのために、較正で考慮することが好ま
しい。各スライスはそのクロックについてプログラム可
能な遅延を有し、それにより、これらのスキュが補償さ
れる。
これらの遅延がどのようであるべきかを決定するために
、おのＪ３ののスライスのクロックを他のスライスのク
ロックに対しで測定することが必要である。おのおのの
スライスは時間測定装置（Ｔｉｍｅ　Ｍｅａｓｕｒｅｌ
ｌｅｎｔ　Ｕｎｉｔ、　Ｔ　Ｍ　Ｕ　）を有していて、
任意の２つの信号の間の時間を測定することができる。
おのおののスライスからの１つのクロックは、高度に集
積化されたリレー・マトリックスと同軸ケーブルとによ
り、すべてのスライスにファン・アウトされる。これら
のアレイとケーブルとを正確に等しい電気長をもつよう
に製造するには大きなコストがかかるので、これらは等
しい物理長をもつように製造される。この場合、製造時
に電気長の差が測定され、そしてこれらの値が装置のハ
ード・ディスクに記憶される。１つのスライスのファン
・アウト・クロックに対するおのおののスライスのりＩ
］ラック測定することにより、異なるスライスのクロッ
クの間のスキュを決定することができる。
第５図はクロックのファン・アウト測定を示した図面で
ある。スイッチＳＷ１．ＳＷ２、およびＳＷ３は、種々
の時間測定装置（ＴＭＵ）の閂で基準ブリクロック１を
切り替えるのに用いられる。
時間測定装置１はクロック１に対するファン・アウト遅
延ブリクロック１を測定する。時間測定装置２はクロッ
ク２デスギユに対するブリクロック１を測定する。時間
測定装置３はりＯツク３スキュに対するブリクロック１
を測定する。時間測定装置４はクロック４スキユに対す
るプリクロック１を測定する。第６図はクロックの間の
相対的スキュを示づタイミング図である。サイクル・ク
リティカル信号分布。各サイクルにおいておのＪ３のの
処理装置が同じ命令を確実に実行するために、処理装置
開始信号が同じナイクルに基づいて１つの群の中のおの
おのの処理装置に到達しなければならない。条件コード
のような他の信号は１つの群の中のおのおののスライス
から集められ、そして同じサイクルでその群内のすべて
の処理装置に供給されなければならない。このことを実
行する１つの簡単な方法は、おのおののスライスに対し
、等しい長さのケーブルを通して、他のあらゆるスライ
スにこれらの信号を送ることである。けれどもこの方法
には、コストと機械的な面で問題点がある。コストの問
題点と機械的な問題点とを解決するために、また別の方
法が用いられる。おのおののスライスはそれ自身の両側
のスライスから信号を受は取りかつ送る。この場合、プ
ログラム可能な数の遅延のナイクルが、それらが用いら
れる前に、信号路の中に挿入される。
第７図には８個の同期装置が示されている。これらの８
個の同期装置は８個のパターン・シーケンス制御装置（
Ｐａｔｔｅｒｎ　５ｅｑｕｅｎｃｅ　Ｃｏｎｔｒｏｌｌ
ｅｒ。
ＰＳＣ）と８個のパー・ピン電子装置スライスに接続さ
れる。これらの同期装置は、同じサイクルについて８個
のすべてのスライスに到達するように整合したフェイル
（ＦＡＩＬ）信号、およびＰＳＧ開始（ＰＳＣ８ＴＡＲ
Ｔ）信号のようなサイクル・クリティカル信号を保持す
る。このことは、おのおのの信号の中に、それが送り出
される前に、プログラム可能な数の遅延のサイクルを挿
入することによって達成される。
第８図は同期装置の入力接続と出力接続を示した図面で
あり、そしてこの同期装置を通しての遅延は第９図に示
されている。
第９図は、カード・ケージ（Ｃａｒｄ　Ｃａａｅ　）　
Ｉ　Ａ＜ＣＣＩＡ）がスライス１であり、ＣＣ１１３が
スライス２であり、などである場合、おのおののスライ
スの同期装置によって挿入される遅延の表である。
１つの例として、検査されている装置に不良がある場合
、スライス（ピン電子装置）のおのおのに伴う８進ピン
・サポート・ボード（Ｏｃｔａｌ　ＰｉｎＳｕｐｐｏｒ
ｔ　ｂｏａｒｄ、　ＯＰ　Ｓ　）にフェイル（ＦＡＩＬ
）信号が発生し、そしてこのフェイル信号がパターン・
シーケンスＩａ、Ｉｆ　ｍ装置７（ＰＳＣ）に送られて
、処理装置を停止させる。おのＪ３ののＯＰＳはそのス
ライスの同期装置にフェイル信号を送る。おのＪ３のの
同期装置は、このフェイル信号に括づいて、２１ノイク
ルの遅延を必ず挿入づる。すなわち、１つのサイクルは
それをりＬコック・インするサイクルであり、そしても
う１つはそれをクロック・アウトするサイクルｒ：ある
。しｌ〔がって、ＣＣ１ＡからＣＣ７Ｂまでフェイル信
号が伝搬するためには、１６サイクルを要する。１７番
目のサイクルでＰＳＣに到達するまでに、寸べてのフェ
イル信号は合計で１６サイクルの遅延を受けなければな
らない。
ＣＣＩＡの中の同期装置はそのＯＰＳフェイル信号をＣ
Ｃ１Ｂへのらのとしで送る。ＣＣＩＡはまた１４サイク
ルの遅延を挿入し、そしてそのフェイル信号をＣＧｌＢ
から受【）取るフェイル信号と組み合わせ、そしてこの
組み合わされたフェイル信号をＰＳＣｌＡに送る。
ＣＣ１ＢはそのＯＰＳから受は取ったフェイル信号を取
り上げ、そしてそれに２サイクルの遅延を行ない、そし
てそれとＣＣ１Ａからのフェイル信号とを組み合わせ、
そしてそれをＣＣ３Ａに送る。ＣＧＩＢはそのＯＰＳフ
ェイル信号を１２ナイクル遅延させ、そしてそれをＣＣ
３Ａからのフェイル信号と組み合わせ、そしてそれをＣ
Ｃ１Ａに送る。ＣＧｌＢはまたＯ　ｌ）　Ｓからのフェ
イル信号を１４サイクルだけ遅延し、かつ、ＣＣＩＡか
らのフェイル信号を１２ナイクルだり遅延し、かつ、Ｃ
Ｃ３Ａからのフェイル信号を２勺イクルだけ遅延し、そ
してこれらの３つのフェイル信号を組み合わせ、そして
これをＰＳＣＩＢに送る。８個の同Ｓ１１＠置はすべて
同じように動作し、そしてすべてのＰＳＣは１７番目の
サイクルでフェイル信号を見出す。これと同じ方法が、
ＰＳＣにパターン設定の実行を開始させるＰＳＣ開始信
号のような、他のサイクル・クリティカル信号に用いら
れる。
以上の説明に関して更に以下の項を開示する。
（１）　　プログラム制御装置と、 第１スイッチング・マトリックスと、 前記第１スイツチング・７１−リツクスによって前記プ
ログラム制御装置に接続されたピン群電子回路と、 前記ピン群電子回路に接続されたピン電子回路と、 第２スイッチング・マトリックスと、 前記第２スイツチング・７トリツクスによって前記ピン
電子回路に接続することが可能な少なくとも１つの検査
ヘッドと、 を有する検査モジュールを少なくとも２ｇ４有する、集
積回路を検査するための再構成可能論理検査装置。
（２）　　第１項において、前記ピン群電子回路と、前
記ピン電子回路の動作を他の検査モジュールと同期させ
るために前記ピン群電子回路の中に同期回路を有する、
前記再構成可能論理検査装置。
（３）　　第１項において、２個または複数個の前記ピ
ン電子回路が組み合わされて単一ピン電子回路よりは大
きなピン数を有する集積回路を検査することができる、
前記再構成可能論理検査装置。
（４）　　第１］１において、前記ピン電子回路のおの
おのが自分自身のピンと他のピン電子回路のピンとに対
して用いることができる時間基準回路を有する、前記再
構成可能論理検査装置。
（５）　　第４項において、複数個のピン電子回路が同
じ時間基準回路で動作する時に用いられる多重化回路を
有する、前記再構成可能論理検査装置。
（６）　　第１項において、前記ピン群電子回路が中央
タイミング発生器と、パターン・シーケンス制御装置と
、検査される装置のためのアナログ検査サポート機能装
置とを有する、前記再構成可能論理検査装置。
（７）　　第１項において、前記検査装置を再構成する
ための構成管理装置と、選定された構成に対しその中に
おのおのの検査モジュールを有する、前記再構成可能論
理検査装置。
（８）　　複数個の検査モジュールと、共通バスに沿っ
て複数個の前記検査モジュールに接続された構成管理装
置とを有し、 前記構成管理装置が異なるピン数を有する１個または複
数個の集積回路を同時に検査するために検査装置を構成
することができる、再構成可能論理検査装置。
（９）　　第８項において、前記検査モジュールがプロ
グラム制御装置と、 第１スイッチング・マトリックスと、 前記第１スイッチング・マトリックスによって前記プロ
グラム制御ｌｌ装置に接続されたピン群電子回路と、 前記ピン群電子回路に接続されたピン電子回路と、 第２スイッチング・マトリックスと、 前記第２スイッチング・マトリックスによって前記ピン
群電子回路に接続可能な少なくとも１つの検査ヘッドと
、 を有する、前記再構成可能論理検査装置。
（１０）第９項において、前記ピン群電子回路の動作と
前記ピン電子回路の動作とを他の検査モジュールと同期
さぼるだめの同期回路を前記ピン群電子回路の中に有す
る、前記再構成可能論理検査装置。
（１１）第９項において、２個またはさらに多数個のピ
ン電子回路が組み合わされて１個のピン電子回路が検査
しうるよりは大きなピン数をイＫ　する集積回路を検査
しうる、前記再構成可能論理検査装置。
（１２）第９項において、前記ピン８Ｔ電子回路が中央
タイミング発生装置と、パターン・シーケンスｔ、ｌＪ
　ｔｉｌｌ装置と、検査される装置のためのアナログ検
査サポート機能装置とを有する、前記再構成可能論理検
査装置。
（１３）第９項においで、異なる形式の装置の検査を同
時に実行するためにいくつかの検査モジュールを組み合
わせて構成することができ、かつ、そのさい他の検査モ
ジュールを用いなくて目的を達成することができる、前
記再構成可能論理検査装置。
（１４）制御装置と、１２８ピンを検査するための電子
装置リソースとをおのおのが有する複数個の検査モジュ
ールを有し、かつ、 要求された数のピンを検査するための検査リソースをう
るために２個またはさらに多数個の検査モジュールを組
み合わける段階と、 前記検査モジュールを同期する段階と、前記モジュール
のうちの１つのモジュールからの１つのｆｉＩＩＪ　ｒ
ＩＡ装置で前記組み合わされたモジュールをプログラム
する段階と、 を有する、１２８ピンから少なくとも１０２４ピンまで
のピン数を有する集積回路を検査するために論理検査装
置を再構成する方法。
（１５）　　第１４項において、より小さなピン数を有
する複数個の集積回路を検査するために検査モジュール
を分離する段階と、およびまたは前記小さなピン数より
は大きなピン数の集積回路を検査するために検査モジュ
ールを組み合わせる段階とを有する、前記方法。
（１６）第１４項にＪ３いて、前記組み合わされた検査
モジュールを同期する段階を有する、前記方法。
（１７）第１６項において、前記検査モジュールを同期
するのに時間基準が用いられることと、前記組み合わさ
れた検査モジュールのうちの１つの検査モジュールから
の時間基準を用いる段階を有することと、各検査上ジュ
ールが前記時間基準を同時に受は取るように可変遅延を
うろこととを有する、前記方法。
（１８）第１４項において、単一検査モジュールでもっ
て可能であるよりはさらに多くの電子装置リソース・サ
ポートを必要とする集積回路を検査するために前記組み
合わされた電子装置リソースを多重化する段階を有する
、前記方法。
（１９）　　ｉｙＪ記再構成可能リソース・アーキテク
チ１１により検査装置リソースの組み合わせに依存した
割り当てが可能となり、検査装置の利用度が増大する。
異なるピン数を有する複数個の装置を同時に検査するよ
うに、前記検査Ｖｔ置クリソース構成づることができる
。この構成は、ピン数に基づく種々の組み合わせ装置に
対応するように、変更することができる。
【図面の簡単な説明】
第１図は本発明のｔｌ′ｉ純化されたブロック線図、第
２図は本発明の再構成可能なリソースを示したブロック
線図、第３図は４個の再構成可能検査装置群を示した本
発明の詳細ブロック線図、第４図は再構成可能なリソー
スのためのクロック分布図、第５図はりＯツク・スキュ
を測定りるためのブロック線図、第６図はクロック・ス
キュのタイミング図、第７図は検査装置リソースの同期
を示した図面、第８図は第７図の同期ブロックの入力と
出力を示した図面、第９図は第７図のプログラムされた
遅延の表の図面。 し符号の説明］ ５２．５３．５４．５５：　　プログラム制御装歎４３
：　　　　　　　　　　第１スイッチング・マトリック
ス ３４．３５，３６，３７　：　　ピン群電子回路３０．
３１．３２，３３　：　　ピン電子回路４５：　　　　
　　　　　　第２スイッチング・マトリックス

Claims (2)

    【特許請求の範囲】
  1. （１）プログラム制御装置と、 第１スイッチング・マトリックスと、 前記第１スイッチング・マトリックスによつて前記プロ
    グラム制御装置に接続されたピン群電子回路と、 前記ピン群電子回路に接続されたピン電子回路と、 第２スイッチング・マトリックスと、 前記第２スイッチング・マトリックスによつて前記ピン
    電子回路に接続することが可能な少なくとも１つの検査
    ヘッドと、 を有する検査モジュールを少なくとも２個有する、集積
    回路を検査するための再構成可能論理検査装置。
  2. （２）制御装置と、１２８ピンを検査するための電子装
    置リソースとをおのおのがそなえた複数個の検査モジュ
    ールを有し、かつ、 要求された数のピンを検査するための検査リソースをう
    るために２個またはさらに多数個の検査モジュールを組
    み合わせる段階と、 前期検査モジュールを周期する段階と、 前記検査モジュールのうちの１つのモジュールのうちの
    １つの制御装置で前記組み合わされたモジュールをプロ
    グラムする段階と、 を有する、１２８ピンから少なくとも１０２４ピンまで
    のピン数を有する集積回路を検査するために論理検査装
    置を再構成する方法。
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