JP3297044B2 - 再構成可能論理検査装置 - Google Patents

再構成可能論理検査装置

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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体論理検査装置に関するものである。さ
らに具体的に云えば、本発明は再構成可能なアーキテク
チャを有する検査装置に関するものである。
［従来の技術および問題点］ 集積回路の機能と仕様を確認するための検査は、自動
検査装置を用いて行われる。集積回路の性能は進歩して
いるので、検査装置の能力も進歩することが必要であ
り、したがって、検査装置のコストは高くなる。検査装
置のコストを妥当な範囲に保ったまま、その検査装置の
利用度を高めることがますます重要になってきている。
論理集積回路を検査する場合、検査装置が検査しうる
ピンの数は検査装置のコストに直接に影響を与える。論
理検査装置を購入するときの検査装置のピン数は、の最
大のピン数を有する集積回路によって定められる。
論理集積回路の販売のさいには、大多数の装置はピン
数で分類されて市販されるのが普通である。検査される
集積回路のうちの最大のピン数を有するものによって購
入される検査装置の仕様が定められるが、この検査装置
により指定された最大ピン数を有する集積回路を検査す
る機会は比較的少ないであろう。平均的には、検査装置
のうちの大部分のリソースは、かなりの期間の間使われ
ないままである。このことは、高価な検査装置を効率的
に利用していないことになる。
検査装置の検査装置のアーキテクチャを変更すること
により、検査装置のこのような利用法を改善することが
できる。もし512ピン大規模集積回路検査装置が購入さ
れたならば、しかし、この検査装置を用いて大部分の時
間は128ピン集積回路の検査を行っている場合には、こ
の大部分の時間には検査装置の384ピンは遊んでいる。
リソースのこれらの384ピンを用いて、128ピンの集積回
路をさらに３個検査できるように検査装置を再構成でき
るならば、検査装置の利用度は非常に高まるであろう。
利用度をできるだけ高めるためには、異なる形式の論理
集積回路を検査できることが必要である。
従来の検査装置では、これらの検査上の問題点を解決
するために、大きなピン数の検査ヘッドの中により小さ
な検査ヘッドを物理的に組み込むことを行っているが、
しかし、これらの検査装置は依然として１個の制御装置
を有しているだけである。他の普通の検査装置リソース
を分割使用するさい、この１個の制御装置を時分割使用
しなければならない時、２つの完全に独立な検査プログ
ラムは不可能である。
［発明の要約］ 本発明は、VLSI論理集積回路のための検査装置に関す
るものである。本発明の検査装置は、例えば、８個の12
8ピン群またはスライスにまで対応するように構成され
ているが、128、256、512、および1024のピン構成の分
割も可能なように再構成することができる。
本発明の検査装置リソースは、異なるピン数を有する
複数個の形式の装置を同時に検査するように構成するこ
とができる。この構成は、ピン数に基づいて種々の装置
に対応するように、直ちに変更することができる。
1024ピンの装置まで検査することおよび８個までの独
立な検査プログラムを実行するために、制御装置が８個
までの分割に対応してそなえられる。128、256、512、
および1024ピン構成に対応できるような検査ヘッドがそ
なえられる。プログラム制御装置はスイッチ・マトリッ
クスを通して共通回路に接続される。この共通回路は、
部分的には、リソース群の間に同期信号を供給する。共
通回路とスイッチ・マトリックスとの間に、ピン電子装
置が接続される。このスイッチ・マトリックスはピン数
の異なる種々の検査ヘッドに接続される。
８個の独立な検査プログラム制御装置は装置構成管理
装置に接続される。この検査装置の中の分割可能リソー
スは、すべてのピン・リソースをピン群またはピン・ス
ライスに分割することによってえられる。おのおののピ
ン群は独立に機能する、または他のピン群と組み合わせ
て機能し、適切な数のピン・リソースが選定された大き
さの検査ヘッドに接続される。
ピン群リソースを組み合わせる時、タイミング装置が
各ピン群と共に用いられ、そして同期が行われる。独立
な128ピン・リソースが組み合わされて、より大きなピ
ン数の装置を検査するように再構成される時、これらの
組み合わされたピン群リソースに対し同期がとられなか
ればならない。
各ピン群リソースは水晶発振器を有する。この水晶発
振器は自分自身のピンに対する時間基準として用いるこ
とができると共に、他のピン群に対するピンの時間基準
としても用いることができる。各ピン群リソースは、ピ
ン群毎のデスキュが可能であるように、タイミング基準
またはクロックの等電気長分布をもつファン・イン／フ
ァン・アウト・マトリックスを有する。各ピン群（共通
電子装置）はそれ自身の機能検査処理装置を有する。信
号が同じクロック・サイクルに基づいておのおのの機能
検査処理装置に確実に到達するために、各ピン群はまた
一定のサイクル・クリティカル信号に関してプログラム
可能サイクル遅延を有する。
２個またはさらに多数個のピン群が並行して動作する
時、すべてのピン群は同期からはずれないように正確に
同じ周波数で動作しなければならない。２つの周波数を
確実に同じにする１つの方法は、１個の発振器を用いる
ことである。各ピン群が同じ発振器で動作できるため
に、本発明では多重化する方法が用いられる。スキュを
補償するために、各ピン群はそのタイミング基準の中に
プログラム可能遅延を有する。
各処理装置がおのおののサイクルで同じ命令を確実に
実行するために、処理開始信号は同じサイクルに基づい
て群内の各処理装置に到達しなければならない。開始同
期を完全に実行するために、各ピン群はそれ自身のいず
れかの側のピン側からの信号を受け取り、かつ、信号を
送る。遅延のサイクルのプログラム可能な数が、これら
の信号が用いられる前に、それらの信号の中に挿入され
る。
［実施例］ 添付図面を参照しての本発明の好ましい実施例につい
ての下記説明により、本発明の目的と技術上の利点、お
よび特許請求の範囲に開示された新規な特徴がよりよく
理解されるであろう。
第１図は、２個の検査ヘッド構成の間で多重化できる
ピン電子装置と、４個の検査ヘッドとを示す。検査ヘッ
ドは検査される装置との直接のインタフェースとなる回
路であり、一方、ピン電子装置は検査ヘッド回路のため
のサポート装置であって、機能励振およびアナログ励振
の発生回路および応答測定回路である。この実施例のピ
ン電子装置は、512個のピンまでの検査をサポートする
ことができる。ピン電子装置がＡ側に切り替えられる
時、３個の異なる装置が、検査ヘッド15,16および17に
ついて、検査を同時にかつ独立に行うことができる。こ
の場合におけるピン電子装置の512個のピンは、２個の1
28ピン検査ヘッドと、１個の256ピン検査ヘッドに分割
される。
また別の場合として、ピン電子装置がＢ側に切り替え
られる時、１個の装置が検査され、そして512ピン検査
ヘッド13について検査が行なわれる。
本発明の検査ヘッドは検査装置全体の中の全電子装置
のうちの極くわずかな部分を占めているだけであるか
ら、ピン電子装置がＡ側に切り替えられた場合でも、ま
たはＢ側に切り替えられた場合でも、検査装置のハード
ウェアの大部分が用いられる。
第２図は検査装置の全体がどのようにして簡単化され
るかを示した図面であり、共通部分が用いられていて、
再構成可能な検査装置がえられる。第２図において、２
個のピン電子装置20および23と、２個の128ピン検査ヘ
ッド21および25と、２個の共通電子装置22および24がそ
なえられている。２個の共通電子装置22および24は１個
の共通電子装置27として動作することができ、かつ、２
個のピン電子装置20および23は１個の大型ピン電子装置
群26として動作することができ、かつ、２個の検査ヘッ
ドは１個の256ピン検査ヘッド28で置き換えることがで
きる。実際には、２個の128ピン検査ヘッドと、ピン電
子装置26に接続された１個の256ピン検査ヘッドがあ
る。このように、２個の128ピン装置または１個の256ピ
ン装置を検査することができる。図面に示されているよ
うに、ピン電子装置26は256ピンまでを検査しうる性能
を有する。この検査は１つの装置について行なうことも
できるし、または異なる２個の128ピン装置について行
なうこともできる。
共通電子装置は、検査される１個または複数個の装置
に対し、例えば、中央タイミング装置、パターン・シー
ケンス制御装置、アナログ検査サポート機能装置を有す
る。
第３図は再構成可能検査装置の詳細図である。例え
ば、４個の独立な検査スライスまたは検査装置が並行し
て動作する。４個の装置だけが示されているけれども、
128ピン構成から1024ピン構成までの異なる装置または
それと同等な装置を同時に検査するために、任意の数の
装置、例えば、８個の装置を並行して動作させることが
できる。バス、例えば、VMEバスに接続された４個の制
御装置52,53,54、および55がある。このVMEバスは構成
管理装置に接続される。制御装置52は、スイッチ・マト
リックス43を通して、共通電子装置34に接続される。共
通電子装置34はまた、同期回路38とピン電子装置30に接
続される。ピン電子装置30はスイッチ・マトリックス45
に接続される。スイッチ・マトリックス45は検査ヘッド
47,48,49、および50に接続される。
制御装置53は、スイッチ・マトリックス43を通して、
共通電子装置35に接続される。共通電子装置35はまた、
同期回路39とピン電子装置31に接続される。ピン電子装
置31はスイッチ・マトリックス45に接続され、そしてス
イッチ・マトリックス45は検査ヘッド47,48,49、および
50に接続される。
同様に、制御装置54は、スイッチ・マトリックス43を
通して、共通電子装置36に接続される。共通電子装置36
はまた、同期回路40とピン電子装置32に接続される。ピ
ン電子装置32はスイッチ・マトリックス45に接続され、
そしてスイッチ・マトリックス45は検査ヘッド47,48,4
9、および50に接続される。
制御装置55は、スイッチ・マトリックス43を通して、
共通電子装置37に接続される。共通電子装置37はまた、
同期回路41とピン電子装置33に接続される。ピン電子装
置33はスイッチ・マトリックス45に接続され、そしてス
イッチ・マトリックス45は検査ヘッド47,48,49、および
50に接続される。
４個の同期回路38,39、40、および41は全部が共通に
接続され、それにより４個の装置の間の同期が実行され
る。これらの同期回路は下記において詳細に説明され
る。
本発明の１つの動作実施例では、制御装置52は、スイ
ッチ・マトリックス43と共通電子装置34とを通して、ピ
ン電子装置に接続される。制御装置52は128ピン装置を
検査するようにプログラムされ、したがって、ピン電子
装置30はスイッチ・マトリックス45を通して、検査ヘッ
ド47に接続される。
第３図に示されているように、スイッチ・マトリック
ス45は２個の基本位置、すなわち、Ａ位置とＢ位置を有
する。スイッチ・マトリックス45がＡ位置にある時、３
個の装置を検査することができる。例えば、共通電子装
置34とピン電子装置30を用いて、128ピン装置（検査ヘ
ッド47）を検査することができる。共通電子装置35とピ
ン電子装置31を用いて、また別の128ピン装置（検査ヘ
ッド48）を検査することができる。共通電子装置36およ
び37と、ピン電子装置32および33とを用いて、256ピン
装置（検査ヘッド49）を検査することができる。スイッ
チ・マトリックス45がＢ位置にある時、すべての共通電
子装置34,35,36、および37と、すべてのピン電子装置3
0,31,32、および33とを用いて、検査ヘッド50により、5
12ピン装置を検査することができる。おのおのの検査プ
ログラムに対して、制御装置52,53,54、または55のうち
のただ１つの制御装置が必要である。スイッチ・マトリ
ックス43を用いることにより、任意の構成の検査プログ
ラムを実行するために、いずれかの制御装置を接続する
ことができる。または、もし複数個の検査ヘッドを用い
て異なる装置の検査を行なう場合には、おのおののプロ
グラムに対して１つの制御装置が用いられる。
この検査装置は特定の時間フレームの間１つの検査プ
ログラムを実行するのに限定されるのではなく、異なる
形式の装置についての複数個の検査をおのおのお制御装
置が同時に実行することができる。例えば、おのおのの
制御装置がそれぞれ異なる128ピン装置を検査すること
ができる、または、制御装置52は１つの256ピン装置を
検査し、かつ、制御装置54および55はそれぞれ異なる12
8ピン装置を検査することができる。
第３図の検査装置は４個の制御装置を有しているが、
この検査装置は例えば８個の制御装置を有するように拡
張することができる。ピン電子装置の数は、したがっ
て、ピンの数は、また、1024ピンまでの装置を検査する
ように拡張することができる。ピンの総数を限定する要
因は、物理的な寸法とケーブルの長さだけである。
本発明による再構成可能リソース・アーキテクチャに
より、自動化された検査装置に対する利用度の向上と、
処理量の増大とがえられる。第３図の装置は４個の独立
な128ピン検査スライスを有し、そしてより大きなピン
数が要求されている時、これらを同期して動作させるこ
とができる。
同期方法について、考慮すべき点が３つある。各スラ
イス（128ピン電子装置群として定められたスライス）
は１個の水晶発振器を有し、この水晶発振器はそれ自身
のスライスのための時間基準として用いることができる
と共に、ユーザが組み合わせたいと思う任意の他のスラ
イスのための時間基準としても用いることができる。各
スライスは時間基準またはクロックの等電気長分布を与
えるファン・イン／ファン・アウト・マトリックスを有
し、それにより、スライス間のデスキュ（deskew）がえ
られる。各スライスはまた一定のサイクル・クリティカ
ル信号についてプログラム可能サイクル遅延を有し、そ
れによりこれらの信号が、同じクロック・サイクルに基
づいて、各スライスに確実に到達する。クロック分布。
任意の種類の２個または複数個の処理装置が並行して動
作している時、すべての処理装置は同期からはずれるこ
とがないように、正確に同じ周波数で動作しなければな
らない。例えば、0.001％のエラーがあると、100万サイ
クルを実行した後では、スライス間のエラーは10サイク
ルとなる。２つの周波数を確実に同じにする１つの方法
は、１個のクロック源を用いることである。
本発明に用いることができる多重化法の１つの実施例
が第４図に示されている。この方法は任意の隣接するス
ライス群を同じ発振器で動作することができ、かつ、ス
ライス間のケーブルの数を最小にすることによってコス
トを最小に抑えることができる。
第４図はスライスが８個の場合のクロック分布法を示
している。８個の水晶発振器80〜87と、８個の多重化装
置72〜79があり、これらは各スライスに対し１個ずつ配
置される。もしすべての多重化装置がIN2を選定するよ
うにプログラムされるならば、各スライスは自分自身の
発振をラン・オフすることができる。もしスライス１、
２、および３がIN3を選定するようにプログラムされ、
かつ、スライス４がIN2を選定するようにプログラムさ
れ、かつ、スライス５、６、７、および８がIN1を選定
するようにプログラムされるならば、８個のすべてのス
ライスはスライス４をラン・オフすることができる。も
しスライス１および２がIN3を選定し、かつ、スライス
３がIN2を選定し、かつ、スライス４、５、および６がI
N1を選定し、かつ、スライス７がIN2を選定し、かつ、
スライス８がIN1を選定するならば、スライス１からス
ライス６までのスライスはスライス３をラン・オフで
き、かつ、スライス７と８はスライス７をラン・オフで
きる。このように、任意の数のスライスの隣接した群は
任意の１つの発振器をラン・オフすることができる。こ
の方法は、８個のスライスから任意の数のスライスへ拡
張することができる。
クロック・デスキュ。このクロック分布法と、各スライ
スの中のチップの伝搬遅延に差があることにより、スラ
イスの間にスキュ（skew）が存在するであろう。１つの
群のスライス出力が同期して起こるために、こられのス
キュは設計で除去されるか、または較正で除去されなけ
ればならない。スキュを設計で除去することが困難であ
ることと、コストが高くなることのために、較正で考慮
することが好ましい。各スライスはそのクロックについ
てプログラム可能な遅延を有し、それにより、これらの
スキュが補償される。
これらの遅延がどのようであるべきかを決定するため
に、おのおののスライスのクロックを他のスライスのク
ロックに対して測定することが必要である。おのおのの
スライスは時間測定装置（Time Measurement Unit,TM
U）を有していて、任意の２つの信号の間の時間を測定
することができる。おのおののスライスからの１つのク
ロックは、高度に集積化されたリレー・マトリックスと
同軸ケーブルとにより、すべてのスライスにファン・ア
ウトされる。これらのアレイとケーブルとを正確に等し
い電気長をもつように製造するには大きなコストがかか
るので、これらは等しい物理長をもつように製造され
る。この場合、製造時に電気長の差が測定され、そして
これらの値が装置のハード・ディスクに記憶される。１
つのスライスのファン・アウト・クロックに対するおの
おののスライスのクロックを測定することにより、異な
るスライスのクロックの間のスキュを決定することがで
きる。
第５図はクロックのファン・アウト測定を示した図面
である。スイッチSW1,SW2、およびSW3は、種々の時間測
定装置（TMU）の間で基準プリクロック１を切り替える
のに用いられる。時間測定装置１はクロック１に対する
ファン・アウト遅延プリクロック１を測定する。時間測
定装置２はクロック２デスキュに対するプリクロック１
を測定する。時間測定装置３はクロック３スキュに対す
るプリクロック１を測定する。時間測定装置４はクロッ
ク４スキュに対するプリクロック１を測定する。第６図
はクロックの間の相対的スキュを示すタイミング図であ
る。サイクル・クリティカル信号分布。各サイクルにお
いておのおのの処理装置が同じ命令を確実に実行するた
めに、処理装置開始信号が同じサイクルに基づいて１つ
の群の中のおのおのの処理装置に到達しなければならな
い。条件コードのような他の信号は１つの群の中のおの
おののスライスから集められ、そして同じサイクルでそ
の群内のすべての処理装置に供給されなければならな
い。このことを実行する１つの簡単な方法は、おのおの
のスライスに対し、等しい長さのケーブルを通して、他
のあらゆるスライスにこれらの信号を送ることである。
けれどもこの方法には、コストと機械的な面で問題点が
ある。コストの問題点と機械的な問題点とを解決するた
めに、また別の方法が用いられる。おのおののスライス
はそれ自身の両側のスライスから信号を受け取りかつ送
る。この場合、プログラム可能な数の遅延のサイクル
が、それらが用いられる前に、信号路の中に挿入され
る。
第７図には８個の同期装置が示されている。これらの
８個の同期装置は８個のパターン・シーケンス制御処置
（Pattern Sequence Controller,PSC）と８個のピン電
子装置スライスに接続される。これらの同期装置は、同
じサイクルについて８個のすべてのスライスに到達する
ように整合したフェイル（FAIL）信号、およびPSC開始
（PSCSTART）信号のようなサイクル・クリティカル信号
を保持する。このことは、おのおのの信号の中に、それ
が送り出される前に、プログラム可能な数の遅延のサイ
クルを挿入することによって達成される。
第８図は同期装置の入力接続と出力接続を示した図面
であり、そしてこの同期装置を通しての遅延は第９図に
示されている。
第９図は、カード・ケージ（Card Cage）1A（CC1A）
がスライス１であり、CC1Bがスライス２であり、などで
ある場合、おのおののスライスの同期装置によって挿入
される遅延の表である。
１つの例として、検査されている装置に不良がある場
合、スライス（ピン電子装置）のおのおのに伴う８進ピ
ン・サポート・ボード（Octal Pin Support board,OP
S）にフェイル（FAIL）信号が発生し、そしてこのフェ
イル信号がパターン・シーケンス制御装置（PSC）に送
られて、処理装置を停止させる。おのおののOPSはその
スライスの同期装置にフェイル信号を送る。おのおのの
同期信号は、このフェイル信号に基づいて、２サイクル
の遅延を必ず挿入する。すなわち、１つのサイクルはそ
れをクロック・インするサイクルであり、そしてもう１
つはそれをクロック・アウトするサイクルである。した
がって、CC1AからCC7Bまでフェイル信号が伝搬するため
には、16サイクルを要する。17番目のサイクルでPSCに
到達するまでに、すべてのフェイル信号は合計で16サイ
クルの遅延を受けなければならない。
CC1Aの中の同期装置はそのOPSフェイル信号をCC1Bへ
のものとして送る。CC1Aはまた14サイクルの遅延を挿入
し、そしてそのフェイル信号をCC1Bから受け取るフェイ
ル信号と組み合わせ、そしてこの組み合わされたフェイ
ル信号をPSC1Aに送る。
CC1BはそのOPSから受け取ったフェイル信号を取り上
げ、そしてそれに２サイクルの遅延を行ない、そしてそ
れとCC1Aからのフェイル信号とを組み合わせ、そしてそ
れをCC3Aに送る。CC1BはそのOPSフェイル信号を12サイ
クル遅延させ、そしてそれをCC3Aからのフェイル信号と
組み合わせ、そしてそれをCC1Aに送る。CC1BはまたOPS
からのフェイル信号を14サイクルだけ遅延し、かつ、CC
1Aからのフェイル信号を12サイクルだけ遅延し、かつ、
CC3Aからのフェイル信号を２サイクルだけ遅延し、そし
てこれらの３つのフェイル信号を組み合わせ、そしてこ
れをPSC1Bに送る。８個の同期装置はすべて同じように
動作し、そしてすべてのPSCは17番目のサイクルでフェ
イル信号を見出す。これと同じ方法が、PSCにパターン
設定の実行を開始させるPSC開始信号のような、他のサ
イクル・クリティカル信号に用いられる。
以上の説明に関して更に以下の項を開示する。
（１） プログラム制御装置と、 第１スイッチング・マトリックスと、 前記第１スイッチング・マトリックスによって前記プ
ログラム制御装置に接続されたピン群電子回路と、 前記ピン群電子回路に接続されたピン電子回路と、 第２スイッチング・マトリックスと、 前記第２スイッチング・マトリックスによって前記ピ
ン電子回路に接続することが可能な少なくとも１つの検
査ヘッドと、 を有する検査モジュールを少なくとも２個有する、集積
回路を検査するために再構成可能論理検査装置。
（２） 第１項において、前記ピン群電子回路と、前記
ピン電子回路の動作を他の検査モジュールと同期させる
ために前記ピン群電子回路の中に同期回路を有する、前
記再構成可能論理検査装置。
（３） 第１項において、２個または複数個の前記ピン
電子回路が組み合わされて単一ピン電子回路よりは大き
なピン数を有する集積回路を検査することができる、前
記再構成可能論理検査装置。
（４） 第１項において、前記ピン電子回路のおのおの
のが自分自身のピンと他のピン電子回路のピンとに対し
て用いることができる時間基準回路を有する、前記再構
成可能論理検査装置。
（５） 第４項において、複数個のピン電子回路が同じ
時間基準回路で動作する時に用いられる多重化回路を有
する、前記再構成可能論理検査装置。
（６） 第１項において、前記ピン群電子回路が中央タ
イミング発生器と、パターン・シーケンス制御装置と、
検査される装置のためのアナログ検査サポート機能装置
とを有する、前記再構成可能論理検査装置。
（７） 第１項において、前記検査装置を再構成するた
めの構成管理装置と、選定された構成に対しその中にお
のおのの」検査モジュールを有する、前記再構成可能論
理検査装置。
（８） 複数個の検査モジュールと、 共通バスに沿って複数個の前記検査モジュールに接続
された構成管理装置とを有し、 前記構成管理装置が異なるピン数を有する１個または
複数個の集積回路を同時に検査するために検査装置を構
成することができる、再構成可能論理検査装置。
（９） 第８項において、前記検査モジュールがプログ
ラム制御装置と、 第１スイッチング・マトリックスと、 前記第１スイッチング・マトリックスによって前記プ
ログラム制御装置に接続されたピン群電子回路と、 前記ピン群電子回路に接続されたピン電子回路と、 第２スイッチング・マトリックスと、 前記第２スイッチング・マトリックスによって前記ピ
ン群電子回路に接続可能な少なくとも１つの検査ヘッド
と、 を有する、前記再構成可能論理検査装置。
（10） 第９項において、前記ピン群電子回路の動作と
前記ピン電子回路の動作とを他の検査モジュールと同期
させるための同期回路を前記ピン群電子回路の中に有す
る、前記再構成可能論理検査装置。
（11） 第９項において、２個またはさらに多数個のピ
ン電子回路が組み合わされて１個のピン電子回路が検査
しうるよりは大きなピン数を有する集積回路を検査しう
る、前記再構成可能論理検査装置。
（12） 第９項において、前記ピン群電子回路が中央タ
イミング発生装置と、パターン・シーケンス制御装置
と、検査される装置のためのアナログ検査サポート機能
装置とを有する、前記再構成可能論理検査装置。
（13） 第９項において、異なる形式の装置の検査を同
時に実行するためにいくつかの検査モジュールを組み合
わせて構成することができ、かつ、そのさい他の検査モ
ジュールを用いなくて目的を達成することができる、前
記再構成可能論理検査装置。
（14） 制御装置と、128ピンを検査するための電子装
置リソースとをおのおのが有する複数個の検査モジュー
ルを有し、かつ、 要求された数のピンを検査するための検査リソースを
うるために２個またはさらに多数個の検査モジュールを
組み合わせる段階と、 前記検査モジュールを同期する段階と、 前記モジュールもうちの１つのモジュールからの１つ
の制御装置で前記組み合わされたモジュールをプログラ
ムする段階と、 を有する、128ピンから少なくとも1024ピンまでのピン
数を有する集積回路を検査するために論理検査装置を再
構成する方法。
（15） 第14項において、より小さなピン数を有する複
数個の集積回路を検査するために検査モジュールを分離
する段階と、およびまたは前記小さなピン数よりは大き
なピン数の集積回路を検査するために検査モジュールを
組み合わせる段階とを有する、前記方法。
（16） 第14項において、前記組み合わされた検査モジ
ュールを同期する段階を有する、前記方法。
（17） 第16項において、前記検査モジュールを同期す
るのに時間基準が用いられることと、前記組み合わされ
た検査モジュールのうちの１つの検査モジュールからの
時間基準を用いる段階を有することと、各検査モジュー
ルが前記時間基準を同時に受け取るように可変遅延をう
ることとを有する、前記方法。
（18） 第14項において、単一検査モジュールでもって
可能であるよりはさらに多くの電子装置リソース・サポ
ートを必要とする集積回路を検査するために前記組み合
わされた電子装置リソースを多重化する段階を有する、
前記方法。
（19） 前記再構成可能リソース・アーキテクチャによ
り検査装置リソースの組み合わせに依存した割り当てが
可能となり、検査装置の利用度が増大する。異なるピン
数を有する複数個の装置を同時に検査するように、前記
検査装置リソースを構成することができる。この構成
は、ピン数に基づく種々の組み合わせ装置に対応するよ
うに、変更することができる。
【図面の簡単な説明】 第１図は本発明の単純化されたブロック線図、第２図は
本発明の再構成可能なリソースを示したブロック線図、
第３図は４個の再構成可能検査装置群を示した本発明の
詳細ブロック線図、第４図は再構成可能なリソースのた
めのクロック分布図、第５図はクロック・スキュを測定
するためのブロック線図、第６図はクロック・スキュの
タイミング図、第７図は検査装置リソースの同期を示し
た図面、第８図は第７図の同期ブロックの入力と出力を
示した図面、第９図は第７図のプログラムされた遅延の
表の図面。 ［符号の説明］ 52,53,54,55:プログラム制御装置 43:第１スイッチ・マトリックス 34,35,36,37:共通電子装置（ピン群電子回路） 30,31,32,33:ピン電子回路 45:第２スイッチ・マトリックス 47,48,49,50:検査ヘッド 38,39,40,41:同期回路 11,72,73,74,75,76,77,78,79:多重化回路 42:構成管理装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シェイラ オキィーフェ アメリカ合衆国 テキサス州 ガーラン ド，タートル コウブ 5242 (72)発明者 ニール エフ．オカーブロム アメリカ合衆国 テキサス州 ダラス, ホーンビーム 12729 (72)発明者 ダブリュ．ラス キーナン アメリカ合衆国 テキサス州 ダラス, パンサー リッジ 10208 (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 G06F 11/22 330

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】少なくとも一つのプログラム制御装置と、 第１スイッチ・マトリックスと、 第２スイッチ・マトリックスと， 少なくとも２つの検査モジュールと、 少なくとも１つの検査ヘッドと、 を有する、集積回路を検査するための再構成可能論理検
    査装置であって、前記検査モジュールの各々は， 前記第１スイッチ・マトリックスによって前記プログラ
    ム制御装置に接続されるピン群電子回路と、 前記ピン群電子回路に接続され、前記第２スイッチ・マ
    トリックスによって検査ヘッドに接続可能なピン電子回
    路と、 前記ピン群電子回路と前記ピン電子回路の動作を他の検
    査モジュールと同期させる、前記ピン群電子回路内の同
    期回路と、 を有し、 前記第１スイッチ・マトリックスおよび前記第２スイッ
    チ・マトリックス内の接続を切り替える事により，検査
    対象の集積回路のピン数および同時に検査される集積回
    路の数を変更可能な，前記再構成可能論理検査装置。
  2. 【請求項２】複数の制御装置と、おのおのが128ピンを
    検査するための電子リソースをそなえた複数個の検査モ
    ジュールを有する論理検査装置において、128ピンから1
    024ピンまでのピン数を有する集積回路を検査するため
    に論理検査装置を再構成する方法であって， 128ピンより多いピン数の集積回路を検査するときに，
    要求された数のピンを検査するための検査リソースをう
    るために２個以上の検査モジュールを組合わせる段階
    と、 前記検査モジュールを同期する段階と、 前記複数の制御装置のうちの１つの制御装置で前記組み
    合わされた検査モジュールをプログラムする段階と、 を有する、前記論理検査装置を再構成する方法。
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