JP2001343430A - 非同期回路を備えたｌｓｉのテスト手法とその評価装置 - Google Patents

Abstract

(57)【要約】 【課題】 テスタから２種類のクロックをＬＳＩへ供給
し、２種類のクロックエッジがテスタの分解能未満の範
囲に接近した場合に、テスタが良品または不良品を判定
する評価を行うことができなかった。 【解決手段】 テスタから供給される第１のクロックを
ＬＳＩ内の非同期回路に入力する第１ステップと、テス
タ以外の発振子から供給された、第１のクロックと同一
周波数またはこれと同一ではないが定数倍の周波数を有
する第２のクロックを非同期回路に入力する第２ステッ
プと、発振子の誤差分のずれを第１および第２のクロッ
クの変化位置の間に発生させる第３ステップとを備え、
第１から第３ステップを複数回実行することによりテス
タの分解能未満の範囲にこれら第１および第２のクロッ
クの変化位置を設定するものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は非同期回路を備え
たＬＳＩのテスタ手法およびその評価装置に関するもの
である。

【０００２】

【従来の技術】図７は従来の評価装置すなわちテスタを
示す斜視図であり、図において、２００はテスタ、５１
はＤＵＴ（Device Under Test)ボード、５２は被試験Ｌ
ＳＩまたはＤＵＴである。また、図８は図７のテスタを
用いて行われる従来の非同期回路を備えたＬＳＩのテス
ト手法により、テスタ２００から被試験ＬＳＩに供給さ
れるクロック信号の変化位置を示す信号波形図であり、
図において、Ａ，Ｃはテスタ２００の分解能Ｒによる差
のクロック信号、Ｂはテスタの分解能Ｒ未満に設定した
クロック信号であり、Ｔ１，Ｔ２はそれぞれ信号Ａ，Ｃ
と信号Ｂとのクロックエッジのずれに相当する。ここ
で、非同期回路とは、クロック源の異なる複数のクロッ
ク系により制御される回路の総称をいう。例としては、
通信系の受信回路のように、異なるクロック系から送ら
れてくる信号を受け側のクロック系に乗せかえる処理を
する回路がある。なお、以下クロック信号は略してクロ
ックや信号ともいう。

【０００３】次に動作について説明する。被試験ＬＳＩ
５２内の非同期回路に対して、テスタ２００のパターン
メモリからパターンとして２種類のクロック信号Ａ，Ｃ
を入力し、得られる出力結果を期待値と比較することに
より、被試験ＬＳＩ５２の良品または不良品を判定する
評価を行う。

【０００４】

【発明が解決しようとする課題】従来の非同期回路を備
えたＬＳＩのテスト手法およびその評価装置は以上のよ
うに構成されているので、図８に示すように、被試験Ｌ
ＳＩ５２内の非同期回路に対しテスタ２００から２種類
のクロック信号Ａ，Ｃを入力し、これらの信号の変化位
置をテスタの分解能未満（例えば、クロック信号Ｂ）に
設定したとき、被試験ＬＳＩ５２の不良品が検出できる
評価を行う場合、従来のテスタ評価では、２種類の信号
Ａ，Ｂの変化位置を設定できる範囲がテスタ２００の分
解能Ｒ以上であるため、その分解能Ｒ未満の範囲に設定
することは不可能であり、不良品が検出できないといっ
た課題があった。

【０００５】この発明は上記のような課題を解決するた
めになされたもので、被試験ＬＳＩの非同期回路に対し
て、２種類の入力信号をテスタの分解能未満に設定し被
試験ＬＳＩの不良品を検出する非同期回路を備えたＬＳ
Ｉのテスト手法およびその評価装置を得ることを目的と
する。

【０００６】

【課題を解決するための手段】この発明に係る非同期回
路を備えたＬＳＩのテスト手法は、テスタから供給され
る第１の信号をＬＳＩ内の非同期回路に入力する第１ス
テップと、テスタ以外の発振子から供給された、第１の
信号と同一周波数またはこれと同一ではないが定数倍の
周波数を有する第２の信号を非同期回路に入力する第２
ステップと、発振子の誤差分のずれを第１および第２の
信号の変化位置の間に発生させる第３ステップとを備え
ており、第１から第３ステップを複数回実行することに
よりテスタの分解能未満の範囲に第１および第２の信号
の変化位置を設定するものである。

【０００７】この発明に係る非同期回路を備えたＬＳＩ
のテスト手法は、第３ステップがさらに発振子から出力
された第２の信号をカウンタを介して定数倍の周波数に
するステップを備えたものである。

【０００８】この発明に係る非同期回路を備えたＬＳＩ
のテスト手法は、テスタから供給される第１の信号をテ
スタ以外の遅延手段に入力する第１ステップと、テスタ
の分解能に応じて遅延手段の遅延量を選択する第２ステ
ップと、遅延手段にて遅延された第２の信号をテスタへ
供給する第３ステップとを備えており、第１から第３ス
テップを複数回実行することにより上記テスタの分解能
未満の範囲に第１および第２の信号の変化位置を設定す
るものである。

【０００９】この発明に係る非同期回路を備えたＬＳＩ
のテスト手法は、第２ステップが遅延手段の遅延量を外
部のスイッチにより選択するステップを備えたものであ
る。

【００１０】この発明に係る非同期回路を備えたＬＳＩ
のテスト手法は、第２ステップが遅延手段の遅延量をテ
スタのテストプログラムにより決定するステップを備え
たものである。

【００１１】この発明に係る非同期回路を備えた評価装
置は、非同期回路を備えたＬＳＩと、このＬＳＩが載置
され非同期回路に対して第１の信号を供給するテスタ
と、テスタとは独立してボード上に配置されており、第
１の信号と同一周波数またはこれと同一ではないが定数
倍の周波数の第２の信号を非同期回路に供給する発振子
とを備えたものである。

【００１２】この発明に係る非同期回路を備えた評価装
置は、発振子の後段にカウンタを備えたものである。

【００１３】この発明に係る非同期回路を備えた評価装
置は、非同期回路を備えたＬＳＩと、このＬＳＩが載置
され非同期回路に対して信号を供給するテスタと、テス
タとは独立してボード上に配置されており、テスタから
の第１の信号に遅延を付けた第２の信号をテスタに供給
する遅延手段とを備えたものである。

【００１４】この発明に係る非同期回路を備えた評価装
置は、遅延手段が複数のバッファとセレクタから構成さ
れ、第２の信号の遅延量はバッファの段数により決定さ
れるものである。

【００１５】この発明に係る非同期回路を備えた評価装
置は、遅延量の選択を行うために遅延手段外部に配置さ
れたスイッチを備えたものである。

【００１６】この発明に係る非同期回路を備えた評価装
置は、テスタ上でＬＳＩを載置するためのＤＵＴボード
を更に備え、このＤＵＴボードの空きピンと遅延手段の
選択信号を接続するものである。

【００１７】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による非
同期回路を備えたＬＳＩの評価装置を示す構成図であ
り、図において、１００はロジックＬＳＩすなわち被試
験ＬＳＩ（ＤＵＴ）を評価するテスタ、１０１は被試験
ＬＳＩ用にカスタマイズしたＤＵＴボード、１０２は被
試験ＬＳＩ、１０３はテスタ１００からのクロック信号
（第１の信号）と同一周波数のクロック信号（第２の信
号）を出力する発振子、１０４はテスタから電源とＧＮ
Ｄを接続し発振子を搭載したボード、１１はテスタ１０
０と発振子１０３を接続する電源線、１２はテスタ１０
０と発振子１０３を接続するＧＮＤ線、１３は発振子１
０３から被試験ＬＳＩ１０２へのクロック信号を供給す
るための信号線であり、これらのテスタ１００、発振子
１０３、被試験ＬＳＩなどの構成要素が全体として評価
装置１０を構成する。なお、以下、クロック信号は単に
クロックや信号ともいう。

【００１８】ここで、被試験ＬＳＩ１０２の非同期回路
に対して２種類の入力信号（例えば、Ｘ，Ｙ）を共にテ
スタ１００から供給すると、２種類のクロック信号の変
化位置がテスタの分解能Ｒ未満に設定できない。このた
め１つのクロック信号（信号Ｘ）をテスタ１００から、
もう１つのクロック信号（信号Ｙ）をテスタ１００以外
の発振源すなわち発振子１０３から被試験ＬＳＩ１０２
へ供給することでテスタ１００の分解能未満に信号の変
化位置を設定する。

【００１９】より具体的には、２種類のクロック入力
（信号Ｘ，Ｙ）のうち、１つをテスタ１００以外の発振
子１０３からテスタ１００へ供給すると、テスタ１００
からのクロック周波数とテスタ１００以外のクロックの
周波数が同じである時、発振子１０３の誤差（数ｐｓ：
テスタの分解能Ｒよりはるかに小さい値）で、クロック
エッジがずれるため、複数回テストを繰り返すと、テス
タの分解能Ｒ未満の範囲にクロックエッジを設定するこ
とができる。

【００２０】次に動作について説明する。被試験ＬＳＩ
１０２に供給する２種類のクロック信号Ｘ，Ｙのうち１
つ、例えば、クロック信号Ｘはテスタ１００から入力
し、もう１つのクロック信号Ｙはボード１０４の発振子
１０３からテスタ１００のクロック信号Ｘと同一周波数
の信号として入力すると、１回のテストで発振子１０３
の誤差分のズレが２種類の信号Ｘ，Ｙの変化位置の間に
発生する。発振子１０３の誤差はテスタの分解能Ｒより
十分小さいため複数回のテストでテスタ１００の分解能
Ｒ未満の範囲に２種類の信号Ｘ，Ｙの変化位置を設定で
きる。

【００２１】例えば、図２の信号波形図を参考にして説
明すると、Ｓ（０）はテスタ１００からの信号、Ｓ
（１）は発振子１０３からの信号、…、Ｓ（ｎ）は発振
子１０３からの信号であって、テスタ１００から被試験
ＬＳＩ１０２への信号と発振子１０３から被試験ＬＳＩ
１０２への信号との誤差をＥとすると、テスタ１００の
分解能が５００ｐｓ、２種類の信号Ｘ，Ｙの周波数が１
０ＭＨｚ、発振子１０３の誤差Ｅが５０ｐｐｍの場合、
下記式（１）により、テストの実行回数（ｎ）は２万回
となる。 テストの実行回数（ｎ）＝入力信号の周波数（１０００００ｐｓ） ／発振子の誤差（５ｐｓ） …（１）

【００２２】したがって、２万回のテストでテスタ１０
０の分解能Ｒ未満の範囲に２種類の信号Ｘ，Ｙの変化位
置が設定できる。なお、発振子１０３への電源線１１や
ＧＮＤ線１２を介した電源供給はテスタからとは限ら
ず、ボード１０４上の他の外部装置もしくは発振子１０
３の内蔵装置からでもよい。

【００２３】以上のように、この実施の形態１によれ
ば、ボード１０４上に発振子１０３等を載置してこれか
らの信号をテスタの信号と同一周波数で発振し発振子の
誤差を利用することにより、複数回のテストでテスタの
分解能未満の範囲に２種類の信号の変化位置が設定で
き、不良品が検出できる効果が得られる。

【００２４】実施の形態２．図３はこの発明の実施の形
態２による非同期回路を備えたＬＳＩの評価装置を部分
拡大して示す構成図であり、図において、３０３は発振
子、３０４はボード、３０５はカウンタ、３１，３２は
それぞれテスタ１００と発振子３０３を接続する電源線
とＧＮＤ線、３３はカウンタ３０５から被試験ＬＳＩ１
０２への信号を供給する信号線、３４は発振子３０３と
カウンタ３０５とを接続する配線であり、同一符号は同
一構成要素または相当部分を示すものでその説明は省略
し、以下同様とする。

【００２５】この実施の形態２では、上記実施の形態１
と同様にテスタ１００側を構成し、発振子３０３を搭載
したボード３０４において、テスタ１００からの電源と
ＧＮＤを接続し、発振子３０３の後段にカウンタ３０５
を付加する。このカウンタ３０５は発振子３０３からの
クロック信号を定数倍の周波数にして出力する機能をも
つ。

【００２６】次に動作について説明する。発振子３０３
から出力された信号をカウンタ３０５へ入力し、カウン
タ３０５は発振子３０３からの信号を定数倍の周波数に
しＬＳＩ１０２へ供給する。例えば、テスタ１００の分
解能Ｒが５００ｐｓ、テスタ１００からの信号が１０Ｍ
Ｈｚ、ボード３０４からの信号が２０ＭＨｚ（発振子３
０３の周波数１０ＭＨｚの２倍）、発振子３０３の誤差
Ｅが５０ｐｐｍの場合、上記実施の形態１と同様にテス
トの実行回数は２万回となる。

【００２７】したがって、２万回のテストでテスタ１０
０の分解能Ｒ未満の範囲に２種類の信号の変化位置が設
定できる。なお、発振子３０３への電源線３１やＧＮＤ
線３２を介した電源供給はテスタ１００からとは限ら
ず、ボード３０４上の他の外部装置もしくは発振子３０
３の内蔵装置からでもよい。

【００２８】以上のように、この実施の形態２によれ
ば、上記実施の形態１で述べた効果に加えて、カウンタ
３０５を付加することで被試験ＬＳＩ１０２に供給する
２種類の信号が同一周波数でない場合（定数倍に限る）
でも対応でき、不良品が検出できる効果がある。

【００２９】実施の形態３．図４はこの発明の実施の形
態３による評価装置を部分拡大して示す構成図であり、
図において、４０３はテスタ１００からの信号（第１の
信号）に遅延を付けるためのＦＰＧＡ(Field Programma
ble Gate Array、遅延手段）、４０４はＦＰＧＡ４０３
を搭載したボード、３はインバータ２個を直列接続した
１段のバッファ（遅延手段）、４はセレクタ（遅延手
段）、５はＦＰＧＡ４０３内の遅延値を選択するための
スイッチ、４１はテスタからＦＰＧＡ４０３への信号
線、Ｎ１は隣接するバッファ間に設けられたノード、４
３はＦＰＧＡ４０３からＬＳＩ１０２への信号を供給す
る信号線である。

【００３０】次に動作について説明する。テスタ１００
からの信号を信号線４１を介してボード４０４に供給し
ＦＰＧＡ４０３で遅延を付けた信号をテスタ１００へ供
給することでテスタ１００からの信号の変化位置とボー
ドからの信号の変化位置に遅延を付けることができる。
ＦＰＧＡ４０３内は図４に示すように、複数のバッファ
３とセレクタ４で構成している。テスタ１００から被試
験ＬＳＩ１０２への信号に対し、ボード４０４から被試
験ＬＳＩ１０２への入力信号に遅延を付けるためにＦＰ
ＧＡ４０３内でバッファ３を介して、被試験ＬＳＩ１０
２へ信号を入力する。ＦＰＧＡ４０３内の遅延量の最小
値はバッファ１段分、最大値は入力信号の１周期分であ
り、遅延量の選択はＦＰＧＡ４０３の外部のスイッチ５
により選択する。

【００３１】図５ではテスタ１００からの信号Ｄ（０）
がバッファ１段分の遅延によりΔｔ分だけクロックエッ
ジがずれて遅延量が最小値の遅延信号Ｄ（１）になり、
この操作がｎ回繰り返されてｎ×Δｔ分だけクロックエ
ッジがずれてゆき、最終的にはバッファｎ段分の遅延量
が最大値の遅延信号Ｄ（ｎ）になりこれは信号Ｄ（０）
が１周期分遅延したことを説明するものである。

【００３２】例えば、テスタ１００の分解能Ｒが５００
ｐｓ、ＦＰＧＡ４０３内のバッファ１段分の遅延量が２
００ｐｓのとき、２種類の信号の変化位置を２００ｐｓ
（テスタ１００の分解能Ｒ未満）に設定する場合、ボー
ド４０４上のスイッチ５でＦＰＧＡ４０３内のバッファ
１段分の遅延信号Ｄ（１）を選択することで実現でき
る。なお、ＦＰＧＡ４０３への信号線４１を介した信号
供給はテスタからとは限らず、ボード４０４上の他の外
部装置もしくは発振子ＦＰＧＡ４０３の内蔵装置からで
もよい。

【００３３】以上のように、この実施の形態３によれ
ば、テスタ１００からの入力信号に遅延を付けることに
より当該信号の変化位置に対しテスタの分解能Ｒ未満の
範囲にボード４０４からの信号の変化位置が設定でき、
不良品が検出できる効果が得られる。

【００３４】実施の形態４．図６はこの発明の実施の形
態４による評価装置を部分拡大して示す構成図であり、
図において、６０４はＦＰＧＡ６０３を搭載したボー
ド、６０３はテスタ１００からの信号に遅延を付けるた
めのＦＰＧＡ、６１はテスタ１００からＦＰＧＡ６０３
への信号を供給する信号線、６３はＦＰＧＡ６０３から
テスタ１００へ信号を供給する信号線、６４はテスタ１
００の空きピンに接続し選択信号を供給する選択信号線
である。ＦＰＧＡの内容は上記実施の形態３と同じもの
である。

【００３５】次に動作について説明する。上記実施の形
態３ではＦＰＧＡ４０３内の遅延量をボード４０４上の
スイッチで選択したが、この実施の形態４では、ＦＰＧ
Ａ６０３の選択信号をテスタ１００のＤＵＴボード１０
１上の空きピンと接続することにより行う。ここで、Ｆ
ＰＧＡ６０３の遅延量を決める選択信号の値は、テスト
プログラムに選択信号を接続したＤＵＴボード１０１上
の空きピンに電圧を与える記述を追加することで実現す
る。

【００３６】以上のように、この実施の形態４によれ
ば、遅延量すなわち遅延値の選択信号をテスタの空きピ
ンと接続しテスタ１００のテストプログラムにより制御
することで上記実施の形態３と同様の効果が得られる。

【００３７】

【発明の効果】以上のように、この発明によれば、テス
タから供給される第１の信号をＬＳＩ内の非同期回路に
入力する第１ステップと、テスタ以外の発振子から供給
された第１の信号と同一周波数またはこれと同一ではな
いが定数倍の周波数を有する第２の信号を非同期回路に
入力する第２ステップと、発振子の誤差分のずれを第１
および第２の信号の変化位置の間に発生させる第３ステ
ップとを備えた非同期回路を備え、第１から第３ステッ
プを複数回実行することによりテスタの分解能未満の範
囲に第１および第２の信号の変化位置を設定するように
構成したので、第１の信号と第２の信号が同一周波数の
場合でも発振子の誤差分のずれを利用してテスタの分解
能未満に２種類の信号の変化位置が設定できることにな
り、テスタの分解能未満においてもＬＳＩの非同期回路
に対する不良品検出の評価をすることができるという効
果が得られる。

【００３８】この発明によれば、第３ステップがさらに
発振子から出力された第２の信号をカウンタを介して定
数倍の周波数にするステップを備えるように構成したの
で、第１の信号と第２の信号が同一周波数でない場合で
も、定数倍であれば対応でき、上記と同様の効果が得ら
れる。

【００３９】この発明によれば、テスタから供給される
第１の信号を上記テスタ以外の遅延手段に入力する第１
ステップと、テスタの分解能に応じて遅延手段の遅延量
を選択する第２ステップと、遅延手段にて遅延された第
２の信号をテスタへ供給する第３ステップとを備えるよ
うに構成したので、テスタからの第１の信号の変化位置
に対し、テスタの分解能未満の範囲に第２の信号の変化
位置が設定でき、上記と同様に、テスタの分解能未満に
おいてもＬＳＩの非同期回路に対する不良品検出の評価
をすることができるという効果が得られる。

【００４０】この発明によれば、第２ステップが遅延手
段の遅延量を外部のスイッチにより選択するステップを
備えるように構成したので、遅延量を適宜にこのスイッ
チにより定めることができるという効果が得られる。

【００４１】この発明によれば、第２ステップが遅延手
段の遅延量をテスタのテストプログラムにより決定する
ステップを備えるように構成したので、遅延量を適宜に
このテスタのテストプログラムにより定めることができ
るという効果が得られる。

【００４２】この発明によれば、非同期回路を備えたＬ
ＳＩと、このＬＳＩが載置され非同期回路に対して第１
の信号を供給するテスタと、テスタとは独立してボード
上に配置されており、第１の信号と同一周波数またはこ
れと同一ではないが定数倍の周波数の第２の信号を非同
期回路に供給する発振子とを備えるように構成したの
で、発振子の誤差分のずれを利用してテスタの分解能未
満に２種類の信号の変化位置が設定できることになり、
テスタの分解能未満においてもＬＳＩの非同期回路に対
する不良品検出の評価をすることができるという効果が
得られる。

【００４３】この発明によれば、発振子の後段にカウン
タを備えるように構成したので、第１の信号と第２の信
号が同一周波数でない場合でも定数倍であればカウンタ
により、第２の信号を第１の信号と同一周波数レベルに
することができ、同様に、発振子の誤差分のずれを利用
すれば上記と同様の効果が得られる。

【００４４】この発明によれば、非同期回路を備えたＬ
ＳＩと、このＬＳＩが載置され非同期回路に対して信号
を供給するテスタと、テスタとは独立してボード上に配
置されており、テスタからの第１の信号に遅延を付けた
第２の信号をテスタに供給する遅延手段とを備えるよう
に構成したので、テスタからの第１の信号の変化位置に
対し、テスタの分解能未満の範囲に第２の信号の変化位
置が設定でき、上記と同様に、テスタの分解能未満にお
いてもＬＳＩの非同期回路に対する不良品検出の評価を
することができるという効果が得られる。

【００４５】この発明によれば、遅延手段が複数のバッ
ファとセレクタから構成され、第２の信号の遅延量はバ
ッファの段数により決定されるように構成したので、バ
ッファの段数をセレクタを介して選択することにより、
テスタからの第１の信号に遅延を付けた第２の信号を適
宜に発生でき、上記と同様に、テスタの分解能未満にお
いてもＬＳＩの非同期回路に対する不良品検出の評価を
することができるという効果が得られる。

【００４６】この発明によれば、遅延量の選択を行うた
めに遅延手段外部に配置されたスイッチを備えるように
構成したので、このスイッチを用いて遅延量を適宜設定
することができるという効果が得られる。

【００４７】この発明によれば、テスタ上でＬＳＩを載
置するためのＤＵＴボードを更に備え、このＤＵＴボー
ドの空きピンと遅延手段の選択信号を接続するように構
成したので、ＤＵＴボードを介して遅延値の選択信号を
テスタの空きピンに接続し、テストプログラムで空きピ
ンにデータを与える、すなわち、電圧を与える記述を追
加すれば、遅延量を決める選択信号の値を遅延手段に送
ることができ、上記と同様に遅延量を適宜設定すること
ができるという効果が得られる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による非同期回路を
備えたＬＳＩの評価装置を示す構成図である。

【図２】 この発明の実施の形態１によるテスタの分解
能未満の範囲に２種類の信号の変化位置を設定できるこ
との説明図である。

【図３】 この発明の実施の形態２による非同期回路を
備えたＬＳＩの評価装置を部分拡大して示す構成図であ
る。

【図４】 この発明の実施の形態３による非同期回路を
備えたＬＳＩの評価装置を部分拡大して示す構成図であ
る。

【図５】 この発明の実施の形態３によるテスタの分解
能未満の範囲に２種類の信号の変化位置を設定できるこ
との説明図である。

【図６】 この発明の実施の形態４による非同期回路を
備えたＬＳＩの評価装置を部分拡大して示す構成図であ
る。

【図７】 従来の非同期回路を備えたＬＳＩの評価装置
を示す構成図である。

【図８】 従来の非同期回路を備えたＬＳＩの評価装置
ではテスタの分解能未満の範囲に２種類の信号の変化位
置を設定できないことの説明図である。

【符号の説明】

１００ テスタ、１０１ ＤＵＴボード、１０２ ＬＳ
Ｉ、１０３，３０３発振子、３０５ カウンタ、１０
４，３０４，４０４，６０４ ボード、４０３，６０３
ＦＰＧＡ（遅延手段）、１１，３１ 電源線、１２，
３２ ＧＮＤ線、１３，３３，４１，４３，６１，６３
信号線、３４ 配線、６４ 選択信号線、３ バッフ
ァ（遅延手段）、４ セレ１クタ（遅延手段）、５ ス
イッチ。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 テスタから供給される第１の信号をＬＳ
   Ｉ内の非同期回路に入力する第１ステップと、 上記テスタ以外の発振子から供給された、上記第１の信
   号と同一周波数またはこれと同一ではないが定数倍の周
   波数を有する第２の信号を上記非同期回路に入力する第
   ２ステップと、 上記発振子の誤差分のずれを上記第１および第２の信号
   の変化位置の間に発生させる第３ステップとを備えた非
   同期回路を備えたＬＳＩのテスト方法において、 上記第１から第３ステップを複数回実行することにより
   上記テスタの分解能未満の範囲に第１および第２の信号
   の変化位置を設定することを特徴とする非同期回路を備
   えたＬＳＩのテスト手法。
2. 【請求項２】 第３ステップがさらに発振子から出力さ
   れた第２の信号をカウンタを介して定数倍の周波数にす
   るステップを備えたことを特徴とする請求項１記載の非
   同期回路を備えたＬＳＩのテスト手法。
3. 【請求項３】 テスタから供給される第１の信号を上記
   テスタ以外の遅延手段に入力する第１ステップと、 上記テスタの分解能に応じて上記遅延手段の遅延量を選
   択する第２ステップと、 上記遅延手段にて遅延された第２の信号を上記テスタへ
   供給する第３ステップとを備えた非同期回路を備えたＬ
   ＳＩのテスト手法において、 上記第１から第３ステップを複数回実行することにより
   上記テスタの分解能未満の範囲に第１および第２の信号
   の変化位置を設定することを特徴とする非同期回路を備
   えたＬＳＩのテスト手法。
4. 【請求項４】 第２ステップが遅延手段の遅延量を外部
   のスイッチにより選択するステップを備えたことを特徴
   とする請求項３記載の非同期回路を備えたＬＳＩのテス
   ト手法。
5. 【請求項５】 第２ステップが遅延手段の遅延量をテス
   タのテストプログラムにより決定するステップを備えた
   ことを特徴とする請求項３記載の非同期回路を備えたＬ
   ＳＩのテスト手法。
6. 【請求項６】 非同期回路を備えたＬＳＩと、 このＬＳＩが載置され上記非同期回路に対して第１の信
   号を供給するテスタと、 上記テスタとは独立してボード上に配置されており、上
   記第１の信号と同一周波数またはこれと同一ではないが
   定数倍の周波数の第２の信号を上記非同期回路に供給す
   る発振子とを備えた非同期回路を備えた評価装置。
7. 【請求項７】 発振子の後段にカウンタを備えたことを
   特徴とする請求項６記載の非同期回路を備えた評価装
   置。
8. 【請求項８】 非同期回路を備えたＬＳＩと、 このＬＳＩが載置され上記非同期回路に対して信号を供
   給するテスタと、 上記テスタとは独立してボード上に配置されており、上
   記テスタからの第１の信号に遅延を付けた第２の信号を
   上記テスタに供給する遅延手段とを備えた非同期回路を
   備えた評価装置。
9. 【請求項９】 遅延手段が複数のバッファとセレクタか
   ら構成され、第２の信号の遅延量はバッファの段数によ
   り決定されることを特徴とする請求項８記載の非同期回
   路を備えた評価装置。
10. 【請求項１０】 遅延量の選択を行うために遅延手段外
    部に配置されたスイッチを備えた請求項８記載の非同期
    回路を備えた評価装置。
11. 【請求項１１】 テスタ上でＬＳＩを載置するためのＤ
    ＵＴボードを更に備え、このＤＵＴボードの空きピンと
    遅延手段の選択信号を接続することを特徴とする請求項
    ８記載の非同期回路を備えた評価装置。