JPH05142303A - デジタル論理回路の動的な検査方法 - Google Patents
デジタル論理回路の動的な検査方法Info
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- JPH05142303A JPH05142303A JP3193816A JP19381691A JPH05142303A JP H05142303 A JPH05142303 A JP H05142303A JP 3193816 A JP3193816 A JP 3193816A JP 19381691 A JP19381691 A JP 19381691A JP H05142303 A JPH05142303 A JP H05142303A
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- cycle
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- Theoretical Computer Science (AREA)
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 デジタル論理回路の開発と製造の際に、入力
ビットパターンと出力ビットパターンの一義的な対応関
係を保証することのできる方法を提供すること。 【構成】２またはそれ以上の所定の数の検査サイクルの
後に、入力信号においてもはや変化が生じないような特
性を有する空サイクルを挿入する。
ビットパターンと出力ビットパターンの一義的な対応関
係を保証することのできる方法を提供すること。 【構成】２またはそれ以上の所定の数の検査サイクルの
後に、入力信号においてもはや変化が生じないような特
性を有する空サイクルを挿入する。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル論理回路に所
定の時間間隔でサイクリックに発生する出力信号を供給
し、全てのサイクルで、その入力に対する予測値を論理
回路の出力側で検出する、デジタル論理回路の動的な検
査方法に関する。
定の時間間隔でサイクリックに発生する出力信号を供給
し、全てのサイクルで、その入力に対する予測値を論理
回路の出力側で検出する、デジタル論理回路の動的な検
査方法に関する。
【０００２】
【従来の技術】“論理回路の動的な検査”という概念と
は２つの事柄を表わすものと理解されるべきである。す
なわち一つは、デジタル論理回路の開発段階で、論理シ
ミュレータを用いて回路の特性を検査し、さらにリアル
タイムの条件下で、目標特性と一致しているかどうかを
検査するということであり、もう一つは、（例えば集積
回路の）製造時に、各製品（パターン）を、その特性
が、誤りのない回路と一致しているかどうかを検査する
ことによって自動検査装置により検査することである。
ということである。ここでもリアルタイムで検査を行う
ことが望ましい。
は２つの事柄を表わすものと理解されるべきである。す
なわち一つは、デジタル論理回路の開発段階で、論理シ
ミュレータを用いて回路の特性を検査し、さらにリアル
タイムの条件下で、目標特性と一致しているかどうかを
検査するということであり、もう一つは、（例えば集積
回路の）製造時に、各製品（パターン）を、その特性
が、誤りのない回路と一致しているかどうかを検査する
ことによって自動検査装置により検査することである。
ということである。ここでもリアルタイムで検査を行う
ことが望ましい。
【０００３】上記２つの場合では、ビットパターンが回
路へ印加され、出力の応答が監視される。
路へ印加され、出力の応答が監視される。
【０００４】ビットパターンの印加は、設定された時間
的順序でステップごとに行われる。この時間的順序は回
路の動作周波数に相応しなければならない。
的順序でステップごとに行われる。この時間的順序は回
路の動作周波数に相応しなければならない。
【０００５】回路の検査は、次のようにして行われる。
すなわち各検査ステップごとに設定されたストローブ時
点で、出力側において測定された状態が、予測される目
標値と比較されることによって行われる。
すなわち各検査ステップごとに設定されたストローブ時
点で、出力側において測定された状態が、予測される目
標値と比較されることによって行われる。
【０００６】この検査ステップが非常に短い場合には、
（これは動作周波数が高い場合に相応する）次のような
問題が生じる。すなわち入力変化に対する出力の応答
が、もはや検査ステップ内において生じるのではなく遅
れて生じてしまうという問題である。このため入力ビッ
トパターンの出力ビットパターンの一義的な対応関係
が、もはや得られなくなる。
（これは動作周波数が高い場合に相応する）次のような
問題が生じる。すなわち入力変化に対する出力の応答
が、もはや検査ステップ内において生じるのではなく遅
れて生じてしまうという問題である。このため入力ビッ
トパターンの出力ビットパターンの一義的な対応関係
が、もはや得られなくなる。
【０００７】製造時においては、さらに付加的に次のよ
うな問題が生じる。すなわち出力信号を被検査体から自
動検査装置の受信部へ伝送し、さらにそこで処理しなけ
ればならないという問題である。そのため既に述べたよ
うに、入力ビットパターンの出力ビットパターンに対す
る一義的な対応付けがさらに困難になる。その際現在の
技術では、ＧＨｚ−領域までの入力信号を論理回路に供
給できるようなパターン生成装置が使用され得ることを
考慮するべきである。しかし受信側では約１００ＭＨｚ
までの信号の処理でも、極めて大きな困難性がある。
うな問題が生じる。すなわち出力信号を被検査体から自
動検査装置の受信部へ伝送し、さらにそこで処理しなけ
ればならないという問題である。そのため既に述べたよ
うに、入力ビットパターンの出力ビットパターンに対す
る一義的な対応付けがさらに困難になる。その際現在の
技術では、ＧＨｚ−領域までの入力信号を論理回路に供
給できるようなパターン生成装置が使用され得ることを
考慮するべきである。しかし受信側では約１００ＭＨｚ
までの信号の処理でも、極めて大きな困難性がある。
【０００８】ストローブ時点をずらすことは、非常に問
題がある。なぜなら動作パラメータに依存して、遅延時
間が大きく変動（（ワーストケース／ベストケース）＞
６）したり、あるいは評価すべき出力相互間に不均等な
遅延が生じるからである。
題がある。なぜなら動作パラメータに依存して、遅延時
間が大きく変動（（ワーストケース／ベストケース）＞
６）したり、あるいは評価すべき出力相互間に不均等な
遅延が生じるからである。
【０００９】これまでに論理回路の開発において、当該
の問題は次のようにして解決されていた。すなわち回路
開発者が、論理シミュレータによる出力をパルス線図と
して観察し、さらに視覚的に予測値と比較することによ
って解決されていた。
の問題は次のようにして解決されていた。すなわち回路
開発者が、論理シミュレータによる出力をパルス線図と
して観察し、さらに視覚的に予測値と比較することによ
って解決されていた。
【００１０】前述したように、入力と出力との間に大幅
な時間的遅延が生じるという問題が発生した場合は、開
発者がこの遅延を観念的に補正するか、あるいは開発者
が出力信号中のパルスの正しい順序に注意力を向けるし
かなかった。
な時間的遅延が生じるという問題が発生した場合は、開
発者がこの遅延を観念的に補正するか、あるいは開発者
が出力信号中のパルスの正しい順序に注意力を向けるし
かなかった。
【００１１】論理回路の開発中はこの様な検査を何度も
行われねばならなかったので、綿密な機能検査を一回だ
け行なった後で、検出した結果を計算機の中に記憶し、
さらに計算機によって引き続く検査を自動的に行うこと
ができるようにする手段が望まれていた。
行われねばならなかったので、綿密な機能検査を一回だ
け行なった後で、検出した結果を計算機の中に記憶し、
さらに計算機によって引き続く検査を自動的に行うこと
ができるようにする手段が望まれていた。
【００１２】
【発明が解決しようとする課題】本発明の課題は、デジ
タル論理回路の開発と製造の際に、入力ビットパターン
と出力ビットパターンの一義的な対応関係を保証するこ
とのできる方法を提供することである。
タル論理回路の開発と製造の際に、入力ビットパターン
と出力ビットパターンの一義的な対応関係を保証するこ
とのできる方法を提供することである。
【００１３】
【課題を解決するための手段】本発明によれば上記課題
は、２またはそれ以上の所定の数の検査サイクルの後
に、入力信号においてもはや変化が生じないような特性
を有する空（非作用）サイクルを挿入するようにして解
決される。
は、２またはそれ以上の所定の数の検査サイクルの後
に、入力信号においてもはや変化が生じないような特性
を有する空（非作用）サイクルを挿入するようにして解
決される。
【００１４】本発明の有利な実施例は請求項２に特定さ
れる。
れる。
【００１５】
【実施例】次に本発明の実施例を図面に基づき詳細に説
明する。
明する。
【００１６】図１には、オリジナルビットパターンが示
されている。従ってデジタル論理回路を検査するため
に、所定の時間間隔でサイクリックに発生するデジタル
信号が供給される。所定の間隔は、図１の全ての行に対
して、つまりこの図の例では、９サイクルに対する行で
示されている。図１には、開発すべき論理回路又は検査
すべき論理回路の大体の回路特性が示されている。１番
目の行には、ＲＺが示されている。このＲＺは、周知に
は「ｒｅｔｕｒｎ ｔｏ ｚｅｒｏ」を表わす。２番目
の行には、ＲＴＯが示されている。このＲＴＯは、周知
には「ｒｅｔｕｒｎ ｔｏ ｏｎｅ」を意味する。３番
目の行には、ＮＲＺが示されている。このＮＲＺは、専
門用語で「ｎｏｔ ｒｅｔｕｒｎ ｔｏ ｚｅｒｏ」を
表わす。最後に４番目の行には、「出力」を意味する特
性ＯＵＴが示されている。論理回路は、公知のように４
つの出力を有している。
されている。従ってデジタル論理回路を検査するため
に、所定の時間間隔でサイクリックに発生するデジタル
信号が供給される。所定の間隔は、図１の全ての行に対
して、つまりこの図の例では、９サイクルに対する行で
示されている。図１には、開発すべき論理回路又は検査
すべき論理回路の大体の回路特性が示されている。１番
目の行には、ＲＺが示されている。このＲＺは、周知に
は「ｒｅｔｕｒｎ ｔｏ ｚｅｒｏ」を表わす。２番目
の行には、ＲＴＯが示されている。このＲＴＯは、周知
には「ｒｅｔｕｒｎ ｔｏ ｏｎｅ」を意味する。３番
目の行には、ＮＲＺが示されている。このＮＲＺは、専
門用語で「ｎｏｔ ｒｅｔｕｒｎ ｔｏ ｚｅｒｏ」を
表わす。最後に４番目の行には、「出力」を意味する特
性ＯＵＴが示されている。論理回路は、公知のように４
つの出力を有している。
【００１７】引き続く後の図にも、同じ作用をするもの
に対して同じ参照記号が用いられている。図２では空サ
イクルＬが正しい位置に挿入されていることがわかる。
既に述べたように、図２では空サイクルＬを挿入するこ
とによって“拡張された”ビットパターンが生じてい
る。この場合この例に対してはｎ＝４が選択されてい
る。ここでｎは関連するサイクルの数である。
に対して同じ参照記号が用いられている。図２では空サ
イクルＬが正しい位置に挿入されていることがわかる。
既に述べたように、図２では空サイクルＬを挿入するこ
とによって“拡張された”ビットパターンが生じてい
る。この場合この例に対してはｎ＝４が選択されてい
る。ここでｎは関連するサイクルの数である。
【００１８】図３には、パスの数が示されている。ここ
ではＲＺ−信号に対する例のみが、行１，２，３，４に
示されている。４回の、つまりテストパターンのｎ回の
実行によって１回のストローブ、すなわち評価が各サイ
クルの後で可能となる。
ではＲＺ−信号に対する例のみが、行１，２，３，４に
示されている。４回の、つまりテストパターンのｎ回の
実行によって１回のストローブ、すなわち評価が各サイ
クルの後で可能となる。
【００１９】図１の例では、出力（ＯＵＴ）が、約３サ
イクル経過した後で初めて入力の変化に対して応答して
いる。
イクル経過した後で初めて入力の変化に対して応答して
いる。
【００２０】入力ビットパターンへ空サイクルＬを挿入
することによって、回路は応答（立上り振動）するため
の十分な時間を与えられる。これらの空サイクルＬの終
了時においてだけ出力は評価される。その後ビットパタ
ーンは再び通常の反復レートで、設定されたサイクルの
数実行される（図１および図２参照）。空サイクルＬに
おいてはＲＺ−信号はゼロにセットされ、ＲＴＯ−信号
は１にセットされる。さらにＮＲＺ−信号では、最後の
“真の”サイクルの状態が引き継がれる。このようにシ
ミュレーションが行なわれた後で、最後に挿入された空
サイクル（上に向いた矢印）を除き全ての出力がＸにセ
ットされる（マスキング）。
することによって、回路は応答（立上り振動）するため
の十分な時間を与えられる。これらの空サイクルＬの終
了時においてだけ出力は評価される。その後ビットパタ
ーンは再び通常の反復レートで、設定されたサイクルの
数実行される（図１および図２参照）。空サイクルＬに
おいてはＲＺ−信号はゼロにセットされ、ＲＴＯ−信号
は１にセットされる。さらにＮＲＺ−信号では、最後の
“真の”サイクルの状態が引き継がれる。このようにシ
ミュレーションが行なわれた後で、最後に挿入された空
サイクル（上に向いた矢印）を除き全ての出力がＸにセ
ットされる（マスキング）。
【００２１】Ｘにセットされた出力は評価されない。
【００２２】図示された実施例では、各４サイクルおき
に出力の評価が行われるだけであるので、ビットパター
ン全体の後続の３つのパスにおいて、残りのサイクルの
中においても出力がストローブされるようにしなければ
ならない（図３参照）。回路の全ての経路を時間−クリ
ティカルにシミュレーションするために、どれくらいの
検査サイクルをリアルタイムで順次連続させて実行させ
なければならないかは、その構造に依存する。クロック
周波数が１つだけしか使用されていない場合は、検査に
は２つのサイクルで十分である。
に出力の評価が行われるだけであるので、ビットパター
ン全体の後続の３つのパスにおいて、残りのサイクルの
中においても出力がストローブされるようにしなければ
ならない（図３参照）。回路の全ての経路を時間−クリ
ティカルにシミュレーションするために、どれくらいの
検査サイクルをリアルタイムで順次連続させて実行させ
なければならないかは、その構造に依存する。クロック
周波数が１つだけしか使用されていない場合は、検査に
は２つのサイクルで十分である。
【００２３】４つの順次連続するサイクルを有する上記
の例では、回路中で行われるクロックの２分周及びそれ
によって動作する回路部分も同様にリアルタイムで検査
されるものである。なぜなら周波数が半分の場合、４つ
のクロックによって常に２つのクロックが生成され、こ
の２つのクロックも同様にリアルタイムの時間間隔を有
しているからである。
の例では、回路中で行われるクロックの２分周及びそれ
によって動作する回路部分も同様にリアルタイムで検査
されるものである。なぜなら周波数が半分の場合、４つ
のクロックによって常に２つのクロックが生成され、こ
の２つのクロックも同様にリアルタイムの時間間隔を有
しているからである。
【００２４】より高い分周の場合は、相応に多くの入力
クロックがリアルタイムで印加されなければならない。
クロックがリアルタイムで印加されなければならない。
【００２５】しかしながら分周比が非常に高い場合は、
同期回路を取扱う限り、時間的問題は生じないであろ
う。
同期回路を取扱う限り、時間的問題は生じないであろ
う。
【００２６】相互関連するサイクルの数ｎと共にバスに
必要なビットパターン全体のパスの数が増大し、それに
伴うシミュレーションの際の時間が増えてゆく。
必要なビットパターン全体のパスの数が増大し、それに
伴うシミュレーションの際の時間が増えてゆく。
【００２７】拡張ビットパターンの実行と出力のマスキ
ングに対して以下のことがあてはまる。
ングに対して以下のことがあてはまる。
【００２８】すなわちサイクルの数ｚが次のような規則
に基づいて定められるなら、ビットパターンの処理は特
に簡単となる。すなわちｚ＝（ｎ×ｍ）＋１ 又は、ｚ
＝素数である。ここにおいてｚはオリジナルビットパタ
ーンのサイクル数、ｎは関連するサイクルの数 、ｍは
全体の数である。
に基づいて定められるなら、ビットパターンの処理は特
に簡単となる。すなわちｚ＝（ｎ×ｍ）＋１ 又は、ｚ
＝素数である。ここにおいてｚはオリジナルビットパタ
ーンのサイクル数、ｎは関連するサイクルの数 、ｍは
全体の数である。
【００２９】オリジナルビットパターンはｎ回関連付け
られるだけである。
られるだけである。
【００３０】オリジナルパターンのサイクル数ｚに対す
る規則を守ることによって、次のことが達成される。す
なわちビットパターン全体に亘って空サイクルを所望の
数だけ規則的に挿入することによって、ストローブすべ
きサイクルが、ｎ個のセクションのそれぞれに、異なっ
た位置に来ることが達成される。これは適合する計算プ
ログラムによって合理的に行われる。
る規則を守ることによって、次のことが達成される。す
なわちビットパターン全体に亘って空サイクルを所望の
数だけ規則的に挿入することによって、ストローブすべ
きサイクルが、ｎ個のセクションのそれぞれに、異なっ
た位置に来ることが達成される。これは適合する計算プ
ログラムによって合理的に行われる。
【００３１】シミュレーションが行われた後には、再び
プログラムによって結果が処理され、全てのサイクルに
おいて、出力が、挿入された空サイクル群の最後を除い
てマスキングされる。空サイクルは固定の配列に、ビッ
トパターン全体に亘って分配されるのでこのマスキング
も非常に簡単に行うことができる。
プログラムによって結果が処理され、全てのサイクルに
おいて、出力が、挿入された空サイクル群の最後を除い
てマスキングされる。空サイクルは固定の配列に、ビッ
トパターン全体に亘って分配されるのでこのマスキング
も非常に簡単に行うことができる。
【００３２】この方法は、回路のシミュレーションに対
しても、製造プロセス中の検査に対しても用いることが
できるものである。
しても、製造プロセス中の検査に対しても用いることが
できるものである。
【００３３】
【発明の効果】本発明によれば、すなわち全体のビット
パターンを越えて空サイクルを所望の数だけ規則正しく
挿入することによって、ストローブすべきサイクルがｎ
個の区切りのそれぞれに、別の位置で来ることが達成さ
れる。これは適合する計算プログラムによって合理的に
行われる。
パターンを越えて空サイクルを所望の数だけ規則正しく
挿入することによって、ストローブすべきサイクルがｎ
個の区切りのそれぞれに、別の位置で来ることが達成さ
れる。これは適合する計算プログラムによって合理的に
行われる。
【００３４】シミュレーションが行われた後には、再び
プログラムによって結果が処理され、全てのサイクルに
おいて、出力が、挿入された空サイクル群の最後を除い
てマスキングされる。空サイクルは固定のラスタに、ビ
ットパターン全体に亘って分配されるのでこのマスキン
グも非常に簡単に行うことができる。
プログラムによって結果が処理され、全てのサイクルに
おいて、出力が、挿入された空サイクル群の最後を除い
てマスキングされる。空サイクルは固定のラスタに、ビ
ットパターン全体に亘って分配されるのでこのマスキン
グも非常に簡単に行うことができる。
【００３５】この方法は、回路のシミュレーションに対
しても、製造プロセス中の検査に対しても用いることが
できるものである。本発明の方法によれば、デジタル論
理回路の開発と製造において、入力ビットパターンと出
力ビットパターンの一義的な配列が保証される。
しても、製造プロセス中の検査に対しても用いることが
できるものである。本発明の方法によれば、デジタル論
理回路の開発と製造において、入力ビットパターンと出
力ビットパターンの一義的な配列が保証される。
【図１】オリジナルビットパターンを表わした図であ
る。
る。
【図２】空サイクルを挿入されたことによって拡張され
た、ｎが４つの検査サイクルであるビットパターンを示
した図である。
た、ｎが４つの検査サイクルであるビットパターンを示
した図である。
【図３】４回又はｎ回の検査パターンの実行によって各
サイクルの後で、ストローブと評価が可能となってい
る、ＲＺ信号のみを示した図である。
サイクルの後で、ストローブと評価が可能となってい
る、ＲＺ信号のみを示した図である。
１〜９ サイクルの数 Ｚ オリジナルビットパターンの数 ｎ 関連するサイクルの数 ｍ 全体の数 ｚ 素数 ＲＺ 入力 ＲＴＯ 入力 ＮＲＺ 入力 ＯＵＴ 出力
Claims (2)
- 【請求項１】 デジタル論理回路に所定の時間間隔でサ
イクリック（１から９まで）に発生する出力信号を供給
し、全てのサイクルで（１から９まで）、その入力（Ｒ
Ｚ，ＲＴＯ，ＮＲＺ）に対する予測値（ｏｕｔ）を論理
回路の出力側で検出する、デジタル論理回路の動的な検
査方法において、 ２またはそれ以上の所定の数の検査サイクル(ｎ)の後
に、入力信号（ＲＺ，ＲＴＯ，ＮＲＺ）においてもはや
変化が生じないような特性を有する空(非作用)サイクル
(Ｌ)を挿入することを特徴とするデジタル論理回路の動
的な検査方法。 - 【請求項２】 拡張されていないオリジナルのビットパ
ターンのサイクルの数(ｚ)が、素数か、又は式、ｚ＝
(ｎ×ｍ)＋１(ｚはオリジナルビットパターンの検査サ
イクルの数であり、ｎは関連するサイクルの数であり、
ｍは全体の数である）を満たす数である請求項１記載の
デジタル論理回路の動的な検査方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4024736.8 | 1990-08-03 | ||
| DE4024736 | 1990-08-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05142303A true JPH05142303A (ja) | 1993-06-08 |
| JP2685666B2 JP2685666B2 (ja) | 1997-12-03 |
Family
ID=6411623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3193816A Expired - Lifetime JP2685666B2 (ja) | 1990-08-03 | 1991-08-02 | デジタル論理回路の動的な検査方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5550845A (ja) |
| EP (1) | EP0469381B1 (ja) |
| JP (1) | JP2685666B2 (ja) |
| AT (1) | ATE143739T1 (ja) |
| DE (1) | DE59108241D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3591657B2 (ja) * | 1993-10-13 | 2004-11-24 | 株式会社アドバンテスト | 半導体ｉｃ試験装置 |
| US5794062A (en) * | 1995-04-17 | 1998-08-11 | Ricoh Company Ltd. | System and method for dynamically reconfigurable computing using a processing unit having changeable internal hardware organization |
| US6783684B2 (en) * | 2001-09-20 | 2004-08-31 | Paul A. Teel, Jr. | Water softening apparatus and associated method for sensing depletion of salt in a brine tank |
| US7389212B2 (en) * | 2004-09-22 | 2008-06-17 | Ford Motor Company | System and method of interactive design of a product |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273171A (ja) * | 1985-09-27 | 1987-04-03 | Hitachi Ltd | 論理波形生成回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4791357A (en) * | 1987-02-27 | 1988-12-13 | Hyduke Stanley M | Electronic Circuit board testing system and method |
| EP0360999A3 (de) * | 1988-09-29 | 1991-09-11 | Siemens Aktiengesellschaft | Verfahren zur Erzeugung von Prüf-Bitmustern |
| US4942576A (en) * | 1988-10-24 | 1990-07-17 | Micron Technology, Inc. | Badbit counter for memory testing |
| JPH02118474A (ja) * | 1988-10-28 | 1990-05-02 | Fujitsu Ltd | 伝播遅延時間の試験装置 |
-
1991
- 1991-06-10 US US07/712,468 patent/US5550845A/en not_active Expired - Fee Related
- 1991-07-16 EP EP91111879A patent/EP0469381B1/de not_active Expired - Lifetime
- 1991-07-16 DE DE59108241T patent/DE59108241D1/de not_active Expired - Fee Related
- 1991-07-16 AT AT91111879T patent/ATE143739T1/de not_active IP Right Cessation
- 1991-08-02 JP JP3193816A patent/JP2685666B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273171A (ja) * | 1985-09-27 | 1987-04-03 | Hitachi Ltd | 論理波形生成回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5550845A (en) | 1996-08-27 |
| EP0469381A2 (de) | 1992-02-05 |
| JP2685666B2 (ja) | 1997-12-03 |
| DE59108241D1 (de) | 1996-11-07 |
| EP0469381B1 (de) | 1996-10-02 |
| ATE143739T1 (de) | 1996-10-15 |
| EP0469381A3 (en) | 1994-06-15 |
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| Date | Code | Title | Description |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970708 |