JPS61240173A - 検査入力自動生成システム - Google Patents
検査入力自動生成システムInfo
- Publication number
- JPS61240173A JPS61240173A JP60081252A JP8125285A JPS61240173A JP S61240173 A JPS61240173 A JP S61240173A JP 60081252 A JP60081252 A JP 60081252A JP 8125285 A JP8125285 A JP 8125285A JP S61240173 A JPS61240173 A JP S61240173A
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- JP
- Japan
- Prior art keywords
- testability
- test pattern
- pattern
- circuit connection
- connection data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野゛〕
この発明は乱数発生法、及びＤアルゴリズムを使用した
組み合せ回路のテストパターン自動生成方法及び装置に
関する。
組み合せ回路のテストパターン自動生成方法及び装置に
関する。
現在、組み合せ回路のテストパターン自動生成の実用化
システムでは複数のアルゴリズムを組合せて総合的性能
向上を計っている場合が多い。まず乱数発生法を使い、
検出可能な故障の摘出が飽和したらＤアルゴリズムが使
われるという方法が一般的である。ｇ２図は従来の組み
合せ回路のテストパターン自動生成方法である。まず、
乱数パターン生成装置１１を使って回路接続データ１０
の乱数パターンを生成する。次に故障シミ，レータ−１
２を使って故障検出率を求め、未検出の故障が存在すれ
ば再び乱数パターン生成装１ｆｆｉｌｌで乱数パターン
を生成し、検出率が下がるまで繰り返す。検出率が下が
ればＤアルゴリズムによる検査入力自動生成を行う。こ
こで、内部論理値を伝搬させる経路を自由に選択できる
ノードでは可観測性の良い経路を選択する。この可観測
性はテスタビリティ解析装置１４を使って回路接続デー
タ１０から求めたテスタビリティによるものである。
システムでは複数のアルゴリズムを組合せて総合的性能
向上を計っている場合が多い。まず乱数発生法を使い、
検出可能な故障の摘出が飽和したらＤアルゴリズムが使
われるという方法が一般的である。ｇ２図は従来の組み
合せ回路のテストパターン自動生成方法である。まず、
乱数パターン生成装置１１を使って回路接続データ１０
の乱数パターンを生成する。次に故障シミ，レータ−１
２を使って故障検出率を求め、未検出の故障が存在すれ
ば再び乱数パターン生成装１ｆｆｉｌｌで乱数パターン
を生成し、検出率が下がるまで繰り返す。検出率が下が
ればＤアルゴリズムによる検査入力自動生成を行う。こ
こで、内部論理値を伝搬させる経路を自由に選択できる
ノードでは可観測性の良い経路を選択する。この可観測
性はテスタビリティ解析装置１４を使って回路接続デー
タ１０から求めたテスタビリティによるものである。
可観測性の良い経路を選択すると、任意に経路を選択し
た時と比較して内部論理値がより速く外部出力まで伝播
する。故障シミ典レータ−１７で故障検出率を求め、全
故障検出したと判定されるか又はアルゴリズムによる検
査入力自動生成が全故障について試みたと判定されれば
検査入力自動生成は終了する。
た時と比較して内部論理値がより速く外部出力まで伝播
する。故障シミ典レータ−１７で故障検出率を求め、全
故障検出したと判定されるか又はアルゴリズムによる検
査入力自動生成が全故障について試みたと判定されれば
検査入力自動生成は終了する。
しかし、このような従来の方法では、回路接続データの
みによってテスタビリティの計算をしているためテスタ
ビリティの精度が悪く、十分な効果が得られていない。
みによってテスタビリティの計算をしているためテスタ
ビリティの精度が悪く、十分な効果が得られていない。
すなわち最適な伝搬経路が選択されないために処理時間
が多くなり、検出率も十分に上がらないのである。した
がって、有効なパターンを人手で追加しているのが現状
である。
が多くなり、検出率も十分に上がらないのである。した
がって、有効なパターンを人手で追加しているのが現状
である。
この発明は、上述した従来方法の欠点を改良したもので
、テスタビリティの精度を上げ、最適な伝搬経路が選択
できるＤアルゴリズム及び乱数法による検査入力自動生
成システムを提供することにある。
、テスタビリティの精度を上げ、最適な伝搬経路が選択
できるＤアルゴリズム及び乱数法による検査入力自動生
成システムを提供することにある。
本発明では生成されたテストパターンをテスタビリティ
解析装置にフィードバックし、テストパターンと回路接
続データの２つを利用してより精度の高いテスタビリテ
ィを求める。求めたテスタビリティを、Ｄアルゴリズム
における最適な伝搬経路の選択に使い、より質の良いテ
ストパターンを生成し、これを繰シ返す。
解析装置にフィードバックし、テストパターンと回路接
続データの２つを利用してより精度の高いテスタビリテ
ィを求める。求めたテスタビリティを、Ｄアルゴリズム
における最適な伝搬経路の選択に使い、より質の良いテ
ストパターンを生成し、これを繰シ返す。
本発明によれば、よシ精度の高いテスタビリティを求め
ることができ、Ｄアルゴリズムにおいて最適な伝搬経路
が選択される。したがって、処理時間を減少させ、検出
率を上げることができる。
ることができ、Ｄアルゴリズムにおいて最適な伝搬経路
が選択される。したがって、処理時間を減少させ、検出
率を上げることができる。
第１図は本発明の実施例である。まず、乱数パターン生
成装置２を使用して回路接続データ１のテストパターン
を生成する。生成されたテストパターンで故障シミーレ
ータ−３にょシ故障検出率を求め、求めた故障検出率が
低下するまで乱数パターン生成装置２を使ってテストパ
ターンを生成する。故障検出率が低下すればＤアルゴリ
ズムにより検査入力自動生成へ移行するが、まず上記の
方法で求めた乱数パターン４と回路接続データ１を使っ
て、テスタビリティ解析装置５でテスタビリティ６を求
める。次に、アルゴリズムによる検査入力自動生成装置
７でテストパターンを発生させる。ここで内部論理値を
伝搬させる経路を自由に選択できるノードでは、可観測
性の良い経路を選択する。この可観測性は上記で求めた
テスタビリティ６によるものである。そして、求めたテ
ストパターンの故障検出率を故障シミュレータ−８によ
って求め、全故障検出したと判定されるか、又はＤアル
ゴリズムによる検査入力自動生成が全故障について試み
たと判定されれば検査入力自動生成は終了するが、上記
のように判定されなければ求めたテストパターン９と回
路接続データ１によシテスタビリティ解析装置５からよ
り精度の高いテスタビリティ６を求める。このテスタビ
リティ６を使って以下同様にテスト発生を繰シ返す。
成装置２を使用して回路接続データ１のテストパターン
を生成する。生成されたテストパターンで故障シミーレ
ータ−３にょシ故障検出率を求め、求めた故障検出率が
低下するまで乱数パターン生成装置２を使ってテストパ
ターンを生成する。故障検出率が低下すればＤアルゴリ
ズムにより検査入力自動生成へ移行するが、まず上記の
方法で求めた乱数パターン４と回路接続データ１を使っ
て、テスタビリティ解析装置５でテスタビリティ６を求
める。次に、アルゴリズムによる検査入力自動生成装置
７でテストパターンを発生させる。ここで内部論理値を
伝搬させる経路を自由に選択できるノードでは、可観測
性の良い経路を選択する。この可観測性は上記で求めた
テスタビリティ６によるものである。そして、求めたテ
ストパターンの故障検出率を故障シミュレータ−８によ
って求め、全故障検出したと判定されるか、又はＤアル
ゴリズムによる検査入力自動生成が全故障について試み
たと判定されれば検査入力自動生成は終了するが、上記
のように判定されなければ求めたテストパターン９と回
路接続データ１によシテスタビリティ解析装置５からよ
り精度の高いテスタビリティ６を求める。このテスタビ
リティ６を使って以下同様にテスト発生を繰シ返す。
ここで検査入力自動生成装置でテストパターンを求め、
求めたテストパターン９と回路接続データ１を使ってテ
スタビリティ６を求めるというフィードバックは原則と
して１ステツプごと行われるが、処理時間を短縮するた
めに数ステップから数１０ステップに１回フィードバッ
クしてもよい。
求めたテストパターン９と回路接続データ１を使ってテ
スタビリティ６を求めるというフィードバックは原則と
して１ステツプごと行われるが、処理時間を短縮するた
めに数ステップから数１０ステップに１回フィードバッ
クしてもよい。
このように発生させたテストパターンをテスタビリティ
へフィードバックすることによシ、より精度の高いテス
タビリティを求めることができ、求めたテスタビリティ
を使ったＤアルゴリズムによる検査入力自動生成では、
故障検出率のよシ高いテストパターンが処理時間の短縮
という効果を伴いながら得ることができる。
へフィードバックすることによシ、より精度の高いテス
タビリティを求めることができ、求めたテスタビリティ
を使ったＤアルゴリズムによる検査入力自動生成では、
故障検出率のよシ高いテストパターンが処理時間の短縮
という効果を伴いながら得ることができる。
第１図は本発明の特徴を最もよく表わす実施例の図、第
２図は従来例の図である。 図において、 １・・・組み合せ回路接続データ、２・・・乱数パター
ン生成装置、３・・・故障シミュレータ−１４・・・乱
数パターン、５・・・テスタビリティ解析装置、６・・
・テスタビリティ、７・・・Ｄアルゴリズムによる検査
入力自動生成装置、８・・・故障シミーレータ−１９・
・・テストパターン。 代理人弁理士 則 近 憲 佑 （ほか１名）第 １
図
２図は従来例の図である。 図において、 １・・・組み合せ回路接続データ、２・・・乱数パター
ン生成装置、３・・・故障シミュレータ−１４・・・乱
数パターン、５・・・テスタビリティ解析装置、６・・
・テスタビリティ、７・・・Ｄアルゴリズムによる検査
入力自動生成装置、８・・・故障シミーレータ−１９・
・・テストパターン。 代理人弁理士 則 近 憲 佑 （ほか１名）第 １
図
Claims (3)
- （１）回路接続データを入力し、テストパターンを出力
する機能を有し、乱数パターン生成装置と故障シミュレ
ータとテスタビリテイ解析装置と検査入力生成装置とか
ら構成された検査入力自動生成システム。 - （２）テスタビリテイ解析装置は、回路接続データと試
行的テストパターンを入力し、テスタビリテイ値を出力
することを特徴とする。前記特許請求の範囲第１項記載
の検査入力自動生成システム。 - （３）検査入力生成装置はＤアルゴリズムにしたがって
動作し、回路接続データとテスタビリテイ値を入力し、
テストパターンを出力することを特徴とする前記特許請
求の範囲第１項記載の検査入力自動生成システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60081252A JPS61240173A (ja) | 1985-04-18 | 1985-04-18 | 検査入力自動生成システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60081252A JPS61240173A (ja) | 1985-04-18 | 1985-04-18 | 検査入力自動生成システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61240173A true JPS61240173A (ja) | 1986-10-25 |
Family
ID=13741195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60081252A Pending JPS61240173A (ja) | 1985-04-18 | 1985-04-18 | 検査入力自動生成システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61240173A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6334199B1 (en) | 1998-01-28 | 2001-12-25 | Nec Corporation | Method of generating test patterns for a logic circuit, a system performing the method, and a computer readable medium instructing the system to perform the method |
| US7178078B2 (en) | 2000-12-07 | 2007-02-13 | Fujitsu Limited | Testing apparatus and testing method for an integrated circuit, and integrated circuit |
-
1985
- 1985-04-18 JP JP60081252A patent/JPS61240173A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6334199B1 (en) | 1998-01-28 | 2001-12-25 | Nec Corporation | Method of generating test patterns for a logic circuit, a system performing the method, and a computer readable medium instructing the system to perform the method |
| US7178078B2 (en) | 2000-12-07 | 2007-02-13 | Fujitsu Limited | Testing apparatus and testing method for an integrated circuit, and integrated circuit |
| US7734973B2 (en) | 2000-12-07 | 2010-06-08 | Fujitsu Microelectronics Limited | Testing apparatus and testing method for an integrated circuit, and integrated circuit |
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