JPS62159246A - 故障シミユレ−シヨン方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はスキャン機能を有する論理回路の故障シミュレ
ーション方式に関する。

〔発明の背景〕

近年、半導体技術の急速な進歩とともに、論理回路の大
規模化、高集積化が著しく、これに伴い論理回路の故障
診断はますます困難なものとなってきた。これに対処す
る一つの方策が診断容易化設計手法であり、その代表的
手法としてスキャン方式があげられる。スキャン方式で
は論理回路中のすべてのラッチに対して、スキャン・パ
スを付加し、スキャン・イン（書き込み）とスキャン・
アウト（読み出し）を容易に可能ならしめる。これによ
り、大規模な順序回路をラッチで囲まれた小規模な組合
せ回路に分割して診断できるため、診断データの作成が
極めて簡単となり、短時間で診断データの作成が可能と
なる。しかしながら、その反面、毎テストごとにスキャ
ン・イン動作とスキャン・アウト動作が必要であり、こ
のためテスト・データ量とテスト時間の増大が問題化し
てきた。

この解決策として最近では、乱数発生器と符号解析器を
回路中に内蔵したセルフ・テスト方式が注目を集めてい
る６水力式では回路の動作速度でスキャン・イン、スキ
ャン・アウトが可能であるため、テスト時間が短くてす
む。また、入力テスト・パタンは乱数発生器で生成する
ため、外部から与える必要はなく、出力応答は符号解析
器で圧縮するため最終結果のみ必要であり、テスト・デ
ータ量の大巾削減が可能となる。但し、問題点は入力テ
スト・バタンとして乱数パタンを用いるため、所定の検
出率を確保するためには大量の乱数パタンを印加する必
要があり、これらの乱数パタンに対する期待応答と故障
検出情報とを算出するための故障シミュレーション時間
が長大化してしまうことである。

そこで、高速な故障シミュレーション方式が望まれるが
、故障シミュレーション・アルゴリズムは限界に近づい
ており、単にラフ１−ウェアの改良だけでは大巾な高速
化が期待できないのが現状である。なお、ハードウェア
利用シミュレーション方式については、アイ・イー・イ
ー・イー・デザイン・アンド　テスト（ＩＥＥＥＤ　ａ
ｓｉｇｎ　＆　Ｔ　ｅｓｔ　）１９８４年８月号ｐ２１
〜３９に記載されている論文で現状技術のサーベイがな
されている。

〔発明の目的〕

本発明の目的は上述した事情に鑑み、＃Ｆ、列プコプロ
セッサ用した高速な故障シミュレーション方式により、
短時間で大量の入力テスト・データに対する期待応答と
故障検出情報を算定するための手段を提供することにあ
る。

〔発明の概要〕

すなわち、故障シミュレーションが対象とする正常回路
（故障を含まない回路）と故障回路（単一の故障を含む
回路）群では、回路中の構成要素のいくつかが同時に動
作しているものと考えることができる。そこで、複数の
プロセッサで並列にこれらの動作を処理できるならば、
プロセッサの能力に応じた高速化が可能となるばずであ
る。つまり、並列プロセッサを利用する場合には、ハー
ドウェア・リソースの性能をいかに最大限に引き出すか
が高速化の要諦であり、このためにはシミュレーション
対象回路の並列動作可能部分を抽出し、充分な並列度を
確保する技術が重要となる。

まず、始めに期待応答を求めるたるの正常回路のシミュ
レーション方式について説明する。セルフ・テスト方式
では安定した診断動作を保証するために、一般的にラッ
チはマスク・スレーブ構成をとり、同相転送の発生を回
避している。そこでマスク・ラッチとスレーブ・ラッチ
をそれぞれ仮出力端子と仮入力端子とみなして完全に分
離することが可能である。この点に着目して、回路全体
を再構成し、レベル・ソートを実施する。すなわち、外
部入力端子とスレーブ・ラッチ群をレベル１とし、以下
類に信号のゲート通過段数をもとにレベルづけする。外
部出力端子とマスタ・ラッチは分岐した信号の終点であ
るので、上記でレベルづけされた番号より大きい任意の
番号を４えることができるので、同一レベル内の構成要
素数にかたよりがある場合には平準化するために、レベ
ル番号をつけ直すことができる。このようにしてレベル
・ソートされたレベル１のすべての構成要素に対しては
外部端子あるいは動作により入力信号が設定される。以
下レベル２から順次、論理演算を施すことにより最終的
に外部出力端子とマスタ・ラッチの値を求めることがで
きる。このとき同一レベルに属する構成要素に対しては
、いずれを先に演算してもかまわないので、並列プロセ
ッサを利用して同時に短時間で演算が可能となる。

次に故障検出情報を算定するための故障回路のシミュレ
ーション方式について説明する。一般に故障の伝搬範囲
は回路全体のごく一部分であるので、上述したように故
障回路ごとに逐一回路全体を処理するのは非常に無駄が
多いので通常、故障の伝搬部分のみ処理する方式が用い
られている。

このため、１個の故障回路を単独で処理する場合には、
並列度は高々故障伝搬経路の分岐数程度であり、ハード
ウェア・リソースの有効活用ができない。そこで、同時
に多数の故障回路を処理する必要が生じる。このとき、
できるだけ少いメモリ量で、できるだけ高い並列度を確
保することが課題となる。このため、回路全体を次のよ
うな領域群に分割する。同一領域に含まれる故障同志は
各各の故障伝搬経路が重複する場合があるが、異なる領
域中に含まれる故障同志の故障伝搬経路はいかなる場合
にも重複しない、このような領域の分割はシミュレーシ
ョンに先立ち、回路をトレースすることにより可能であ
る。各領域中に含まれる故障数にかたよりがある場合に
は、領域同志を併合して、平準化することが可能である
。このようにして分割された各領域から各々１個づつ故
障を選択する。これらの選択された故障群に対して故障
伝搬処理を実施する。故障伝搬経路は決して重複しない
保証があるので、いずれの故障を先に処理してもかまわ
ない。そこで並列プロセッサを利用することにより、同
時に短時間で故障伝搬処理が可能となる。これを外部出
力端子あるいはマスタ・ラッチに到達するまで繰り返す
ことにより、故障検出情報が得られる。以上の処理を領
域中のすべての故障に対して繰り返すことにより、故障
シミュレーションが終了する。

以上、説明したように正常回路のシミュレーションにお
いては同一レベル中の構成要素の数が、また故障回路の
シミュレーションにおいては領域の数が同時に処理可能
な並列度となり、並列プロセッサを利用することにより
、大巾な高速化が可能となる。

〔発明の実施例〕

以下、本発明の実施例を図を用いて説明する。

本実施例では並列プロセッサを例題にとり、説明してい
るが、同時に実行可能な論理単位をベクトル列として主
記憶装置上に展開し、ベクトル処理装置を用いて高速化
することも同様に考えられる。

第１図は本発明が°対象とする論理回路の全体構成を示
している。１はＬＳＩやパッケージや装置等の回路全体
である。１１〜１３は外部入力端子、２１〜２３は外部
出力端子である。３１〜３２はＡＮＤやＯＲ等の基本ゲ
ートである。４１〜４２はラッチである。回路中のすべ
てのラッチはスキャン・イン、スキャン・アウトが可能
である。すなわち、スキャン・イン機ｆＩｖＪ５１を用
いて任意の論理値を信号線５２から５３〜５４へ供給し
ラッチに容易に設定することが可能である。また、スキ
ャン。アウト機構６１を用いて、ラッチの内容を信号線
６３〜６４から６２に取り出すことが容易に可能である
。すべてのラッチはマスク・スレーブ構成をとり、マス
ク・ラッチへの書き込みとスレーブ・ラッチへの書き込
みは異なるクロックにより制御される。ラッチを介さな
いゲートのみのループは回路中に存在しない。以下では
外部入力端子、外部出力端子、ゲート、ラッチを回路構
成要素と称する。

第２図は」二記回路に対するテストの手順の基本を示し
たものである。回路全体を一括してテストするか、分割
してテストするか、あるいは検査用回路（ＲＰＧ：乱数
発生器、ＳＡ：符号解析器）を内蔵させるか、外部テス
ターを用いるか等により検査手順は少し異なるが、基本
は各テスト・バタンごとにスキャン・イン、クロック・
アドバンス、スキャン・アウトを繰り返すことにある。

まず、１１０で対象となるラッチ群のマスク・ラッチと
スレーブ・ラッチに入力テスト・パタンをスキャン・イ
ンする。外部入力端子も用いる場合にはテスターから信
号を印加する６次に、１２０で全てのシステム・クロッ
クを駆動し、１１０で設定した入力バタンに対する応答
をマスタ・ラッチに取り込む。次に１３０で対象となる
ラッチ群のマスク・ラッチの内容をスレーブ・ラッチに
移し、スキャン・アウトする。応答をＳＡを用いて圧縮
しない場合にはスキャン・アラ１へした値および外部出
力端子の値を期待値と比較して故障の有無を判定してか
ら、次のテストへ移る。ＳＡを用いて応答を圧縮する場
合には全てのテストに対して１１０〜１３０を繰り返し
た後に、ＳＡで圧縮された符号を期待符号と比較して故
障の有無を判定する。

以上のテスト実行に先立ち、あらかじめ入力テスト・パ
タンに対する期待出力応答値と故障検出情報（どの故障
がどのラッチあるいは外部出力端子で検出されるか）と
を求めておく必要がある。

このためのツールが故障シミュレーションであり、その
処理手順を図３に示す。始めに、前処理としてラッチ分
断とレベル・ソート２００と領域分割３００を実施する
。これらはシミュレーション時に並列プロセッサの性能
を充分に引き出すために不可欠の処理である。次に与え
られた入力テスト・パタンに対して正常シミュレーショ
ン４００を実施する。ここでは故障を含まない正常な回
路を対象としており１期待応答を求めることができる。

さらに５００では故障を含む回路群を対象にシミュレー
ションを行い、故障検出情報を求める。

４００〜５００をすべての入力テスト・パタンに対して
繰り返す。以下、２００〜５００に対して。

詳細に説明する。

第４図はラッチの分断法を示したものである。

２０１はマスタ・スレーブ構成をなすラッチである。２
０２は前段の回路構成要素からの信号を受けとるシステ
ム・データ・ラインである。２０３はラッチの出力ライ
ンであり、後段の回路構成要素の接続される。このラッ
チはスキャン機能を有し、容易にスキャン・イン、スキ
ャン・アラ１〜可能であり、またマスク・ラッチとスレ
ーブ・ラッチは異なるクロックにより制御可能であるの
で、図に示したように仮入力端子２０５と波出力端子２
０４に分断して取り扱うことが可能である。このような
ラッチ分断をすべてのラッチに対して施すことにより１
回路構成要素は外部入力端子、仮入力端子、外部出力端
子、仮出力端子、ゲートとなり、ループも存在しない（
ゲートだけのループは始めから存在しない）の対象回路
は組合せ回路に変換されたことになる。その−例を以下
に示す。

第５図はラッチ分断前の全体回路を示している。

１４．１５は外部入力端子、２４．２５は外部出力端子
、３３〜３６はゲー１−１４３．４４はラッチである。

この回路にラッチ分断を施し、レベル・ソートした結果
を示したのが第６図である。外部入力端子、外部出力端
子、ゲートはそれぞれ第５図の構成要素と対応している
。ラッチ４３゜４４をそれぞれ分断して得られた仮入力
端子が２０７．２０９．波出力端子が２０６，２０８で
ある。次にレベル・ソートについて説明する。まず、外
部入力端子と仮入力端子をレベル１に位置づける。その
他の構成要素のレベル番号は以下の規則に従って付与さ
れる。着目要素のソース要素が有するレベル番号中の最
大値＋１をその要素のレベル番号中ン 子側から順次、出力側へ接続関係をトレースすることに
より容易に可能である。

レベル１の入力端子に与えられた論理値に対応して回路
中の他の構成要素の論理値が一意的に定まるが、これを
求めるに際してはレベル２から順次、論理演算すればよ
い。同一レベル中の構成要素に対しては、演算の順序は
何ら制約がないので、並列プロセッサを使用して同時に
演算が可能であり、これにより高速化がはかれる。第４
図〜第６図を用いて説明したラッチ分断とレベル・ソー
トにより、本来の横長（入出力端子数が少く、入出力端
子間の構成要素の段数が大きい）回路を縦長（入出力端
子数が多く、入出力端子間の構成要素の段数が小さい）
回路に再構成可能であり、同一レベル中の構成要素数が
飛躍的に増大するため、並列プロセッサ使用時の効果が
大きい、また、各レベル中の構成要素の数にかたよりが
ある場合には、以下のように平準化が可能である。第６
図中の２４．２５，２０８はシーンク素子を持たないの
で、最大レベルである５の位置まで移動が可能である。

そこで、この例では２４または２０８をレベル５の位置
に移すことにより、レベル２〜５の構成要素をすべてに
平準化できる。

次に第７図と第８図を用いて領域分割を説明する。両図
はラッチ分断、レベル・ソート後の回路例を示している
。１６〜１８は外部入力端子、２６〜２７は外部出力端
子、３７〜３９はゲート、３０２と３０４は仮入力端子
、３０１と３０；３は波出力端子である。領域を以下の
ように定義する６同−領域中の故障同志の故障伝搬経路
は重複する場合があるが、異なる領域中の故障同志の故
障伝搬経路は決して重複することはない。第７図の３１
０と３２０は上記条件を満す２つの領域である。このよ
うな領域はある入力端子から出力端子側へフォワード・
トレースし、到達した出力端子から逆に入力端子側へバ
ックワード・１〜レースし。

到達した入力端子が未トレースの端子である場合には同
様のことを繰り返し、到達する入力端子。

出力端子ともトレース済みとなったときに処理を終了さ
せることにより得られる。上記領域に含まれなかった入
力端子群について同様の処理を施すことにより１回路全
体を複数の領域に分割することができる。異なる領域に
属する故障同志は故障伝搬経路が重複しないという保証
があるので、同時に故障伝搬処理が可能であり、並列プ
ロセッサを用いて高速化をはかることが可能となる。こ
のとき、領域の数が並列処理底となり、領域の数が大き
い程、高速化倍率を高める可能化が大となる。

そこで、第７図のように分割では領域数が不充分な場合
には、第８図に示すような改善を施すことも可能である
。領域３３０〜３５０は３１０をさらに分割して１；）
られる。同様に領域３６０〜３８０は領＠　３２０を分
割して得られる。このような分割は分岐点に着目してな
される。分岐点３９１゜３９２は再収れんしない分岐点
である。このような分岐の下流のグー１一群を異なる領
域として分割できる。すなわち領域３４０，３５０，３
７０゜３８０中に含まれる故障の伝搬経路は重複しない
。

また、領域３３０と３６０の故障同志も重複しない、し
かし、３３０と３４０，３３０と３５０゜３６０と３７
０，３６０と３８０は重複の可能性がある。このような
場合には領域を３３０，３［ｉｏのグループと３４０，
３５０．３’７０，３８０のグループに分割し、グルー
プごとに処理すればよい。また、領域内の故障数にかた
よりがある場合には、領域を併合し、平準化することも
可能である。同一グループ内の各領域より１個づつ故障
を選択し、これらの故障に対して、並列プロセッサを用
いて同時に故障伝搬処理を施すことにより、高速な故障
シミュレーションが可能となる。

以上をまとめて、シミュレーションの処理手順として説
明する。第９図は与えられた１テスト・パタンに対する
正常シミュレーションの処理手順を示している。レベル
１の外部入力端子と仮入力端子には外部から入力テスト
・パタンか与えられるので、レベル２から最終レベルま
で順次、処理を繰り返す（ループ４３０）。このとき、
同一レベル中の全ての構成要素に対して論理演算４１０
を繰り返す（ループ４２０）。このループ４２０の処理
順序は何ら制約を受けないので、並列プロセッサを用い
て同時に処理可能である。上述した処理手順は入力テス
ト・パタンの信号変化率（前のテスト・パタンに対する
信号変化の割合）が比較的大きい場合（例：乱数パタン
では４０〜５０％となる）を想定している。もし、信号
変化率が小さい入力テスト・パタンを用いる場合には、
イベント・ドリブン法により、より効果的に処理可能で
ある。

第１０図は与えられた１テスト・パタンに対する故障シ
ミュレーションの処理手段を示している。

領域をグループ分けした場合には、全グループに対して
処理を繰り返す必要がある（ループ５７０）。同一グル
ープ中のそれぞれの領域から高々１個の故障を選択して
、それらに対して故障伝搬処理を行うわけであるが、こ
れは各領域中のすべての故障が選択されるまで繰り返す
必要がある（ループ５６０）。故障シミュレーションに
先立ち、必ず正常シミュレーションは実施されているの
で、そこで求まった正常回路の論理値を故障回路群の論
理値の初期値として、まず５０５で複写する。

次に、各領域から選ばれた故障に対し、その故障位置に
故障論理値をそう人する（５１０）。このとき、故障論
理値と正常回路の論理値が一致している場合には、その
故障は本テスト・パタンでは検出不能であるので、処理
対象以外として、別の故障を選択する。以下、故障点の
シンク側素子から順次、論理演算５２０、イベント登録
５４０をすべてのイベントが無くなるまで繰り返す（ル
ープ５５０）。ここでは故障回路の論理値が正常回路の
論理値と異なる場合に、イベントが発生したと称する。

すなわち、５５０のループでは故障の影響が伝搬する部
分のみをトレースすることになる。すべてのイベントが
消滅した時点で、外部出力端子または仮出力端子に到達
した故障がそのテス１〜・バタンで検出される故障であ
る。５５０のあるループで発生したイベントに対しては
処理順序に何ら制約はないので、並列プロセッサを用い
て、同時に高速に処理が可能である。

〔発明の効果〕

以上で本発明の処理方式について説明した。本発明によ
れば、正常回路および故障回路のシュミレーション時に
、処理順序に依存せず同時に処理可能となる部分を正確
にかつ、できるだけ多く抽出できるので、並列プロセッ
サを用いたときに、高速な処理が可能となる。

【図面の簡単な説明】

第１図は本発明で対象とする回路の全体構成、第２図は
テスト手順である。第３図は上記テストで必要となるテ
スト・データ作成のための故障シミュレーション全体の
流れを示している。第４〜第６図はラッチ分断とレベル
・ソー１−１第７図と第８図は領域分割を示している。 第９図と第１０図はそれぞれ１テスト・バタンに対する
正常シミュレーションと故障シミュレーションの処理手
順である。 １１〜１８・・・外部入力端子、２１〜２７・・・外部
出力端子、３１〜３９・・・基本ゲート、４１〜４４・
・・ラッチ、２００〜５００・・・故障シミュレーショ
ンの流れ、２０７，２０９・・・仮入方端子、２０６゜
２０８・・・仮出力端了１ 蒙盆貸９Ｗ餡 く片＜９盟占 第３　図 ￥Ｉ４−　（２） ２θ１ 第　５　日 ジベル１　　レベルＺ　　レヘＪしｊＩ／へ】しｔＩ−
Ｕ何２ン９ｒ　　　　　−−−＝−−一−−−−−−−
”’１：　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　ＩＬ　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　Ｊ第　３　区 Ｌ−−−−＋−＋＋　　　　　　　＋＋＋＋　　　　　
　ＪＬ−−Ｊ ″ｆＩｔｏ　　図

Claims (1)

【特許請求の範囲】
1. 論理回路中のラッチ群に検査データ系列をスキャン・イ
   ンし、該検査データ系列に対する応答系列を破壊するこ
   となく受理するラッチ群から該応答系列をスキャン・ア
   ウトする機能を有する論理回路に対して、該応答系列の
   期待値と故障検出情報を算定するために、スキャン・イ
   ンするラッチ群を仮入力端子、スキャン・アウトするラ
   ッチ群を仮出力端子とみなして回路を組合せ回路に再構
   成し、仮入力端子側からすべての回路構成要素をレベル
   分けし、期待値算定時には仮入力端子側のレベルから順
   に同一レベルに属するすべての回路構成要素に対して同
   時に論理演算することを特徴とし、また故障伝搬経路が
   いかなる検査データ系列に対しても、互いにぶつかりあ
   わない故障群を含んだ領域群に回路を分割し、各領域中
   から高々１ケの故障を抽出し、これらの抽出された故障
   群に対して同時に故障伝搬処理を施し、故障検出情報を
   算定することを特徴とする故障シミュレーション方式。