JP2009515161A - 集積回路のテスト方法及びテスト装置 - Google Patents
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Abstract
Description
「応答ビット」は、テストパターンまたはテストベクトルのようなテスト刺激に対するテスト応答(の一部)を含む。スキャンベースのテストでは、応答ビットは、スキャン捕捉サイクル中にスキャンフリップフロップにおいて捕捉され、次にシフト出力される。所定のCUTについての、(すべてのテストパターンの)すべての応答ビットを含む集合Rを定義する。
「観測ビット」は、故障の影響が観測される応答ビットである。集合O⊆Rは、あるCUTについての(すべてのテストパターンの)すべての観測ビットを含む。
「故障符号」は、故障fの影響が観測されるすべての観測ビットの集合Of⊆Oである。
「故障集合」は、すべてが同じ故障符号を有する故障の集合である。故障集合FSi={Fi, Oi}は、故障の集合Fi及び故障符号Oiから成り、∀f∈Fi:Of=Oiである。n個の故障集合及びすべての故障の集合Fを有するCUTについて、
∪1≦i≦nFi=F及び∪1≦i≦nOi=Oが成り立つ。
∀FSi={Fi, Oi},FSj={Fj, Oj},i≠j:Fi∩Fj=φ である。
∀FSi={Fi, Oi},FSj={Fj, Oj},i≠j:Oi≠Oj である。
なお、Oi≠Ojは次のことを暗に意味する:
(Oi∩Oj=φ)∨(Oi⊂Oj)∨(Oi⊃Oj)∨(Oi∩Oj⊂Oj) である。
次の例では、故障相殺及び故障エリアシングを例示する(図1参照)。IC100は、テスト中の回路部分(CUT)120を具え、回路部分120は長さ2のスキャンチェーンを4つ含む。SCL140は、4入力1出力の単純なXOR回路網を具えている。こうしたSCLはパリティツリーを実現する。テストパターン集合は3つのテストパターン160を含む。rijは、スキャンチェーンjの出力においてサイクルi中に観測される応答ビットであり、riは、SCLの出力においてサイクルi中に観測されるコンパクト化された応答ビットである。rijの集合は図1に160として示し、riの集合は180として示す。CUT及びSCLの次元は非限定的な例として選定したものに過ぎないことは明らかである。
FS1={F1, O1}、ここに F1={f1} かつ O1={r11, r13, r32, r33};
FS2={F2, O2}、ここに F2={f2, f3, f4} かつ O2={r12, r43, r64};
FS3={F3, O3}、ここに F3={f5, f6} かつ O3={r11, r41, r63};
FS4={F4, O4}、ここに F4={f7, f8, f9} かつ O4={r21, r52, r53};
FS5={F5, O5}、ここに F5={f10} かつ O5={r22, r63};
FS1 SCL={F2∪F3, {r1, r4, r6}}
FS2 SCL={F4, {r2}}
FS3 SCL={F5, {r2, r6}}
自動化されたテストパターン発生(ATPG:Automated Test Pattern Generation)ツール(図示せず)がすべての対象(ターゲット)故障の故障辞書を作成し、テストパターンを発生してこれらの故障を検出する。故障範囲は、故障シミュレーションによって容易に導出することができ、検出した故障が対象故障中に占める%割合を表現する。故障集合は、すべてのテストパターンの故障シミュレーションによって故障の欠落なしに導出することができる。このようにして、すべてのテストパターン中のすべての観測ビットが故障毎に識別される。ランダムにテスト可能な故障は通常、多くのテストパターンによって検出され、従って、こうした故障についての観測ビットの数は非常に大きくなり得る。従って、故障集合用の記憶容量の要求は、大規模な回路に対して過剰になり、簡単に数ギガバイトをとり得る。このデータ量を低減するための実際の方法は、「故障分離限界」を導入して、各故障集合中の観測ビットの最大数がこの限界を超えないようにすることである。今度は、故障シミュレーション中に、故障分離限界によって指定した観測ビットの数だけの故障が検出された後には故障が欠落し、従って、故障の符号中のビット数についての上限が提供される。この故障分離限界は過度に小さく選定すべきでない、というのは、このことは故障集合の数を減らし、従って診断分解能を低下させるからである。故障分離限界の実際値は200〜300の範囲内である。
Claims (7)
- 集積回路のテストモードにおいて、コンパクト化論理回路に結合された複数のディジタル出力を有する当該集積回路の故障の箇所を検出する方法であって、前記コンパクト化論理回路が、テスト応答を供給するための少なくとも1つの出力を具えている方法において、
a)前記集積回路のシミュレーションモデルを用意するステップと;
b)前記シミュレーションモデルに複数のテストパターンを与えるステップと;
c)シミュレーションによる、前記テストパターンに対する複数のテスト応答を受信するステップと;
d)前記複数のテスト応答中の、前記故障の符号を規定する複数のビットを特定するステップと;
e)前記集積回路に別な複数のテストパターンを供給するステップと;
f)前記別な複数のテストパターンに対する複数のテスト応答を受信するステップと;
g)前記別な複数のテスト応答中の前記符号の存在をチェックするステップと
を具えていることを特徴とする集積回路内の故障箇所検出方法。 - 前記複数のテストパターンと、前記別な複数のテストパターンとが同一であることを特徴とする請求項1に記載の方法。
- さらに、前記符号を規定するビットの数に上限を設定するステップを具えていることを特徴とする請求項1に記載の方法。
- さらに、前記別な複数のテストパターンの数が制限値を超えないように、当該テストパターンの数を制限することを特徴とする請求項3に記載の方法。
- さらに、前記故障の符号を規定する複数のビットを含んでいないテストパターンを前記複数のテストパターンから除去することによって、前記複数のテストパターンから前記別な複数のテストパターンを規定するステップを具えていることを特徴とする請求項1または3に記載の方法。
- 集積回路のテストモードにおいて、コンパクト化論理回路に結合された複数のディジタル出力を有する当該集積回路の故障の箇所を検出する装置であって、前記コンパクト化論理回路が、テスト応答を供給するための少なくとも1つの出力を具えている装置において、
前記集積回路に複数のテストパターンを供給する手段と;
前記複数のテストパターンに対する複数のテスト応答を前記コンパクト化論理回路から受信する手段と;
前記集積回路の故障の符号を記憶する手段であって、前記符号は、前記複数のテスト応答中の複数のビットによって規定される手段と;
前記テスト応答中の前記符号の存在をチェックする手段と
を具えていることを特徴とする集積回路のテスト装置。 - 前記集積回路に複数のテストパターンを与える手段が、当該テストパターンを圧縮形式で与えるように構成されていることを特徴とする請求項6に記載の装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP05110387 | 2005-11-04 | ||
PCT/IB2006/053889 WO2007069098A1 (en) | 2005-11-04 | 2006-10-23 | Integrated circuit test method and test apparatus |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009515161A true JP2009515161A (ja) | 2009-04-09 |
Family
ID=37944819
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008538462A Pending JP2009515161A (ja) | 2005-11-04 | 2006-10-23 | 集積回路のテスト方法及びテスト装置 |
Country Status (7)
Country | Link |
---|---|
US (1) | US8281197B2 (ja) |
EP (1) | EP1946132B1 (ja) |
JP (1) | JP2009515161A (ja) |
CN (1) | CN101300499B (ja) |
AT (1) | ATE464571T1 (ja) |
DE (1) | DE602006013681D1 (ja) |
WO (1) | WO2007069098A1 (ja) |
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- 2006-10-23 CN CN2006800408086A patent/CN101300499B/zh not_active Expired - Fee Related
- 2006-10-23 EP EP06821206A patent/EP1946132B1/en not_active Not-in-force
- 2006-10-23 AT AT06821206T patent/ATE464571T1/de not_active IP Right Cessation
- 2006-10-23 US US12/092,186 patent/US8281197B2/en active Active
- 2006-10-23 WO PCT/IB2006/053889 patent/WO2007069098A1/en active Application Filing
- 2006-10-23 DE DE602006013681T patent/DE602006013681D1/de active Active
- 2006-10-23 JP JP2008538462A patent/JP2009515161A/ja active Pending
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CN101300499A (zh) | 2008-11-05 |
WO2007069098A1 (en) | 2007-06-21 |
EP1946132A1 (en) | 2008-07-23 |
US8281197B2 (en) | 2012-10-02 |
DE602006013681D1 (de) | 2010-05-27 |
ATE464571T1 (de) | 2010-04-15 |
CN101300499B (zh) | 2011-05-18 |
US20090077439A1 (en) | 2009-03-19 |
EP1946132B1 (en) | 2010-04-14 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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