JPH04264276A - 組み込み自己試験回路及び制御方式 - Google Patents

組み込み自己試験回路及び制御方式

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JPH04264276A
JPH04264276A JP3045436A JP4543691A JPH04264276A JP H04264276 A JPH04264276 A JP H04264276A JP 3045436 A JP3045436 A JP 3045436A JP 4543691 A JP4543691 A JP 4543691A JP H04264276 A JPH04264276 A JP H04264276A
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JP
Japan
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circuit
test
self
output
fault
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JP3045436A
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English (en)
Inventor
Yasunori Samejima
鮫島 康則
Yoshihiro Kitamura
北村 美宏
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Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、試験・診断が容易な集
積回路とその制御方式に関するものである。
【0002】
【従来の技術】集積回路の組み込み自己試験の典型的な
構成を図6に示す。202は被試験回路及び自己試験回
路、203はこの回路202に含まれる出力圧縮回路、
204は自己試験回路制御部、205は期待値用メモリ
、206は比較回路である。自己試験回路制御部204
の信号線226は被試験回路及び自己試験回路202、
及び出力圧縮回路203を制御し、信号線228は比較
回路の比較タイミングを制御する。信号線222は自己
試験制御回路204を外部から制御するための制御信号
である。
【0003】自己試験の動作を以下に説明する。被試験
回路及び自己試験回路202に含まれる試験パターン発
生回路の生成する試験パターン、または外部からの試験
パターンを被試験回路に入力し、その出力を出力圧縮回
路203で圧縮する。全てのパターンを入力し終えた段
階で、信号線213による出力圧縮回路の出力と、信号
線212による期待値用メモリ205内の期待値とを比
較回路206において比較し、その結果、被試験回路が
故障しているか否かを示す信号が210から出力される
【0004】このような手法をとることで期待値用メモ
リ205の容量を小さくすることができ、組み込み自己
試験用の回路の面積増を抑制できるが、被試験回路の外
部出力、つまり出力圧縮回路203の入力において、一
連の試験パターン入力時に故障が検出されるにもかかわ
らず、出力圧縮回路203を通すことにより最終的に故
障の痕跡が消失してしまうことがある。これを故障の見
逃しという。
【0005】この故障の見逃しを少なくするための各種
手法が文献(1984年InternationalT
est Conferenceにおける論文「Can 
We Eliminate Fault Escape
 InSelfTesting by Polynom
ial Division(Signature An
alysis)?」D. K. Bhavsar)に示
されている。この中では試験パターンを分割し、複数の
シグネチャを観測することで、理論的には故障の見逃し
率を減少することができるとされている。例えばパター
ンを任意の位置で2分割し2つのシグネチャを観測する
ことで、故障の見逃し率は1/2になることが示されて
いる。
【0006】
【発明が解決しようとする課題】しかしながら、前記の
ような複数のシグネチャ観測による故障見逃しの減少手
法を実現するための回路は今だ知られておらず、また上
記の論文における故障の見逃し率の減少は、あくまでも
理論的な証明にとどまっており、実際には試験パターン
の分割の仕方、つまり複数のシグネチャを観測するタイ
ミングによって故障の見逃し率は変化し、必ずしも適当
な故障の見逃し率を得られるとは限らなった。これまで
はこのような故障の見逃しを最大限減少させるための具
体的な提案は無かった。
【0007】
【課題を解決するための手段】上記課題を解決するため
に、本発明では以下の手段を用いる。 (1)複数のシグネチャ観測を可能とする機構として以
下を用意する。 (イ)ある観測タイミングでシグネチャを観測する時に
、そのタイミングになったらフラグを立てるような機構
を用意する。 (ロ)出力圧縮回路の出力と比較される期待値用のメモ
リのアドレッシングを可能とするために(イ)のフラグ
が立った時に同期してアドレスを変更できるような機構
を用意する。 (ハ)(イ)のフラグが立った時あるいは自己試験の終
了を示す信号を受け取った場合に、出力圧縮回路の出力
と期待値との比較を行う比較回路を動作させるための信
号を発生する機構を用意する。 (ニ)(イ)のフラグが立ったら次のシグネチャを観測
するタイミングを設定できる機構を用意する。以上のよ
うな機構を持った複数シグネチャ制御部を組み込み自己
試験回路に付加する。
【0008】(2)複数シグネチャの観測を行う場合の
上記の観測タイミングに相当する観測サイクル長を決定
する手段として以下のような方法を用いる。 (イ)故障シミュレーションを、出力圧縮回路の機構を
扱えるような方式として、出力圧縮回路内に各故障の故
障信号が存在するか否かを判断できる手段を用意する。 (ロ)(イ)によって各故障の検出を示す故障信号がい
つからいつまで存在していたかを記した故障存在表を用
意する。 (ハ)許容されうる最大の観測数をlOとした時、全パ
ターン数のlO分の1をデフォルト観測サイクル長とす
る。 (ニ)(ロ)において故障iのj番目の故障信号の存在
するステップ数をlijとし、各故障におけるその最大
値をmax〔lij〕{j}(jに付いての最大を表し
ている)とした時、全故障におけるmax〔lij〕{
j}の中の最小値min(max〔lij〕{j}){
i}(jに付いての最大、iに付いての最小)が、(ハ
)におけるデフォルト観測サイクル長よりも大きいなら
ば、その値を観測サイクル長とする。 (ホ)min(max〔lij〕{j}){i}が前記
の(ニ)を満たさない場合は、前記(ロ)の故障存在表
を用いて故障の見逃し率がデフォルト観測サイクル長で
観測した場合と比べてより小さくなるような観測サイク
ル長を探す。以上のような方式で観測サイクル長を決定
する。
【0009】
【作用】以上のような手段を用いた場合の作用は以下の
通りである。
【0010】前記(1)の手段を用いることで、ある観
測タイミングで、出力圧縮回路の出力と期待値用メモリ
の値とを比較するための比較回路を動作させることがで
き、故障が存在するか否かを確かめることができる。ま
た、期待値用メモリのアドレッシングは、観測タイミン
グで変更されるので、複数の期待値の読み出しを容易に
行うことができる。さらに、観測タイミングを自己試験
制御部へ知らせることで、複数シグネチャ制御部自身の
制御が可能である。
【0011】以上示した複数シグネチャ観測の機構で必
要となる観測タイミングとしての観測サイクル長は、「
課題を解決するための手段」で述べた(2)の方法を用
いて決定する。ここで述べたように故障シミュレーショ
ンを行いながら(ロ)の方法によって必要な情報を得る
ので、観測サイクル長を求めるために要する処理時間増
加は小さい。
【0012】(ニ)における方法で求められた観測サイ
クル長は、故障の見逃し率0%を保証するものである。 しかし(ニ)の方法は故障の見逃し率を0%にするため
の十分条件ではあるが、必要十分条件ではないため、(
ニ)の方法で見つからない場合においても、デフォルト
観測サイクル長で観測する場合に比べて、より小さな故
障見逃し率を保証してくれる観測サイクル長が存在する
可能性がある。そこで(ホ)の方法によって、より良い
観測サイクル長を探すことができるようにしている。
【0013】
【実施例】次に本発明の実施例について説明する。なお
、実施例は一つの例であって、本発明の主旨を逸脱しな
い範囲で種々の変更あるいは改良を行い得ることはいう
までもない。
【0014】図1は本発明の一実施例を示す構成図であ
って、101は複数シグネチャ制御部、102は被試験
回路及び自己試験回路、103はこの回路102に含ま
れている出力圧縮回路、104は自己試験回路制御部、
105は期待値用メモリ、106は比較回路である。
【0015】複数シグネチャ制御部101は、自己試験
回路制御部104により信号線127〜130により制
御され、アドレス線115により期待値用メモリ105
を、信号線121により比較回路106を制御し、信号
線131で現在の状態を自己試験回路制御部104へ知
らせる。信号線114は、自己試験回路制御部104か
らの入力データ線、116は外部からの入力データ線で
ある。
【0016】自己試験回路制御部104は、外部からの
信号線122〜125及び複数シグネチャ制御部からの
信号線131で制御され、信号線126で被試験回路及
び自己試験回路(出力圧縮回路を含む)を制御し、信号
線127〜130で複数シグネチャ制御部を制御し、信
号線120で期待値用メモリ105を制御する。
【0017】期待値用メモリ105は、外部からのデー
タを信号線111から受け取り、信号線120によって
、読み出し/書き込みが制御され、アドレス線115に
よってアドレスが示され、信号線112が本メモリの出
力である。
【0018】被試験回路及び自己試験回路102及び出
力圧縮回路103は、信号線126により制御され、1
13は出力圧縮回路の出力データである。
【0019】比較回路106は、期待値用メモリ105
からのデータ線112と出力圧縮回路103からのデー
タを受け、信号線121によって、両データの比較がさ
れ、110にその結果の信号が出力される。
【0020】図2は図1における複数シグネチャ制御部
101を詳細に記述したものであって、301は観測サ
イクル用シフトレジスタ、302は減少カウンタ、30
3は論理和回路、304は初期値をロードできるカウン
タである。
【0021】減少カウンタ302は、データ線305を
入力とし、信号線129がそれを制御し、信号線131
は本カウンタが0になったことを示すフラグである。観
測サイクル用シフトレジスタ301は、データ線116
からの1ビットずつのデータを入力とし、信号線130
によって制御される。信号線121は、比較の実行を制
御する信号であり、信号線131と、試験ベクトルの最
終ステップを示すフラグの信号線128から、論理和回
路303により論理和を取った値である。初期値付きカ
ウンタ304は、初期値がデータ線114から入力され
、信号線127によりロードを制御され、信号線131
によってカウント操作が制御される。本カウンタの値は
期待値用メモリ105のアドレス線115に出力される
【0022】図1と図2をもとに、前記の回路による複
数シグネチャ制御の動作を以下に説明する。まず、最初
に自己試験回路制御部104による周辺回路の制御動作
を説明し、次に複数シグネチャ制御部101の制御動作
を説明する。
【0023】自己試験回路制御部104において、信号
線122が0の場合は通常の回路の動作を行い、1の場
合は自己試験動作を行う。自己試験動作を行う場合を以
下に説明する。
【0024】信号線123が0の場合は信号線127を
1にし、初期値付きカウンタ304に初期値をロードす
る。これは信号線120あるいは信号線130が1にな
った時点で終了する。信号線123が0及び信号線12
4が0の場合は、信号線120を次ぎのステップで1に
し、期待値用メモリ105を書き込み可能にする。
【0025】信号線123が0及び信号線124が1の
場合は、信号線130を次のステップで1にし、観測サ
イクル用シフトレジスタ301にデータ線116から1
ビットずつデータをセットする。信号線123が1の場
合は、信号線120,127,128,130を0とし
、自己試験動作を行う前処理として、信号線129を1
として、減少カウンタ302に観測サイクル用シフトレ
ジスタ301の値をロードして、次のステップで信号線
126を1にしてロードを終了、被試験回路及び自己試
験回路102による自己試験動作を開始する。
【00】
【0026】自己試験動作中において、信号線131が
1になった場合は再び信号線126を1にしてロードを
行う。また、自己試験動作の終了時には、信号先28を
1にする。自己試験回路制御部104における信号線1
25は上記の動作全般をつかさどる試験用クロックであ
る。
【0027】複数シグネチャ制御部101において、自
己試験動作中の制御を示す。減少カウンタ302の内容
は1ステップ毎に減少するが、その値が0になった時点
で信号線131が1となり、論理和回路303によって
、自己試験動作の終了を示す信号線128との論理和を
とった値である1を、信号線121によって比較回路1
06に入力する。これによって、その時点での出力圧縮
回路103の出力と、初期値付きカウンタ304が示す
期待値用メモリ105の内容との比較を行う。
【0028】その結果が比較回路の出力110である。 初期値付きカウンタ304の内容は信号線131が1に
なった時点でカウントアップ(カウントダウン)され、
次の期待値のアドレスを示す。信号線131の値は自己
試験回路制御部104に出力され、再び減少カウンタ3
02に観測サイクル用シフトレジスタ301の内容がロ
ードされる。
【0029】自己試験動作の終了を示す信号線128の
値が1ならば、論理和回路303を通って信号線121
を1として、その時点での比較動作を行う。
【0030】上記の回路及びその動作によって任意の値
を観測サイクル用シフトレジスタ301にセットができ
、またシグネチャの比較の対照となる期待値データの書
き込み,読み出しが可能となり、それによって複数シグ
ネチャの比較が可能となる。
【0031】次に、上記の回路を用いて複数シグネチャ
の比較を行う場合に必要となる観測サイクル長の決定手
法について説明する。ここでは、自己試験回路において
第1パターンから現パターンまでの出力を圧縮して保持
することのできる出力圧縮回路をもつものを対象として
いる。#図3に示しているのは故障存在表の一例である
。各故障(f1,f2,‥‥,fn)についての各パタ
ーン(pat.1,pat.2,‥‥,pat.m)に
対する出力圧縮回路の出力における故障信号の有無を、
故障信号があれば1、なければ0で示している。図中の
ln1は故障fnにおける故障存在ステップ数1を、l
n2は故障fnにおける故障存在ステップ数2を示して
いる。
【0032】401はチェック領域、402はこの領域
401をチェックする時の変化の方向、403は全パタ
ーン数である。また、図4,図5は本方式のフローチャ
ートを示すものである。以下各ステップの欄の始めにフ
ローチャートの対応する番号を記す。
【0033】  前提として以下のことを仮定する。 (1)許容される最大のシグネチャ観測数をlO(≧1
)回とする。これはハードウェアにおける面積的な余裕
や、テスト時間,故障見逃し率との兼ね合いから決定さ
れる。図3では、lO=4としている。 (2)故障存在ステップ数とは、その故障が故障存在表
の中で出現してから消滅するまでの存在期間をいう。こ
れは各々の故障において通常複数個存在する。
【0034】ステップ1(501)故障シミュレーショ
ンを行って、故障存在表を作成する。
【0035】ステップ2(502)最終ステップにおい
て故障の見逃し率が0%である場合には、最終ステップ
における1回だけのシグネチャの観測を行い、観測サイ
クル長は求めない。
【0036】ステップ3(503,504)観測サイク
ル長のデフォルト値を全パターン数(図3の403,図
4のapat)のlO分の1とする。
【0037】ステップ4(505,506)デフォルト
観測サイクル長が、各々の故障における故障存在ステッ
プ数の最大値の集合中における最小値min(max〔
lij〕{j}){i}よりも小さい場合には、その最
小値を観測サイクル長とする。
【0038】ステップ5(507〜510、601〜6
05)デフォルト観測サイクル長が、各々の故障におけ
る故障存在ステップ数の最大値の集合中における最小値
よりも大きい場合には、デフォルト観測長で観測した場
合の故障見逃し率をMAとした時に、最大で全パターン
数、最小で全パターン数のlO分の1の間(図3におけ
るチェック領域401がその範囲、チェック402が観
測サイクル長の変化の向き)の観測サイクル長で観測し
た場合の故障見逃し率で、MAよりも小さく、最小とな
る場合の観測サイクル長を要求される観測サイクル長と
する。そのような観測サイクル長が存在しない場合には
、デフォルト観測サイクル長を要求される観測サイクル
長とする。
【0039】これにより、最適な観測サイクル長が決定
され、前述の回路における観測サイクル用シフトレジス
タ301にセットすべき値及び、その観測サイクル長で
観測した場合の期待値から期待値用メモリ105に格納
すべき値を決定することができる。
【0040】
【発明の効果】本発明は以下の効果を持つ。図2に示し
たような複数シグネチャ制御回路を図1のように付加す
ることで、複数シグネチャの観測が可能となり、従来の
組み込み自己試験方法で問題であった故障信号の見逃し
率を小さくすることができる。また、期待値と出力圧縮
回路の出力を比較するための観測サイクル長を任意に設
定することが可能となり、さらに期待値のメモリへの書
き込み/読み出しが容易となる。また、図3並びに図4
,図5のフローチャートに示す方式によって、より最適
な観測サイクル長を少ない時間で求めることが可能とな
り、実質的に故障信号の見逃し率を0%にすることが可
能となる。
【図面の簡単な説明】
【図1】本発明を適用した組み込み自己試験回路の全体
像を説明する図
【図2】図1中の複数シグネチャ解析を制御する複数シ
グネチャ制御部を説明する図
【図3】複数シグネチャの観測を行う場合の観測サイク
ル長を決定する方法を故障存在表の一例を使って説明す
るための図
【図4】観測サイクル長を決定する方法のフローチャー
【図5】観測サイクル長を決定する方法のフローチャー
【図6】従来技術による典型的な組み込み自己試験回路
を説明する図
【符号の説明】
101  複数シグネチャ制御部 102  被試験回路及び自己試験回路103  出力
圧縮回路 104  自己試験回路制御部 105  期待値用メモリ 106  比較回路

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】  被試験回路からの出力を圧縮する出力
    圧縮回路と、任意の値を格納しておく期待値用メモリと
    、上記出力圧縮回路と期待値用メモリの値を比較する比
    較回路と、被試験回路を自己試験するため上記出力圧縮
    回路,期待値用メモリ,比較回路を制御する自己試験回
    路制御部とからなる回路において、上記比較回路の比較
    動作を複数のタイミングで制御する複数シグネチャ制御
    部を備えたことを特徴とする組み込み自己試験回路。
  2. 【請求項2】  請求項1において複数シグネチャ制御
    部による制御は、シグネチャ比較の回数とタイミングを
    決定するための被試験回路の論理接続情報を用い出力圧
    縮回路における被試験回路の故障の見逃しをより減少さ
    せる故障シミュレーションを行い、故障シミュレーショ
    ンによって得られる各外部出力の故障リストを用いた圧
    縮回路の故障シミュレーションを行い、圧縮回路の故障
    シミュレーションによって得られる各故障と各テストパ
    タンに関する圧縮回路内のレジスタの故障存在表を用い
    た複数シグネチャ観測タイミングを決定し、上記複数シ
    グネチャ観測タイミングにおいて制御用情報を上記複数
    シグネチャ解析回路にロードすることにより、任意の被
    試験回路に対して故障の見逃しを減少させる組み込み自
    己試験を実現することを特徴とする組み込み自己試験制
    御方式。
JP3045436A 1991-02-19 1991-02-19 組み込み自己試験回路及び制御方式 Pending JPH04264276A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009515161A (ja) * 2005-11-04 2009-04-09 エヌエックスピー ビー ヴィ 集積回路のテスト方法及びテスト装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009515161A (ja) * 2005-11-04 2009-04-09 エヌエックスピー ビー ヴィ 集積回路のテスト方法及びテスト装置
US8281197B2 (en) 2005-11-04 2012-10-02 Nxp B.V. Integrated circuit test method and test apparatus

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