JPH04264276A - 組み込み自己試験回路及び制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、試験・診断が容易な集
積回路とその制御方式に関するものである。

【０００２】

【従来の技術】集積回路の組み込み自己試験の典型的な
構成を図６に示す。２０２は被試験回路及び自己試験回
路、２０３はこの回路２０２に含まれる出力圧縮回路、
２０４は自己試験回路制御部、２０５は期待値用メモリ
、２０６は比較回路である。自己試験回路制御部２０４
の信号線２２６は被試験回路及び自己試験回路２０２、
及び出力圧縮回路２０３を制御し、信号線２２８は比較
回路の比較タイミングを制御する。信号線２２２は自己
試験制御回路２０４を外部から制御するための制御信号
である。

【０００３】自己試験の動作を以下に説明する。被試験
回路及び自己試験回路２０２に含まれる試験パターン発
生回路の生成する試験パターン、または外部からの試験
パターンを被試験回路に入力し、その出力を出力圧縮回
路２０３で圧縮する。全てのパターンを入力し終えた段
階で、信号線２１３による出力圧縮回路の出力と、信号
線２１２による期待値用メモリ２０５内の期待値とを比
較回路２０６において比較し、その結果、被試験回路が
故障しているか否かを示す信号が２１０から出力される
。

【０００４】このような手法をとることで期待値用メモ
リ２０５の容量を小さくすることができ、組み込み自己
試験用の回路の面積増を抑制できるが、被試験回路の外
部出力、つまり出力圧縮回路２０３の入力において、一
連の試験パターン入力時に故障が検出されるにもかかわ
らず、出力圧縮回路２０３を通すことにより最終的に故
障の痕跡が消失してしまうことがある。これを故障の見
逃しという。

【０００５】この故障の見逃しを少なくするための各種
手法が文献（１９８４年ＩｎｔｅｒｎａｔｉｏｎａｌＴ
ｅｓｔ　Ｃｏｎｆｅｒｅｎｃｅにおける論文「Ｃａｎ　
Ｗｅ　Ｅｌｉｍｉｎａｔｅ　Ｆａｕｌｔ　Ｅｓｃａｐｅ
　ＩｎＳｅｌｆＴｅｓｔｉｎｇ　ｂｙ　Ｐｏｌｙｎｏｍ
ｉａｌ　Ｄｉｖｉｓｉｏｎ（Ｓｉｇｎａｔｕｒｅ　Ａｎ
ａｌｙｓｉｓ）？」Ｄ．　Ｋ．　Ｂｈａｖｓａｒ）に示
されている。この中では試験パターンを分割し、複数の
シグネチャを観測することで、理論的には故障の見逃し
率を減少することができるとされている。例えばパター
ンを任意の位置で２分割し２つのシグネチャを観測する
ことで、故障の見逃し率は１／２になることが示されて
いる。

【０００６】

【発明が解決しようとする課題】しかしながら、前記の
ような複数のシグネチャ観測による故障見逃しの減少手
法を実現するための回路は今だ知られておらず、また上
記の論文における故障の見逃し率の減少は、あくまでも
理論的な証明にとどまっており、実際には試験パターン
の分割の仕方、つまり複数のシグネチャを観測するタイ
ミングによって故障の見逃し率は変化し、必ずしも適当
な故障の見逃し率を得られるとは限らなった。これまで
はこのような故障の見逃しを最大限減少させるための具
体的な提案は無かった。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に、本発明では以下の手段を用いる。 （１）複数のシグネチャ観測を可能とする機構として以
下を用意する。 （イ）ある観測タイミングでシグネチャを観測する時に
、そのタイミングになったらフラグを立てるような機構
を用意する。 （ロ）出力圧縮回路の出力と比較される期待値用のメモ
リのアドレッシングを可能とするために（イ）のフラグ
が立った時に同期してアドレスを変更できるような機構
を用意する。 （ハ）（イ）のフラグが立った時あるいは自己試験の終
了を示す信号を受け取った場合に、出力圧縮回路の出力
と期待値との比較を行う比較回路を動作させるための信
号を発生する機構を用意する。 （ニ）（イ）のフラグが立ったら次のシグネチャを観測
するタイミングを設定できる機構を用意する。以上のよ
うな機構を持った複数シグネチャ制御部を組み込み自己
試験回路に付加する。

【０００８】（２）複数シグネチャの観測を行う場合の
上記の観測タイミングに相当する観測サイクル長を決定
する手段として以下のような方法を用いる。 （イ）故障シミュレーションを、出力圧縮回路の機構を
扱えるような方式として、出力圧縮回路内に各故障の故
障信号が存在するか否かを判断できる手段を用意する。 （ロ）（イ）によって各故障の検出を示す故障信号がい
つからいつまで存在していたかを記した故障存在表を用
意する。 （ハ）許容されうる最大の観測数をｌＯとした時、全パ
ターン数のｌＯ分の１をデフォルト観測サイクル長とす
る。 （ニ）（ロ）において故障ｉのｊ番目の故障信号の存在
するステップ数をｌｉｊとし、各故障におけるその最大
値をｍａｘ〔ｌｉｊ〕｛ｊ｝（ｊに付いての最大を表し
ている）とした時、全故障におけるｍａｘ〔ｌｉｊ〕｛
ｊ｝の中の最小値ｍｉｎ（ｍａｘ〔ｌｉｊ〕｛ｊ｝）｛
ｉ｝（ｊに付いての最大、ｉに付いての最小）が、（ハ
）におけるデフォルト観測サイクル長よりも大きいなら
ば、その値を観測サイクル長とする。 （ホ）ｍｉｎ（ｍａｘ〔ｌｉｊ〕｛ｊ｝）｛ｉ｝が前記
の（ニ）を満たさない場合は、前記（ロ）の故障存在表
を用いて故障の見逃し率がデフォルト観測サイクル長で
観測した場合と比べてより小さくなるような観測サイク
ル長を探す。以上のような方式で観測サイクル長を決定
する。

【０００９】

【作用】以上のような手段を用いた場合の作用は以下の
通りである。

【００１０】前記（１）の手段を用いることで、ある観
測タイミングで、出力圧縮回路の出力と期待値用メモリ
の値とを比較するための比較回路を動作させることがで
き、故障が存在するか否かを確かめることができる。ま
た、期待値用メモリのアドレッシングは、観測タイミン
グで変更されるので、複数の期待値の読み出しを容易に
行うことができる。さらに、観測タイミングを自己試験
制御部へ知らせることで、複数シグネチャ制御部自身の
制御が可能である。

【００１１】以上示した複数シグネチャ観測の機構で必
要となる観測タイミングとしての観測サイクル長は、「
課題を解決するための手段」で述べた（２）の方法を用
いて決定する。ここで述べたように故障シミュレーショ
ンを行いながら（ロ）の方法によって必要な情報を得る
ので、観測サイクル長を求めるために要する処理時間増
加は小さい。

【００１２】（ニ）における方法で求められた観測サイ
クル長は、故障の見逃し率０％を保証するものである。 しかし（ニ）の方法は故障の見逃し率を０％にするため
の十分条件ではあるが、必要十分条件ではないため、（
ニ）の方法で見つからない場合においても、デフォルト
観測サイクル長で観測する場合に比べて、より小さな故
障見逃し率を保証してくれる観測サイクル長が存在する
可能性がある。そこで（ホ）の方法によって、より良い
観測サイクル長を探すことができるようにしている。

【００１３】

【実施例】次に本発明の実施例について説明する。なお
、実施例は一つの例であって、本発明の主旨を逸脱しな
い範囲で種々の変更あるいは改良を行い得ることはいう
までもない。

【００１４】図１は本発明の一実施例を示す構成図であ
って、１０１は複数シグネチャ制御部、１０２は被試験
回路及び自己試験回路、１０３はこの回路１０２に含ま
れている出力圧縮回路、１０４は自己試験回路制御部、
１０５は期待値用メモリ、１０６は比較回路である。

【００１５】複数シグネチャ制御部１０１は、自己試験
回路制御部１０４により信号線１２７〜１３０により制
御され、アドレス線１１５により期待値用メモリ１０５
を、信号線１２１により比較回路１０６を制御し、信号
線１３１で現在の状態を自己試験回路制御部１０４へ知
らせる。信号線１１４は、自己試験回路制御部１０４か
らの入力データ線、１１６は外部からの入力データ線で
ある。

【００１６】自己試験回路制御部１０４は、外部からの
信号線１２２〜１２５及び複数シグネチャ制御部からの
信号線１３１で制御され、信号線１２６で被試験回路及
び自己試験回路（出力圧縮回路を含む）を制御し、信号
線１２７〜１３０で複数シグネチャ制御部を制御し、信
号線１２０で期待値用メモリ１０５を制御する。

【００１７】期待値用メモリ１０５は、外部からのデー
タを信号線１１１から受け取り、信号線１２０によって
、読み出し／書き込みが制御され、アドレス線１１５に
よってアドレスが示され、信号線１１２が本メモリの出
力である。

【００１８】被試験回路及び自己試験回路１０２及び出
力圧縮回路１０３は、信号線１２６により制御され、１
１３は出力圧縮回路の出力データである。

【００１９】比較回路１０６は、期待値用メモリ１０５
からのデータ線１１２と出力圧縮回路１０３からのデー
タを受け、信号線１２１によって、両データの比較がさ
れ、１１０にその結果の信号が出力される。

【００２０】図２は図１における複数シグネチャ制御部
１０１を詳細に記述したものであって、３０１は観測サ
イクル用シフトレジスタ、３０２は減少カウンタ、３０
３は論理和回路、３０４は初期値をロードできるカウン
タである。

【００２１】減少カウンタ３０２は、データ線３０５を
入力とし、信号線１２９がそれを制御し、信号線１３１
は本カウンタが０になったことを示すフラグである。観
測サイクル用シフトレジスタ３０１は、データ線１１６
からの１ビットずつのデータを入力とし、信号線１３０
によって制御される。信号線１２１は、比較の実行を制
御する信号であり、信号線１３１と、試験ベクトルの最
終ステップを示すフラグの信号線１２８から、論理和回
路３０３により論理和を取った値である。初期値付きカ
ウンタ３０４は、初期値がデータ線１１４から入力され
、信号線１２７によりロードを制御され、信号線１３１
によってカウント操作が制御される。本カウンタの値は
期待値用メモリ１０５のアドレス線１１５に出力される
。

【００２２】図１と図２をもとに、前記の回路による複
数シグネチャ制御の動作を以下に説明する。まず、最初
に自己試験回路制御部１０４による周辺回路の制御動作
を説明し、次に複数シグネチャ制御部１０１の制御動作
を説明する。

【００２３】自己試験回路制御部１０４において、信号
線１２２が０の場合は通常の回路の動作を行い、１の場
合は自己試験動作を行う。自己試験動作を行う場合を以
下に説明する。

【００２４】信号線１２３が０の場合は信号線１２７を
１にし、初期値付きカウンタ３０４に初期値をロードす
る。これは信号線１２０あるいは信号線１３０が１にな
った時点で終了する。信号線１２３が０及び信号線１２
４が０の場合は、信号線１２０を次ぎのステップで１に
し、期待値用メモリ１０５を書き込み可能にする。

【００２５】信号線１２３が０及び信号線１２４が１の
場合は、信号線１３０を次のステップで１にし、観測サ
イクル用シフトレジスタ３０１にデータ線１１６から１
ビットずつデータをセットする。信号線１２３が１の場
合は、信号線１２０，１２７，１２８，１３０を０とし
、自己試験動作を行う前処理として、信号線１２９を１
として、減少カウンタ３０２に観測サイクル用シフトレ
ジスタ３０１の値をロードして、次のステップで信号線
１２６を１にしてロードを終了、被試験回路及び自己試
験回路１０２による自己試験動作を開始する。

【００】

【００２６】自己試験動作中において、信号線１３１が
１になった場合は再び信号線１２６を１にしてロードを
行う。また、自己試験動作の終了時には、信号先２８を
１にする。自己試験回路制御部１０４における信号線１
２５は上記の動作全般をつかさどる試験用クロックであ
る。

【００２７】複数シグネチャ制御部１０１において、自
己試験動作中の制御を示す。減少カウンタ３０２の内容
は１ステップ毎に減少するが、その値が０になった時点
で信号線１３１が１となり、論理和回路３０３によって
、自己試験動作の終了を示す信号線１２８との論理和を
とった値である１を、信号線１２１によって比較回路１
０６に入力する。これによって、その時点での出力圧縮
回路１０３の出力と、初期値付きカウンタ３０４が示す
期待値用メモリ１０５の内容との比較を行う。

【００２８】その結果が比較回路の出力１１０である。 初期値付きカウンタ３０４の内容は信号線１３１が１に
なった時点でカウントアップ（カウントダウン）され、
次の期待値のアドレスを示す。信号線１３１の値は自己
試験回路制御部１０４に出力され、再び減少カウンタ３
０２に観測サイクル用シフトレジスタ３０１の内容がロ
ードされる。

【００２９】自己試験動作の終了を示す信号線１２８の
値が１ならば、論理和回路３０３を通って信号線１２１
を１として、その時点での比較動作を行う。

【００３０】上記の回路及びその動作によって任意の値
を観測サイクル用シフトレジスタ３０１にセットができ
、またシグネチャの比較の対照となる期待値データの書
き込み，読み出しが可能となり、それによって複数シグ
ネチャの比較が可能となる。

【００３１】次に、上記の回路を用いて複数シグネチャ
の比較を行う場合に必要となる観測サイクル長の決定手
法について説明する。ここでは、自己試験回路において
第１パターンから現パターンまでの出力を圧縮して保持
することのできる出力圧縮回路をもつものを対象として
いる。＃図３に示しているのは故障存在表の一例である
。各故障（ｆ１，ｆ２，‥‥，ｆｎ）についての各パタ
ーン（ｐａｔ．１，ｐａｔ．２，‥‥，ｐａｔ．ｍ）に
対する出力圧縮回路の出力における故障信号の有無を、
故障信号があれば１、なければ０で示している。図中の
ｌｎ１は故障ｆｎにおける故障存在ステップ数１を、ｌ
ｎ２は故障ｆｎにおける故障存在ステップ数２を示して
いる。

【００３２】４０１はチェック領域、４０２はこの領域
４０１をチェックする時の変化の方向、４０３は全パタ
ーン数である。また、図４，図５は本方式のフローチャ
ートを示すものである。以下各ステップの欄の始めにフ
ローチャートの対応する番号を記す。

【００３３】　　前提として以下のことを仮定する。 （１）許容される最大のシグネチャ観測数をｌＯ（≧１
）回とする。これはハードウェアにおける面積的な余裕
や、テスト時間，故障見逃し率との兼ね合いから決定さ
れる。図３では、ｌＯ＝４としている。 （２）故障存在ステップ数とは、その故障が故障存在表
の中で出現してから消滅するまでの存在期間をいう。こ
れは各々の故障において通常複数個存在する。

【００３４】ステップ１（５０１）故障シミュレーショ
ンを行って、故障存在表を作成する。

【００３５】ステップ２（５０２）最終ステップにおい
て故障の見逃し率が０％である場合には、最終ステップ
における１回だけのシグネチャの観測を行い、観測サイ
クル長は求めない。

【００３６】ステップ３（５０３，５０４）観測サイク
ル長のデフォルト値を全パターン数（図３の４０３，図
４のａｐａｔ）のｌＯ分の１とする。

【００３７】ステップ４（５０５，５０６）デフォルト
観測サイクル長が、各々の故障における故障存在ステッ
プ数の最大値の集合中における最小値ｍｉｎ（ｍａｘ〔
ｌｉｊ〕｛ｊ｝）｛ｉ｝よりも小さい場合には、その最
小値を観測サイクル長とする。

【００３８】ステップ５（５０７〜５１０、６０１〜６
０５）デフォルト観測サイクル長が、各々の故障におけ
る故障存在ステップ数の最大値の集合中における最小値
よりも大きい場合には、デフォルト観測長で観測した場
合の故障見逃し率をＭＡとした時に、最大で全パターン
数、最小で全パターン数のｌＯ分の１の間（図３におけ
るチェック領域４０１がその範囲、チェック４０２が観
測サイクル長の変化の向き）の観測サイクル長で観測し
た場合の故障見逃し率で、ＭＡよりも小さく、最小とな
る場合の観測サイクル長を要求される観測サイクル長と
する。そのような観測サイクル長が存在しない場合には
、デフォルト観測サイクル長を要求される観測サイクル
長とする。

【００３９】これにより、最適な観測サイクル長が決定
され、前述の回路における観測サイクル用シフトレジス
タ３０１にセットすべき値及び、その観測サイクル長で
観測した場合の期待値から期待値用メモリ１０５に格納
すべき値を決定することができる。

【００４０】

【発明の効果】本発明は以下の効果を持つ。図２に示し
たような複数シグネチャ制御回路を図１のように付加す
ることで、複数シグネチャの観測が可能となり、従来の
組み込み自己試験方法で問題であった故障信号の見逃し
率を小さくすることができる。また、期待値と出力圧縮
回路の出力を比較するための観測サイクル長を任意に設
定することが可能となり、さらに期待値のメモリへの書
き込み／読み出しが容易となる。また、図３並びに図４
，図５のフローチャートに示す方式によって、より最適
な観測サイクル長を少ない時間で求めることが可能とな
り、実質的に故障信号の見逃し率を０％にすることが可
能となる。

【図面の簡単な説明】

【図１】本発明を適用した組み込み自己試験回路の全体
像を説明する図

【図２】図１中の複数シグネチャ解析を制御する複数シ
グネチャ制御部を説明する図

【図３】複数シグネチャの観測を行う場合の観測サイク
ル長を決定する方法を故障存在表の一例を使って説明す
るための図

【図４】観測サイクル長を決定する方法のフローチャー
ト

【図５】観測サイクル長を決定する方法のフローチャー
ト

【図６】従来技術による典型的な組み込み自己試験回路
を説明する図

【符号の説明】

１０１　　複数シグネチャ制御部 １０２　　被試験回路及び自己試験回路１０３　　出力
圧縮回路 １０４　　自己試験回路制御部 １０５　　期待値用メモリ １０６　　比較回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　被試験回路からの出力を圧縮する出力
   圧縮回路と、任意の値を格納しておく期待値用メモリと
   、上記出力圧縮回路と期待値用メモリの値を比較する比
   較回路と、被試験回路を自己試験するため上記出力圧縮
   回路，期待値用メモリ，比較回路を制御する自己試験回
   路制御部とからなる回路において、上記比較回路の比較
   動作を複数のタイミングで制御する複数シグネチャ制御
   部を備えたことを特徴とする組み込み自己試験回路。
2. 【請求項２】　　請求項１において複数シグネチャ制御
   部による制御は、シグネチャ比較の回数とタイミングを
   決定するための被試験回路の論理接続情報を用い出力圧
   縮回路における被試験回路の故障の見逃しをより減少さ
   せる故障シミュレーションを行い、故障シミュレーショ
   ンによって得られる各外部出力の故障リストを用いた圧
   縮回路の故障シミュレーションを行い、圧縮回路の故障
   シミュレーションによって得られる各故障と各テストパ
   タンに関する圧縮回路内のレジスタの故障存在表を用い
   た複数シグネチャ観測タイミングを決定し、上記複数シ
   グネチャ観測タイミングにおいて制御用情報を上記複数
   シグネチャ解析回路にロードすることにより、任意の被
   試験回路に対して故障の見逃しを減少させる組み込み自
   己試験を実現することを特徴とする組み込み自己試験制
   御方式。