WO2005026756A1 - 試験装置及び試験方法 - Google Patents

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WO2005026756A1
WO2005026756A1 PCT/JP2004/013233 JP2004013233W WO2005026756A1 WO 2005026756 A1 WO2005026756 A1 WO 2005026756A1 JP 2004013233 W JP2004013233 W JP 2004013233W WO 2005026756 A1 WO2005026756 A1 WO 2005026756A1
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reference clock
circuit
timing
signal supply
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PCT/JP2004/013233
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Hironori Kanbayashi
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Advantest Corporation
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    • G01R31/3191—Calibration

Definitions

  • the present invention relates to a test apparatus and a test method for testing an electronic device.
  • a test apparatus for those designated countries for which incorporation by reference to the literature is permitted, the contents described in the following application are incorporated into this application by reference, and are incorporated as part of the description of this application.
  • a test apparatus for testing an electronic device such as a semiconductor circuit performs a test by applying a predetermined pattern to the electronic device.
  • the test apparatus includes a test module that applies a predetermined pattern, a test rate, and the like to the electronic device, and a timing control module that controls a timing at which the test module applies a pattern and the like to the electronic device.
  • a plurality of test modules are provided in accordance with the number of pins of an electronic device to be tested, and a timing control module is a module for generating a timing for starting a test and a module for generating a timing for applying a pattern. And so on.
  • a timing control module is configured according to its function.
  • Patent documents and the like related to the present invention are not recognized at present, and thus description thereof is omitted.
  • timing control module is configured according to its function, it is necessary to manufacture a plurality of types of timing control modules, which leads to an increase in manufacturing cost.
  • versatility of each timing control module is low, which reduces the efficiency of testing electronic devices.
  • test modules manufactured by different manufacturers may have different characteristics such as the time from signal input to output, so that it is difficult to use these test modules simultaneously.
  • fail control data may be received from a plurality of test modules, and a plurality of data obtained by performing a logical operation on the plurality of fail data may be distributed to a plurality of test modules. Even in such a case, each aggregation process and each distribution process must be performed synchronously. As described above, when the test apparatus tests the electronic device using the plurality of signal supply units 30 and the plurality of test modules 14, it is necessary to synchronize by transmitting and receiving signals between these.
  • a test apparatus for testing an electronic device, which tests the electronic device based on an input signal input.
  • a plurality of signal supply units for outputting output signals for looping the output signals, and a loop circuit for inputting the output signals as input signals to the signal supply units that output the respective output signals, and the respective signal supply units
  • the counter section that measures the period from the input signal input until the loop signal is input, and the respective signal supply sections measured by the counter section
  • a test apparatus including: a control unit that controls a timing at which a signal supply unit outputs an output signal so that periods in the signal supply unit are substantially the same.
  • the apparatus further includes a reference clock generation unit that generates a reference clock, and a plurality of test modules that supply a test pattern used for testing the electronic device to the electronic device.
  • Each signal supply unit receives the reference clock. Based on the received reference clock, a timing signal for operating the test module is generated based on the received reference clock, and the reference clock and the timing signal are output in synchronization with each other.
  • the loop circuit outputs the reference clock output from the signal supply unit. Loop and input to the signal supply unit as an input signal.
  • Each signal supply unit generates a plurality of timing signals having different phases, and the control unit
  • Each of the signal supply units receives a reference clock generation unit power reference clock, and distributes and distributes a reference clock passage path to be output to the loop circuit and a first distribution point power reference clock in the reference clock passage path.
  • a generate circuit that generates a plurality of timing signals based on a reference clock; a first matrix circuit that selects one of the plurality of timing signals generated by the generate circuit; A second distribution point provided downstream of the first distribution point on the path. The reference clock is distributed, and the timing signal selected by the first matrix circuit is output to the test module in synchronization with the distributed reference clock.
  • a loop circuit receives the reference clock passed through the second distribution point, and receives the received reference clock. You may loop the lock.
  • Each signal supply unit further includes a reference clock variable delay circuit provided on the reference clock passage path for delaying the reference clock, and the control unit controls each signal supply unit measured by the counter unit.
  • the reference clock passage path has a plurality of distribution points for distributing the reference clock to each block of the signal supply unit, and has a second distribution point at the most downstream among the plurality of distribution points. May be.
  • the loop circuit may sequentially select and loop the reference clocks output from the plurality of signal supply units, and the counter unit may measure a period in the signal supply unit corresponding to the reference clocks sequentially looped by the loop circuit.
  • the loop circuit may input the reference clocks sequentially selected in a loop through substantially the same path to the signal supply unit.
  • the circuit further includes a reference clock distribution circuit that receives the reference clock generated by the reference clock generation unit and distributes the received reference clock to each signal supply unit, and the loop circuit transmits the sequentially selected reference clocks to the same path.
  • the circuit may loop to a reference clock distribution circuit, and the reference clock distribution circuit may input the reference clock received from the loop circuit to a corresponding signal supply unit.
  • the loop circuit continuously loops the reference clock received by one of the signal supply units, and the counter unit counts how many times the reference clock has looped at a predetermined time to obtain the signal.
  • the period at the supply may be measured.
  • the test apparatus can supply a test pattern to one electronic device from a plurality of test modules, and the control unit supplies a timing signal to a plurality of test modules that supply the test pattern to one electronic device.
  • the signal supply unit to be performed may be substantially the same.
  • the signal supply unit includes A test apparatus adjustment method for adjusting a timing of outputting an output signal, comprising: a loop step of looping an output signal and inputting each output signal as an input signal to a signal supply unit that outputs the output signal; The signal supply is performed such that the period from when the input signal is input to the time when the loop signal is input is measured, and the period at each signal supply unit measured at the measurement stage is substantially the same. Controlling the timing at which the unit outputs an output signal.
  • the plurality of return circuits may supply a fail timing signal to each test module via the timing supply unit.
  • the test apparatus receives the fail timing signals output from the plurality of return circuits and performs a logical operation based on the plurality of fail timing signals. And a timing supply unit that supplies a result of the logical operation of the aggregation circuit to a corresponding test module.
  • a plurality of signal supply units can adjust the timing for outputting a timing signal.
  • FIG. 1 is a diagram showing an example of a configuration of a test apparatus 100 according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing an example of the configuration of a switch matrix 20.
  • FIG. 3 is a diagram showing an example of a configuration of a signal supply unit 30 and a clock control circuit 70.
  • FIG. 4 is a diagram showing an example of a configuration of a loop circuit 110.
  • FIG. 5 is a diagram showing an example of a configuration of a reference clock distribution circuit 80.
  • FIG. 6 is a flowchart illustrating an example of a method of adjusting timing at which a plurality of signal supply units 30 output timing signals described with reference to FIGS. 3 to 5;
  • FIG. 7 is a diagram showing a relationship between a timing signal and a reference clock.
  • 7A shows an example in which the delay amount of the reference clock variable delay circuit 36 is not adjusted
  • FIG. 7B shows an example in which the delay amount of the reference clock variable delay circuit 36 is adjusted. An example is shown.
  • FIG. 8 is a diagram showing an example of a configuration of a phase adjustment circuit 50.
  • FIG. 9 is a diagram showing an example of a configuration of a generate circuit 48 and a timing signal distribution circuit 56.
  • FIG. 10 is a diagram showing an example of a configuration of an aggregation circuit 46 and a timing signal distribution circuit 56.
  • FIG. 11 is a diagram showing an example of the arrangement of a plurality of aggregation units 160 and a plurality of distribution units 140 on a semiconductor substrate (not shown).
  • FIGS. 11 (a) to 11 (c) are diagrams showing an example of the arrangement of a plurality of aggregation units 160 and a plurality of distribution units 140 on a semiconductor substrate.
  • FIG. 12 is a diagram showing an example of a configuration of a plurality of flip-flop units 186 and a plurality of selection units 188.
  • FIG. 13 shows a configuration of a write control circuit provided in the control unit 12 for controlling the plurality of register units 146. It is a figure showing an example of composition.
  • FIG. 1 shows an example of a configuration of a test apparatus 100 according to an embodiment of the present invention.
  • the test apparatus 100 tests a plurality of electronic devices (200-1-1200-n, hereinafter collectively referred to as 200).
  • the test apparatus 100 includes a reference clock generation unit 10, a control unit 12, a plurality of test modules (14-1-1448, hereinafter collectively referred to as 14), a device contact unit 16, and a switch matrix 20.
  • the device contact section 16 is, for example, a test head on which a plurality of electronic devices 200 are mounted, and electrically connects the plurality of test modules 14 and the plurality of electronic devices 200.
  • Each test module 14 is electrically connected to one or more electronic devices 200.
  • Each electronic device 200 is electrically connected to one or more test modules 14.
  • the test module 14 and the electronic device 200 each have a predetermined number of input / output pins, and the test module 14 and the electronic device 200 are connected according to the respective pin numbers.
  • the test module 14 may be a module that supplies a given test pattern to the corresponding electronic device 200.
  • each test module 14 is supplied with a test pattern from the control unit 12 in advance, and supplies the test pattern to the electronic device 200 at a timing according to a timing signal given from the switch matrix 20.
  • the test module 14 may determine pass / fail of the electronic device 200 based on a signal output from the electronic device 200.
  • the test module 14 may have a fail memory for storing the fail data of the electronic device 200!, Or may supply the fail data to the control unit 12.
  • the reference clock generation unit 10 generates a reference clock having a predetermined frequency. Each component of the test apparatus 100 operates according to the reference clock.
  • the switch matrix 20 generates a plurality of timing signals having different phases based on the reference clock, and supplies the generated timing signals to the respective test modules 14. That is, the switch matrix 20 supplies the timing signals to the test modules 14 so that the respective test modules 14 operate. Control the timing at which
  • the control unit 12 controls which phase of the timing signal the switch matrix 20 supplies to each test module 14. Further, the control unit 12 supplies a test pattern to each test module 14 in advance.
  • the control unit 12 may be, for example, a host computer such as a workstation. Further, the control unit 12 may have a plurality of host computers. In this case, each host computer is assigned an electronic device 200 to be tested, and the test module 14 connected to the assigned electronic device 200 and the timing signal supplied to the test module 14 Control the phase.
  • FIG. 2 shows an example of the configuration of the switch matrix 20.
  • the switch matrix 20 has a plurality of test boards (22-1, 22-2, hereinafter collectively referred to as 22).
  • the test board 22 includes a reference clock distribution circuit 80, a clock control circuit 70, a plurality of signal supply units (30-11 to 30-16, hereinafter collectively referred to as 30), a plurality of output units 90, and a loop circuit 110. Provided. The configuration and operation of the loop circuit 110 and the clock control circuit 70 will be described later with reference to FIG.
  • the reference clock distribution circuit 80 receives the reference clock generated by the reference clock generator 10 and distributes it to each component of the switch matrix 20.
  • the signal supply unit 30 outputs an output signal for testing the electronic device 200 based on a reference clock input as an input signal.
  • the signal supply unit 30 includes a timing signal indicating a timing for applying a test pattern to the electronic device 200, a timing signal indicating a timing for starting a test of the electronic device 200, and a timing signal indicating a timing for stopping the test of the electronic device 200.
  • a timing signal indicating the timing at which the electronic device 200 takes in the fail data is supplied to the test module 14 via the output unit 90.
  • each signal supply unit 30 generates a plurality of timing signals having different phases as the above-described output signals based on the input reference clock. Then, the control unit 12 switches which of the plurality of timing signals generated by the signal supply unit 30 to supply to each test module 14 in each of the signal supply units 30. Thus, for example, each test module 14 The timing at which a test pattern is supplied to the device 200 can be controlled. Further, the signal supply unit 30 outputs a reference clock used for generating the timing signal in synchronization with the timing signal.
  • the plurality of signal supply units 30 control timing for applying a test pattern to the electronic device 200, control timing for starting the test of the electronic device 200, and control timing for stopping the test of the electronic device 200. Functions are assigned in advance, such as control and control of the timing at which the electronic device 200 receives fail data.
  • Each of the signal supply units 30 is an integrated circuit having the same configuration, and has a circuit configuration that executes all of the above-described functions by switching operation modes. The operation mode is controlled by the control unit 12. As described above, by making the configuration of each signal supply unit 30 the same, the versatility of the signal supply unit 30 can be improved.
  • the number of input / output pins of the signal supply unit 30 is insufficient. May be. In such a case, the shortage of input / output pins is eliminated by combining a plurality of signal supply units 30.
  • the test apparatus 100 operates by combining the signal supply unit 30-1 and the signal supply unit 30-2.
  • the control unit 12 in this example assigns one of the functions described above to each combination of the signal supply units 30 and operates the combination.
  • the plurality of output units 90 are provided corresponding to the plurality of test modules 14, receive timing signals from any of the plurality of signal supply units 30, and transmit the received timing signals to the corresponding test module 14. Supply.
  • the control unit 12 controls which signal supply unit 30 supplies the timing signal to each output unit 90 according to the function of each test module 14 and the function of each signal supply unit 30.
  • test apparatus 100 tests the electronic device 200 using the plurality of signal supply units 30 and the plurality of test modules 14, it is preferable to synchronize by transmitting and receiving signals between them.
  • the test apparatus 100 in this example performs the following adjustment.
  • FIG. 3 is a diagram showing an example of the configuration of the signal supply unit 30 and the clock control circuit 70.
  • the signal supply unit 30 includes a timing signal distribution circuit 56, an aggregation circuit 46, a generate circuit 48, a plurality of return circuits 40, a plurality of timing supply units 60, a phase adjustment circuit 50, a reference clock variable delay circuit 36, It has a flip-flop 38, a counter section 32 and a reference clock passage 234.
  • the clock control circuit 70 includes a flip-flop 72, a selection unit 74, a counter 76, and a logic circuit 78.
  • the reference clock passage 234 receives the reference clock from the reference clock generator 10 via the reference clock distribution circuit 80 and outputs the reference clock to the loop circuit 110.
  • the reference clock passing path 234 has a plurality of distribution points for distributing the received reference clock to each block of the signal supply unit 30, and a flip-flop provided in the signal supply unit 30 includes: It operates according to the reference clock.
  • the reference clock variable delay circuit 36 is provided in the reference clock passage 234 and delays the reference clock.
  • the reference clock variable delay circuit 36 is preferably provided upstream of a plurality of distribution points in the reference clock passage 234.
  • the reference clock that has passed through the reference clock passage 234 is input to the loop circuit 110.
  • the loop circuit 110 loops the reference clocks output by the respective signal supply units 30, and inputs the reference clocks via the reference clock distribution circuit 80 to the signal supply units 30 that output the respective reference clocks as input signals. . It is preferable that the loop circuit 110 loops the sequentially selected reference clocks along substantially the same path and inputs the reference clocks to the signal supply unit 30.
  • the test apparatus 100 detects the timing noise at which each signal supply unit 30 outputs a timing signal by measuring the cycle of the loop. By adjusting the timing at which each signal supply unit 30 outputs a timing signal, even if a timing signal is supplied from a plurality of signal supply units 30 to a plurality of test modules 14, the plurality of test modules 14 are synchronized. Can be operated. FIG.
  • the loop circuit 110 has a plurality of reference clock selection units (112-1 112-4, 1141-1 114-2), an OR circuit 116, an AND circuit 117, a flip-flop 119, and a distributor 118. .
  • the loop circuit 110 receives the reference clocks output from the plurality of signal supply units 30, and sequentially selects and loops the received reference clocks.
  • the plurality of reference clock selection units (112-1—112—4, 114 1—114 2) and the OR circuit 116 sequentially output one of the plurality of reference clocks. select.
  • the AND circuit 117 outputs the AND of the selected reference clock and the signal output by the flip-flop 119 to the distributor 118.
  • the flip-flop 119 controls whether to loop the reference clock.
  • a signal for controlling whether or not to loop the reference clock is given from the control unit 12 to the flip-flop 119, and the signal is output according to an inverted signal of the reference clock given from the distributor 118. I do.
  • the divider 118 loops the reference clock output from the AND circuit 117 to the reference clock distribution circuit 80.
  • the loop circuit 110 loops the sequentially selected reference clocks to the reference clock distribution circuit 80 on the same path. Thereby, the measurement error of the cycle of each signal supply unit 30 can be reduced.
  • FIG. 5 is a diagram showing an example of the configuration of the reference clock distribution circuit 80.
  • the reference clock distribution circuit 80 includes a distributor 82, an AND circuit 84, an OR circuit 86, and a distributor 88.
  • the distributor 82 receives the reference clock from the reference clock generator 10 and distributes the reference clock to components that operate according to the reference clock.
  • the AND circuit 84 receives the reference clock from the distributor 82, and outputs the logical product of a signal supplied from a clock control circuit 70 described later and the reference clock. That is, the AND circuit 84 selects whether or not to pass the reference clock based on the signal supplied from the clock control circuit 70.
  • the OR circuit 86 outputs the logical sum of the reference clock received from the AND circuit 84 and the reference clock looped from the loop circuit 110.
  • the clock control circuit 70 inputs the L logic to the AND circuit 84 and controls so that the reference clock supplied from the reference clock generator 10 is not passed.
  • the clock control circuit 70 inputs the H logic to the AND circuit 84.
  • the distributor 88 The reference clock output by the OR circuit 86 is supplied to the plurality of signal supply units 30.
  • the distributor 88 supplies the received reference clock to the signal supply unit 30 that measures the cycle of the loop.
  • the loop circuit 110 loops the reference clock received from one signal supply unit 30 continuously. That is, it is preferable to loop each reference clock a plurality of times within a predetermined time.
  • the counter unit 32 (see FIG. 3) counts how many times the reference clock has looped within a predetermined time, and based on the counting result, the loop supply circuit 110 in the signal supply unit 30 corresponding to the reference clock sequentially looped. Measure the period.
  • the counter section 32 receives the reference clock from the distributor 82 and counts how many times the loop circuit 110 has looped the reference clock while counting the pulses of the reference clock a predetermined number of times.
  • the reference clock looped by the loop circuit 110 is input to the counter unit 32.
  • the counter unit 32 outputs the loop signal (reference clock) after the input signal (reference clock) is input to each signal supply unit 30. Measure the cycle until input. By looping the reference clock a plurality of times, the cycle in each signal supply unit 30 can be measured more accurately.
  • the loop circuit 110 preferably loops each reference clock approximately 4000 times.
  • the control unit 12 controls the delay time of the reference clock variable delay circuit 36 provided in each signal supply unit 30 based on the cycle in each signal supply unit 30 measured by the counter unit 32, The cycle of each signal supply unit 30 is made substantially the same. With such control, it is possible to reduce the deviation of the output timing of the timing signal caused by the variation between the plurality of signal supply units 30.
  • the generation circuit 48 of the signal supply unit 30 distributes the reference clock from the first distribution point 230 in the reference clock passage path 234 via the phase adjustment circuit 50, and based on the distributed reference clock. Thus, a plurality of timing signals having different phases are generated.
  • the generate circuit 48 generates a plurality of timing signals having different phases with the same phase resolution as the cycle of the reference clock.
  • the timing signal distribution circuit 56 selects one of the plurality of timing signals generated by the generate circuit 48 for each of the timing supply units 60, and supplies the selected timing signal to each of the timing supply units 60. .
  • a plurality of timing supply units 60 are provided corresponding to one output unit 90 for every two, and supply a timing signal to the corresponding output unit 90.
  • Each timing supply unit 60 distributes a reference clock from a second distribution point 232 provided downstream of the first distribution point 230 in the reference clock passage path 234, and synchronizes with the distributed reference clock to generate a timing signal. It has a synchronization circuit 66 that outputs the timing signal selected by the distribution circuit 56 to the test module.
  • the loop circuit 110 receives the reference clock that has passed through the second distribution point 232, and loops the received reference clock.
  • the timing at which the reference clock is distributed to the synchronization circuits 66 of the plurality of signal supply units 30 can be made substantially the same. Therefore, the plurality of signal supply units 30 can output timing signals at substantially the same timing.
  • the reference clock passage path 234 include the second distribution point 232 at the most downstream of the plurality of distribution points. Further, it is preferable that each signal supply unit 30 also outputs a reference clock to the loop circuit 110 with respect to the force near the second distribution point 232 on the semiconductor substrate on which the signal supply unit 30 is formed. By measuring the cycle of the reference clock loop by shortening the path from the second distribution point 232 to the output to the loop circuit 110, the reference clock received by the loop circuit 110 and the timing signal output by the signal supply unit 30 Can be reduced. For this reason, it is possible to further reduce the deviation of the timing at which each signal supply unit 30 outputs the timing signal.
  • test apparatus 100 can supply a test pattern to one electronic device 200 from the plurality of test modules 14, and the control unit 12 supplies a plurality of test patterns for supplying the test pattern to one electronic device 200.
  • the delay amount of each reference clock variable delay circuit 36 may be controlled so that the cycle in the signal supply unit 30 that supplies the timing signal to the test module 14 is substantially the same.
  • FIG. 6 is a flowchart illustrating an example of the method of adjusting the timing at which the plurality of signal supply units 30 output the timing signals described with reference to FIGS. 3 to 5.
  • the loop circuit 110 selects! / Of a plurality of reference clocks output from the plurality of signal supply units 30.
  • the reference clock selected by the loop circuit 110 is looped and input to the signal supply unit 30 that has output the reference clock.
  • the counter unit 32 determines whether or not a predetermined time has elapsed. If the predetermined time has not elapsed, the loop of the reference clock is continued. If the predetermined time has elapsed, in S1006, the cycle in the signal supply unit 30 is calculated based on the number of loops of the reference clock. Next, in S1008, it is determined whether or not all the reference clocks output by the plurality of signal supply units 30 have been selected. If all the reference clocks have not been selected, the next reference clock is selected ( S1000), S1002—Repeat the process of S1006.
  • the plurality of timing supply units 60 of the signal supply unit 30 are provided corresponding to the plurality of test modules 14.
  • the time from receiving the timing signal to outputting the test pattern is not necessarily the same.
  • the time varies depending on the characteristics of each test module 14. For this reason, even if a timing signal is input to a plurality of test modules 14 at the same time, a test pattern or the like may not be input to the electronic device 200 at the same time.
  • the test apparatus 100 in the present example adjusts the phase of the timing signal output from each signal supply unit 30 to compensate for the variation.
  • each timing supply unit 60 includes a plurality of flip-flops 62 cascaded, a timing signal selection unit 64, and a synchronization circuit 66. Further, each timing supply unit 60 is provided corresponding to the plurality of test modules 14, receives a timing signal from the timing signal distribution circuit 56, and supplies a timing signal to the corresponding test module 14.
  • the generate circuit 48 generates a timing signal having only one falling or rising edge at a predetermined time, and supplies the timing signal to the timing signal distribution circuit 56. It is preferable that the predetermined time is sufficiently longer than the period of the reference clock.
  • the plurality of flip-flops 62 receive the timing signal from the timing signal distribution circuit 56, and sequentially pass the timing signal to the next-stage flip-flop in accordance with the reference clock distributed from the reference clock passage 234. That is, each flip-flop of the plurality of flip-flops 62 sequentially passes the value of the timing signal to the next flip-flop in accordance with the reference clock.
  • the timing signal selection unit 64 receives the timing signals output from the respective flip-flops of the plurality of flip-flops 62, selects one of the received timing signals, and supplies the selected timing signal to the test module. This adjusts the phase of the timing signal supplied to the test module.
  • the control unit 12 controls the phases of the timing signals supplied to the test modules 14 by the plurality of timing supply units 60.
  • the control unit 12 selects one of the plurality of timing signals by the timing signal selection unit 64 so that the timing at which each test module 14 outputs a test pattern according to the timing signal is substantially the same. Control what is selected.
  • the test apparatus 100 preferably includes means for detecting the timing at which the test module 14 outputs a test pattern.
  • the timing at which the test module 14 outputs the test pattern is detected by the plurality of return circuits 40.
  • the plurality of return circuits 40 are provided corresponding to the plurality of test modules 14, similarly to the plurality of timing supply units 60, and the test module 14 responds to the signal whose value changes at the timing of outputting the test pattern. Input to the return circuit 40.
  • the return system circuit 40 has a plurality of flip-flops 42 connected in cascade. Each of the plurality of flip-flops 42 sequentially transfers the signal input from the test module 14 to the next-stage flip-flop according to the reference clock.
  • the control unit 12 reads the values stored by the plurality of flip-flops 42, and based on which stage the flip-flop changes the value, the test module 14 Detect the output timing. Further, the phase of the timing signal to be supplied to each test module 14 may be given in advance to the control unit 12 based on the specifications of each test module 14.
  • control unit 12 sequentially changes the delay amount of the reference clock variable delay circuit 36, and changes the timing force at which the value of the timing signal changes.
  • a delay amount that is substantially the same as the timing at which the value of the timing signal is fetched may be detected, and the detected delay amount may be set to the delay amount of the reference clock variable delay circuit 36 to a delay amount that is shifted by a half cycle of the reference clock.
  • the control unit 12 includes means for detecting the value of the timing signal stored in each of the plurality of flip-flops 62.
  • the control unit 12 sets the delay amount of the reference clock variable delay circuit 36 to a predetermined value. Then, the generation circuit 48 generates a timing signal based on the reference clock received from the reference clock distribution circuit 80, detects the respective values stored by the plurality of flip-flops 62, and The number of flip-flop stages that change is detected. Next, after changing the delay amount of the reference clock variable delay circuit 36 by a predetermined amount, the control unit 12 similarly generates a timing signal and detects each value stored by the plurality of flip-flops 62. , The number of flip-flop stages whose values change.
  • each time the delay amount of the reference clock variable delay circuit 36 is sequentially changed each value stored in the plurality of flip-flops 62 is detected, and the number of flip-flop stages whose values change is detected. Then, by detecting the amount of delay in which the number of stages of the detected flip-flops changes, the timing force at which the value of the timing signal changes is detected by the flip-flop of the plurality of flip-flops 62, which is the flip-flop. A delay amount substantially equal to the timing is detected. Then, the delay amount of the reference clock variable delay circuit 36 is set to a delay amount that is shifted from the detected delay amount by a half cycle of the reference clock. By such control, the value of the timing signal can be stably detected in each flip-flop.
  • FIG. 7 is a diagram showing a relationship between a timing signal and a reference clock.
  • 7A shows an example in which the delay amount of the reference clock variable delay circuit 36 is not adjusted
  • FIG. 7B shows an example in which the delay amount of the reference clock variable delay circuit 36 is adjusted.
  • An example is shown.
  • the delay amount of the reference clock variable delay circuit 36 is not adjusted, and when the value of the timing signal is taken in according to the flip-flop force of any one of the plurality of flip-flops 62, FIG. As shown in a), the value of the timing signal may be captured at the timing when the value of the timing signal changes. In such a case, the flip-flop cannot stably capture the value of the timing signal.
  • control unit 12 in the present example adjusts the delay amount of the reference clock variable delay circuit 36 as described above, and the flip-flop changes the value of the timing signal as shown in FIG. The timing of taking in and the timing at which the value of the timing signal changes are shifted.
  • each return system circuit 40 outputs a test module signal from a corresponding plurality of test modules 14, such as a fail timing signal indicating the timing at which a failure has occurred in the output pattern output from the electronic device 200.
  • the timing signal is supplied to the timing supply unit 60 via the aggregation circuit 46 and the timing signal distribution circuit 56.
  • the phase of the fail timing signal in each return system circuit 40 may be shifted due to the characteristics of each test module 14. In other words, the time from the generation of the force fail timing signal of each test module 14 to the supply of the force fail timing signal to each return system circuit 40 may differ depending on the force test module 14.
  • the test apparatus 100 supplies a signal from the test module 14 to the signal supply unit 30 so that, for example, when a failure is detected in any one of the test modules 14, the application of the test pattern to the plurality of test modules 14 is stopped.
  • the operation of the plurality of test modules 14 is controlled based on the signals received.
  • the time required for each test module 14 to generate, for example, a fail timing signal, and then to be supplied to each return system circuit 40 depends on the test module 14.
  • the control unit 12 controls the plurality of return circuits 40 so that the timings at which the respective return circuits 40 output the fail timing signal are substantially the same, and compensates for the above-described deviation.
  • each return system circuit 40 has a plurality of flip-flops 42 connected in cascade, a variable delay circuit 34 for the return system, and a return signal selection unit 44. Multiple frits Each flip-flop of the flop 42 receives the fail timing signal, and sequentially passes the fail timing signal to the next flip-flop according to the reference clock distributed from the reference clock passage 234.
  • the return signal selection unit 44 receives a fail timing signal output from each of the plurality of flip-flops 42, and selects any one of the received fail timing signals. Then, by supplying the selected fail timing signal to the timing supply unit 60 via the aggregation circuit 46 and the timing signal distribution circuit 56, the timing of supplying the fail timing signal to the timing supply unit 60 is adjusted.
  • the control unit 12 controls the phase of a file timing signal that the plurality of return circuits 40 supply to the respective timing supply units 60.
  • the control unit 12 controls whether the return signal selection unit 44 selects a shift from among the plurality of fail timing signals.
  • the control unit 12 reads out the values stored in the plurality of flip-flops 42 and detects in which stage the flip-flop changes the value. Then, it controls which of the fail timing signals is to be selected by the return signal selector 44 in accordance with the difference in the detected number of flip-flop stages in each of the return circuits 40.
  • variable delay circuit for return system 34 is provided between the test module 14 and the plurality of flip-flops 42, and delays the fail timing signal and supplies it to the plurality of flip-flops 42.
  • the control unit 12 sequentially changes the delay amount of the variable delay circuit 34 for the return system, and sets the timing force at which the value of the fail timing signal changes.
  • the delay amount of the variable delay circuit 34 for the return system which is almost the same as the timing of capturing the value, is detected, and the delay amount of the detected delay force is set to the delay amount of the variable delay circuit 34 for the return system to a delay amount shifted by a half cycle of the reference clock. I do.
  • the reference clock supplied from the reference clock distribution circuit 80 is stopped, and the plurality of flip-flops (42, 52, 62) are stopped. It is preferable to stop the operation of (42, 52, 62).
  • the clock control circuit 70 supplies a signal for stopping the reference clock to the reference clock distribution circuit 80.
  • the clock control circuit 70 includes a flip-flop 72, a selection unit 74, a counter 76, and a logic circuit. It has a road 78.
  • the flip-flop 72 receives the timing signals output from the plurality of signal supply units 30 and supplies the timing signals to the selection unit 74.
  • the selection unit 74 selects a timing signal output from the signal supply unit 30 that adjusts timing or phase from the plurality of timing signals received from the flip-flop 72, and supplies the selected timing signal to the counter 76.
  • the counter 76 starts counting the reference clock when the value of the received timing signal changes, and outputs a signal to the logic circuit 78 to stop the reference clock when the count reaches a predetermined number.
  • the logic circuit 78 supplies the signal received from the counter 76 to the AND circuit 84 of the reference clock distribution circuit 80, and stops the reference clock supplied to the signal supply unit 30.
  • the control unit 12 sets a predetermined number in the counter 76 and controls the timing of stopping the reference clock. For example, the control unit 12 controls the counter 76 so as to detect a change in the value of the flip-flop force fail timing signal provided at substantially the center of the plurality of flip-flops 42.
  • the plurality of return circuits 40 supply a fail timing signal to each test module 14 via the aggregation circuit 46, the timing signal distribution circuit 56, and the timing supply unit 60.
  • the aggregating circuit 46 receives the fail timing signals output from the plurality of return circuits 40, performs a plurality of types of logical operations based on the plurality of fail timing signals, and supplies each operation result to the timing signal distribution circuit 56.
  • the timing signal distribution circuit 56 supplies each of the received operation results to any one or a plurality of timing supply units 60.
  • the configurations of the aggregation circuit 46 and the timing signal distribution circuit 56 will be described later with reference to FIGS.
  • any of the combined signal supply units 30 When a plurality of signal supply units 30 are combined, any of the combined signal supply units 30 generates a first timing signal for controlling the timing at which the test module 14 supplies a test pattern to the electronic device 200, It functions as a main signal supply unit that is generated in accordance with the phase of the reference clock and is supplied to one or more predetermined pins of the test module 14.
  • the other signal supply unit 30 receives the reference clock from the main signal supply unit and controls the timing at which the test module 14 supplies the test pattern to the electronic device 200.
  • a second timing signal for controlling the sub-signal supply unit is generated according to the phase of the received reference clock and supplied to one or more pins of the test module 14 that are different from the main signal supply unit.
  • the signal supply unit 30-1 functions as a main signal supply unit
  • the signal supply unit 30-2 functions as a slave signal supply unit
  • Each signal supply unit 30 includes a phase adjustment circuit 50 that delays the reference clock received from the main signal supply unit 30 when the signal supply unit 30 functions as the slave signal supply unit 30.
  • the reference clock is also distributed to the phase adjustment circuit 50 at the first distribution point 230 of the reference clock passage 234.
  • a clock transfer circuit for transferring the reference clock to a clock having a sufficiently larger cycle than the reference clock is preferably provided.
  • Each signal supply unit 30 has a flip-flop 38 for supplying a reference clock to the slave signal supply unit when functioning as a main signal supply unit.
  • the flip-flop 38 receives the reference clock changed by the above-described clock changing circuit and supplies the received reference clock to the slave signal supply unit.
  • the phase adjustment circuit 50 receives a reference clock from the flip-flop 38 of the main signal supply unit.
  • the phase adjustment circuit 50 adjusts the phase of the received reference clock and supplies the adjusted reference clock to the generation circuit 48.
  • the generator circuit 48, the timing signal distribution circuit 56, and the timing supply unit 60 generate a timing generation signal based on the phase of the received reference clock, and supply the generated timing generation signal to the test module 14.
  • the phase adjustment circuit 50 of the slave signal supply unit delays the reference clock received from the main signal supply unit, so that the main signal supply unit outputs the first timing signal and the slave signal supply unit And the timing at which the second timing signal is output is substantially the same.
  • FIG. 8 is a diagram showing an example of the configuration of the phase adjustment circuit 50.
  • the phase adjustment circuit 50 includes a phase adjustment variable delay circuit 236, a plurality of cascade-connected flip-flops 52, a master / slave selector 258, and a clock selector 54.
  • the master / slave selector 258 is a reference clock delayed by the phase adjustment variable delay circuit 236 or a reference clock generated by the reference clock generator 10.
  • the clock variable delay circuit 36 selects which of the delayed reference clocks is to be supplied to the plurality of flip-flops 52.
  • the control unit 12 controls which reference clock is to be selected by the master / slave selection unit 258 based on whether the signal supply unit 30 functions as a shift between the main signal supply unit and the slave signal supply unit. .
  • the master / slave selection unit 258 selects the reference clock delayed by the reference clock variable delay circuit 36, and when the signal supply unit 30 functions as the slave signal supply unit, it selects the master / slave selection unit.
  • the section 258 selects the reference clock delayed by the variable delay circuit 236 for phase adjustment.
  • the plurality of flip-flops 52 receive the reference clock selected by the master-slave selector 258, and are generated by the reference clock generator 10 and received according to the reference clock distributed from the reference clock passage 234.
  • the reference clock is sequentially passed.
  • the clock selection unit 54 receives a reference clock output from each of the plurality of flip-flops 52, selects one of the received plurality of reference clocks, and generates a generation circuit 48 and a timing signal distribution.
  • the signal is output as a second timing signal via the circuit 56 and the timing supply unit 60.
  • the control unit 12 controls which reference clock is selected by the clock selection unit 54, so that the main signal supply unit outputs the first timing signal and the slave signal supply unit outputs the second timing.
  • the timing for outputting the signal is substantially the same.
  • the control unit 12 causes the clock selection unit 54 of the main signal supply unit to select a reference clock output from a predetermined flip-flop, and the clock selection unit 54 of the slave signal supply unit outputs a reference clock that is shifted.
  • the selection is controlled so that the timing at which the main signal supply unit outputs the first timing signal is substantially the same as the timing at which the slave signal supply unit outputs the second timing signal.
  • the control unit 12 causes the clock selection unit 54 of the main signal supply unit to select a reference clock output from the flip-flop provided substantially at the center among the plurality of flip-flops 52 connected in cascade. .
  • the timing at which the first timing signal is output due to the variation in the phase of the reference clock applied to each signal supply unit 30 Error with the timing at which the second timing signal is output Can be adjusted.
  • the phase adjustment variable delay circuit 236 also delays the received reference clock by the main signal supply unit and supplies it to the master / slave selection unit 258.
  • the control unit 12 sequentially changes the delay amount of the variable delay circuit 236 for phase adjustment, and the timing at which the value of the reference clock changes changes when one of the plurality of flip-flops 52 changes the value of the reference clock.
  • the delay amount of the phase adjustment variable delay circuit 236 that is substantially the same as the capture timing is detected, and the detected delay amount is set to the delay amount of the phase adjustment variable delay circuit 236 that is shifted by a half cycle of the reference clock. .
  • the setting of the phase adjustment variable delay circuit 236 is preferably performed before the adjustment of the number of flip-flop stages selected by the clock selection unit 54.
  • the timing at which the plurality of signal supply units 30 output the timing signals is adjusted and the characteristics of the test module 14 are adjusted. It is possible to adjust the phase of the timing signal and the phase of the reference clock supplied to each signal supply unit 30 when a plurality of signal supply units 30 are combined, and synchronize the plurality of test modules 14. And the electronic device 200 can be tested with high accuracy.
  • FIG. 9 is a diagram showing an example of the configuration of the generate circuit 48 and the timing signal distribution circuit 56.
  • the generation circuit 48 has a plurality of buses (120-1-1120-8, hereinafter collectively referred to as 120) and an arithmetic circuit 130.
  • the plurality of buses 120 are provided corresponding to the plurality of host computers of the control unit 12, and are controlled by the corresponding host computers.
  • the bus 120 has a flip-flop 122, a distribution circuit 124, and a plurality of flip-flops (126-1 to 126-64, hereinafter collectively referred to as 126).
  • the distribution circuit 124 has 64 output ports, and converts a rate signal supplied from the control unit 12 via the flip-flop 122 into 64 according to a reference clock supplied from the phase adjustment circuit 50. Output from one or more of the output ports. Further, the distribution circuit 124 is supplied with a control signal for controlling which output port outputs the rate signal from the control unit 12 via the flip-flop 122.
  • the rate signal is, for example, a signal indicating H logic, and is based on an output port from which the distribution circuit 124 outputs the rate signal.
  • the distribution circuit 124 sequentially switches the output port from which the rate signal is output from 1 to 64, so that 64 types of timing signals having a phase resolution equal to the period of the reference clock and having different phases can be obtained. Can be generated.
  • a timing signal of an arbitrary cycle can be generated. For example, by changing the cycle for selecting an output port for each of the plurality of buses 120, it is possible to generate a plurality of timing signals having different cycles for each of the plurality of buses 120.
  • the cycle for selecting the output port can be easily changed by changing the cycle of the control signal provided from the control unit 12.
  • the arithmetic circuit 130 includes a plurality of flip-flops (132-1-1-64, hereinafter collectively referred to as 132), a plurality of OR circuits (134-1-1 134-64, hereinafter collectively referred to as 134), And a plurality of flip-flops (136-1-1 136-64; hereinafter collectively referred to as 136).
  • the plurality of flip-flops 132, the plurality of OR circuits 134, and the plurality of flip-flops 136 are provided corresponding to the output ports of the distribution circuit 124, and receive timing signals output from the corresponding output ports.
  • the OR circuit 134 receives a timing signal output from a corresponding output port of each distribution circuit 124 of each of the plurality of nodes 120, and outputs a logical sum of the received timing signals.
  • the control unit 12 exclusively controls each of the distribution circuits 124 so that a plurality of distribution circuits 124 do not simultaneously output a timing signal from the same output port. For example, a plurality of host computers are assigned in advance which output port is to be controlled, out of the 1 1 64 output ports of the distribution circuit 124.
  • each host computer sequentially selects an output port for outputting a timing signal from the assigned output port in the distribution circuit 124 of the corresponding bus 120. Further, the plurality of flip-flops 136 synchronize the respective timing signals and supply them to the timing signal distribution circuit 56.
  • the timing signal distribution circuit 56 includes a plurality of distribution units (140-1-1 140-64, hereinafter collectively referred to as 140), and a plurality of OR circuits (150-1 to 150-96, hereinafter collectively referred to as 150). , And a plurality of flip-flops (152-1-152-96, hereinafter collectively referred to as 152).
  • the plurality of distribution units 140 are provided corresponding to the plurality of output ports of the distribution circuit 124, and A timing signal output from a corresponding output port is received.
  • Each distribution unit 140 includes a flip-flop 142, a distributor 144, a register unit 146, and a plurality of AND circuits (148-1-1148-96, hereinafter collectively referred to as 148).
  • the distributor 144 receives the timing signal via the flip-flop 142, and distributes the timing signal to each of the plurality of AND circuits 148.
  • the plurality of AND circuits 148 are provided corresponding to the plurality of timing supply units 60, and output the logical product of the received timing signal and the signal provided from the register unit 146.
  • the register section 146 stores command data indicating to which timing supply section 60 the timing signal is to be supplied.
  • the register section 146 stores a plurality of bits of command data, each bit corresponding to one of the plurality of timing supply sections 60.
  • the command data is supplied from the control unit 12 to the register unit 146.
  • the control unit 12 stores, in the register unit 146, command data in which a bit corresponding to the timing supply unit 60 to which the timing signal is to be supplied has H logic.
  • the plurality of OR circuits 150 are provided corresponding to the plurality of AND circuits 148, and the plurality of distribution units 140 calculate the OR of the timing signals output from the corresponding AND circuits 148, respectively. Output.
  • the control unit 12 stores the command data in each of the register units 146 such that the AND circuits 148 corresponding to the same timing supply unit 60 do not simultaneously output a timing signal in each of the distribution units 140. That is, in the command data stored in each register unit 146, the command data is supplied to each register unit 146 such that the same bit does not simultaneously indicate the H logic.
  • the plurality of flip-flops 152 are provided corresponding to the plurality of OR circuits 150, synchronize the timing signals output from the plurality of OR circuits 150, and supply the synchronized timing signals to the corresponding timing supply units 60.
  • FIG. 10 is a diagram showing an example of the configuration of the aggregation circuit 46 and the timing signal distribution circuit 56.
  • the timing signal distribution circuit 56 has the same configuration as the timing signal distribution circuit 56 described with reference to FIG.
  • the aggregation circuit 46 has a plurality of aggregation units (160-1-1160-64, hereinafter collectively referred to as 160).
  • the plurality of aggregation units 160 are provided corresponding to the plurality of distribution units 140.
  • Each aggregation section 160 includes a register section 162, a plurality of AND circuits (164-1-164-96, hereinafter collectively referred to as 164), an OR circuit 166, and a shift register section 168, and a plurality of return circuits.
  • a fail timing signal output from the system circuit 40 is received, and a logical sum of two or more fail timing signals of a plurality of fail timing signals is output.
  • the plurality of distribution units 140 are provided corresponding to the plurality of aggregation units 160, and distribute the operation results of the corresponding aggregation units 160 to the plurality of test modules 14.
  • the plurality of AND circuits 164 are provided corresponding to the plurality of return circuits 40, and receive a fail timing signal or the like output from the corresponding return circuit 40. Then, it outputs the logical product of the received file timing signal and the signal provided from the register section 162. Then, the OR circuit 166 outputs a logical sum of the fail timing signals output from the plurality of AND circuits 164.
  • the register unit 162 stores command data indicating which of the plurality of fail timing signals is to be output to the OR circuit 166 as a logical sum of the fail timing signals.
  • the register section 162 stores a plurality of bits of command data, each bit corresponding to one of the plurality of return circuits 40.
  • the register section 162 receives the command data from the control section 12.
  • the control unit 12 stores command data in which the bit corresponding to the fail timing signal to be supplied to the OR circuit 166 is H logic, in the register unit 162.
  • control unit 12 transmits the same command data as the command data stored in the register unit 146 of each distribution unit 140 to the register unit 162 of the aggregation unit 160 corresponding to each distribution unit 140. To be stored. That is, when any of the plurality of test modules 14 grouped by the command data stored in the register unit 146 generates the fail timing signal, the control unit 12 determines the timing based on the fail timing signal. The test signal is supplied to all of the plurality of test modules 14.
  • the corresponding distribution unit 140 and aggregation unit 160 may have a common register unit.
  • the aggregation unit 160 may receive the command data from the register unit 146 of the corresponding distribution unit 140. As a result, the number of register elements of the test apparatus 100 can be reduced.
  • FIG. 11 is a diagram showing an example of the arrangement of the plurality of aggregation units 160 and the plurality of distribution units 140 on a semiconductor substrate (not shown).
  • FIGS. 11A to 11C are diagrams illustrating an example of the arrangement of a plurality of consolidation units 160 and a plurality of distribution units 140 on a semiconductor substrate.
  • the aggregation circuit 46 further includes a plurality of flip-flops (172-1-172-64, hereinafter collectively referred to as 172) provided corresponding to the plurality of aggregation units 160.
  • the plurality of flip-flops 172 supply the plurality of fail timing signals received from the return circuit 40 to the plurality of aggregation circuits 46 in synchronization.
  • the timing signal distribution circuit 56 further has a plurality of flip-flops (174-1-174-64, hereinafter collectively referred to as 174) provided corresponding to the plurality of distribution units 140.
  • the plurality of flip-flops 174 supply the plurality of fail timing signals received from the corresponding distribution unit 140 to the OR circuit 150 in synchronization with each other.
  • the aggregation circuit 46 includes a plurality of flip-flops (180-1—180—64, hereinafter referred to as 180) provided corresponding to the plurality of aggregation units 160. May be included).
  • the plurality of flip-flops 180 are cascaded, and sequentially supply a fail timing signal to the corresponding aggregation circuit 46. That is, a fail timing signal is supplied to each aggregation circuit 46 at a different timing.
  • a plurality of OR circuits (250-2-250-64, hereinafter collectively referred to as “250”) may be provided in place of the OR circuit 150.
  • the plurality of OR circuits 250 are provided corresponding to the plurality of distribution units (140-2 140-64).
  • OR circuit 25 0 is cascade-connected, and the OR circuit 250-2 outputs the logical sum of the fail timing signals output from the distributors 140-1 and 140-2.
  • the other OR circuit 250 outputs a logical sum of the logical sum output from the preceding logical OR circuit 250 and the corresponding fail timing signal output from the distribution unit 140.
  • the aggregation unit 160 and the corresponding distribution unit 140 are connected in series in the first direction on the semiconductor substrate.
  • the register unit 162 and the register unit 146 are provided in the aggregation unit 160 and the distribution unit 140, respectively.
  • the common register unit 146 is provided outside.
  • the plurality of register units 146 are provided corresponding to the plurality of aggregating units 160 and the plurality of distributing units 140.
  • a logical operation is performed using any one of the plurality of fail timing signals.
  • a control signal of multiple bits for controlling which of the plurality of test modules 14 the logical operation result is distributed to the corresponding aggregation unit 160 and distribution unit 140.
  • Supply As shown in FIG. 11 (b), it is preferable that each register section 146 and the corresponding aggregating section 160 and distribution section 140 be connected in the first direction.
  • the wiring connecting the aggregation unit 160 and the test module 14 that is, the wiring connecting the aggregation unit 160 and the return circuit 40 It is preferable that at least a part is provided along a second direction perpendicular to the first direction.
  • at least a part of the wiring connecting the distribution unit 140 and the test module 14, that is, at least a part of the wiring connecting the distribution unit 140 and the timing supply unit 60 is perpendicular to the first direction. It is preferable to be provided along a suitable second direction.
  • FIG. 12 shows the configuration of a plurality of flip-flop units (186-1-186-7, hereinafter collectively referred to as 186) and a plurality of selection units (188-1-188-7, hereinafter collectively referred to as 188).
  • An example is shown.
  • Fig 3 Each of the plurality of flip-flops (42, 52, 62) described with reference to FIG. 3 has the same configuration as the plurality of flip-flop units 186 described with reference to FIG.
  • Each of the clock selection unit 54, the return signal selection unit 44, and the timing signal selection unit 64 described above may have the same configuration as the plurality of selection units 188 described in FIG.
  • the plurality of flip-flop units 186 are cascade-connected, and each flip-flop unit 186 has a cascade-connected flip-flop.
  • the flip-flop unit 186 receives the input reference clock, timing signal, fail timing signal, and the like, and the cascade-connected flip-flops sequentially pass the received signals to the next-stage flip-flop in accordance with the reference clock.
  • each flip-flop unit 186-m has flip-flops cascaded in 2 m - 1 stages.
  • the plurality of selection units 188 are provided corresponding to the plurality of flip-flop units 186, and output either a signal input to the corresponding flip-flop unit 186 or a signal output from the corresponding flip-flop unit 186. Select and supply to the flip-flop unit 186 at the next stage. Whether or not each of the selection units 188 selects a shift signal is controlled by the control unit 12. With such a configuration, the reference clock, the timing signal, the fail timing signal, and the like can be easily controlled so as to pass through a desired number of flip-flops.
  • the return circuit 40, the phase adjustment circuit 50, and the timing supply unit 60 further include a means for reading the value stored in each of the plurality of flip-flops (42, 52, 62). Is preferred.
  • a plurality of AND circuits 190 may be further provided. The plurality of AND circuits 190 receive the values stored in the respective flip-flops and supply the values stored in the respective flip-flops to the control unit 12 according to a control signal given from the control unit 12.
  • FIG. 13 shows an example of a configuration of a write control circuit provided in the control section 12 and controlling the plurality of register sections 146.
  • the write control circuit includes a plurality of request signal storage units (212-1 212-8, hereinafter collectively referred to as 212), a selector 202, a flip-flop 206, and a plurality of flip-flops (208-1-208-4, hereinafter 208) ), A plurality of AND circuits 210, a counter 222, A setting unit 228, an AND circuit 216, and a writing unit 204 are provided.
  • the selector 202 is provided so as to be able to receive internal clocks (CLKA-CLKH) of a plurality of host computers provided in the control unit 12, and selects and outputs one of the internal clocks.
  • the selector 202 is supplied with a selection control signal from the flip-flop 206, and selects one of the clocks according to the selection control signal.
  • the flip-flop 206 is supplied with a selection control signal, and supplies the selection control signal to the selector 202 according to an input clock.
  • the selection control signal is a signal for selecting any one of the internal clocks supplied to the host computer power selector 202.
  • the plurality of request signal storage units 212 are provided corresponding to the plurality of host computers, and store write request signals corresponding to the host computers.
  • the write request signal is an H logic signal indicating that the command data of one of the register units 146 is rewritten.
  • Each request signal storage unit 212 receives a write request signal via the plurality of flip-flops 208 and the AND circuit 210.
  • the plurality of flip-flops (208-1-1 208-3) remove so-called metastable of the write request signal.
  • the flip-flop 208-4 and the AND circuit 210 are used to supply the write control signal to the corresponding request signal storage unit 212 only during the very small rising edge force of the applied write control signal. Provided.
  • the host selection unit 214 sequentially selects the plurality of request signal storage units 212, receives and outputs the storage data stored in the selected request signal storage unit 212.
  • the counter 222 sequentially generates a plurality of host identification signals indicating the plurality of request signal storage units 212 and supplies the host identification signals to the host selection unit 214.
  • the host selection unit 214 stores the request signal identified by the sequentially received host identification signals.
  • the part 212 is sequentially selected.
  • the counter 222 sequentially generates binary numbers from, for example, zero to twice the number of the plurality of request signal storage units 212, and outputs the data obtained by removing the generated binary power least significant bit to the host identification signal. Is output as In this example, the write control circuit includes eight request signal storage units 212, and the counter 222 sequentially generates binary numbers from 0000 to 1111 in ascending order.
  • the host selection unit 214 transmits command data (CS-ST1-CS_ST8) and command data to be written from each host computer in response to the write request signal.
  • the writing unit 204 receives the storage data output by the host selection unit 214, the command data to be written into the register unit 146, and the register unit specifying data that specifies the register unit 146 to which the command data is to be written. If the stored data is a write request signal, the command data is written into the register section 146 specified by the register section specifying data.
  • the writing unit 204 has a flip-flop 218 and a flip-flop 220.
  • the flip-flop 218 supplies command data to the register unit 146 specified by the register unit specifying data, and the flip-flop 220 outputs a write enable signal for permitting writing to the register unit 146.
  • the reset unit 228 resets the write request signal stored in the request signal storage unit 212 selected by the host selection unit 214 when the storage data write request signal received by the host selection unit 214 is received. I do. For example, the reset unit 228 receives a plurality of stored data stored in the plurality of request signal storage units 212 and a host identification signal generated by the counter unit, and the request signal storage unit 212 corresponding to the host identification signal stores the received data. If the stored data is a write request signal, the request signal storage unit 212 specified by the host specifying signal stores and resets the write request signal.
  • the reset unit 228 includes a selector 224 and an AND circuit 226.
  • the selector 224 receives an 8-bit signal in which the stored data stored in the plurality of request signal storage units 212 are each a bit, and in the received signal, the bit specified by the host specifying signal is H logic. In some cases, a reset signal with only the relevant bit set to H logic is supplied to the AND circuit 226.
  • the AND circuit 226 receives the least significant bit of the binary number generated by the counter 222, and, when the least significant bit of the binary number generated by the counter 222 is H logic, sends a reset signal to the request signal storage unit 212. Then, the request signal storage unit 212 is reset according to the position of the bit of the reset signal indicating H logic.
  • the AND circuit 216 transfers the storage data output by the host selection unit 214 to the flip-flop of the writing unit 204. Supply to 220.
  • the command data of each register section 146 can be efficiently rewritten. Since the command data of the register section 146 can be rewritten from any of the plurality of host computers, the register section 146 can be shared and used by a plurality of host computers. For example, for each test, which host computer uses each register section 146 can be assigned, and the number of register elements of the test apparatus 100 can be reduced.
  • a plurality of signal supply units can adjust the timing of outputting a timing signal.

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Abstract

　電子デバイスを試験する試験装置であって、入力される入力信号に基づいて、電子デバイスを試験するための出力信号を出力する複数の信号供給部と、出力信号をループさせ、それぞれの出力信号を出力した信号供給部に入力信号として入力するループ回路と、それぞれの信号供給部において、入力信号が入力されてから、ループ信号が入力されるまでの周期を測定するカウンタ部と、カウンタ部が測定したそれぞれの信号供給部における周期が略同一となるように、信号供給部が出力信号を出力するタイミングを制御する制御部とを備える試験装置を提供する。

Description

明 細 書
試験装置及び試験方法
技術分野
[0001] 本発明は、電子デバイスを試験する試験装置及び試験方法に関する。文献の参照 による組み込みが認められる指定国については、下記の出願に記載された内容を参 照により本出願に組み込み、本出願の記載の一部とする。
欄 2003— 322091 出願曰 平成 15年 9月 12曰
背景技術
[0002] 従来、半導体回路等の電子デバイスを試験する試験装置は、電子デバイスに所定 のパターンを印加することにより試験を行っている。試験装置は、予め与えられたパ ターンや、試験レート等を電子デバイスに印加するテストモジュールと、テストモジュ ールが電子デバイスにパターン等を印加するタイミングを制御するタイミング制御モ ジュールとを備えている。
[0003] テストモジュールは、試験するべき電子デバイスのピン数に応じて複数設けられ、ま たタイミング制御モジュールは、試験開始のタイミングを発生するためのモジュール、 パターン印加のタイミングを発生するためのモジュール等のように複数設けられて ヽ る。従来、タイミング制御モジュールは、その機能に応じてそれぞれ構成される。
[0004] 本発明に関連する特許文献等は、現在認識していないため、その記載を省略する
発明の開示
発明が解決しょうとする課題
[0005] 前述したように、従来は、タイミング制御モジュールを、その機能に応じて構成して いるため、複数種類のタイミング制御モジュールを製造する必要があり、製造コストの 上昇を招いてしまう。また、それぞれのタイミング制御モジュールの汎用性が低ぐ電 子デバイスの試験の効率を低下させてしまう。このような問題を解消するために、全て の機能を実現できる構成をそれぞれのモジュールに設け、各モジュールの機能を切 り替え可能とすることが考えられる。これにより、同種のモジュールのみで、電子デバ イスの試験を行うことができる。
[0006] しかし、電子デバイスを試験するために必要な機能は多種に渡り、またそれぞれの 機能を実現するために多数のピンが必要であり、全ての機能を 1モジュールで実現し ようとすると、モジュールのピン数が膨大となってしまい、現実的でない。このため、同 一の構成を有する複数のモジュールによって、全ての機能を実現することが考えられ る。し力し、このような場合には、それぞれのモジュール間の同期を取らなければなら ないという問題が生じる。
[0007] また、他の課題として、異なる製造元で製造されたテストモジュール間では、信号の 入力から出力までの時間等の特性が異なる場合があるため、これらのテストモジユー ルは同時に使用することが困難であった。また、タイミング制御モジュール力 複数の テストモジュールから、それぞれフェイルデータ等を受け取り、複数のフェイルデータ を論理演算して集約した複数のデータを、複数のテストモジュールに分配する場合 がある。このような場合においても、それぞれの集約処理、それぞれの分配処理は、 同期して行う必要がある。以上のように、試験装置が複数の信号供給部 30、複数の テストモジュール 14を用いて電子デバイスの試験を行う場合、これらの間の信号の授 受で同期を取る必要がある。
[0008] また、それぞれの集約処理、分配処理を行うためには、多数のレジスタが必要とな つてしまい、回路規模やコストの増大を招いてしまう。このため、レジスタ数を低減する 必要がある。また、集約処理、分配処理を行うためには、多数の信号線が必要となる 力 半導体基板上に多数の信号線を形成する場合には、回路配置を検討する必要 がある。
課題を解決するための手段
[0009] 上記課題を解決するために、本発明の第 1の形態にぉ ヽては、電子デバイスを試 験する試験装置であって、入力される入力信号に基づいて、電子デバイスを試験す るための出力信号を出力する複数の信号供給部と、出力信号をループさせ、それぞ れの出力信号を出力した信号供給部に入力信号として入力するループ回路と、それ ぞれの信号供給部において、入力信号が入力されてから、ループ信号が入力される までの周期を測定するカウンタ部と、カウンタ部が測定したそれぞれの信号供給部に おける周期が略同一となるように、信号供給部が出力信号を出力するタイミングを制 御する制御部とを備える試験装置を提供する。
[0010] 基準クロックを生成する基準クロック生成部と、電子デバイスの試験に用いる試験パ ターンを、電子デバイスに供給する複数のテストモジュールとを更に備え、それぞれ の信号供給部は、基準クロックを入力信号として受け取り、受け取った基準クロックに 基づいて、テストモジュールを動作させるタイミング信号を生成し、基準クロックとタイミ ング信号とを同期して出力し、ループ回路は、信号供給部が出力した基準クロックを ループさせて当該信号供給部に入力信号として入力してよ 、。
[0011] それぞれの信号供給部は、位相の異なる複数のタイミング信号を生成し、制御部は
、信号供給部が生成した複数のタイミング信号のうち 、ずれのタイミング信号をそれ ぞれのテストモジュールに供給させるかを切り替えることにより、それぞれのテストモジ ユール力 電子デバイスに試験パターンを供給するタイミングを制御してよ!、。
[0012] それぞれの信号供給部は、基準クロック生成部力 基準クロックを受け取り、ループ 回路に出力する基準クロック通過経路と、基準クロック通過経路における第 1分配点 力 基準クロックが分配され、分配された基準クロックに基づ ヽて複数のタイミング信 号を生成するジェネレート回路と、ジェネレート回路が生成した複数のタイミング信号 のうち、いずれかのタイミング信号を選択する第 1マトリクス回路と、基準クロック通過 経路において第 1分配点より下流に設けられた第 2分配点力 基準クロックが分配さ れ、分配された基準クロックに同期して、第 1マトリクス回路が選択したタイミング信号 をテストモジュールに出力する同期回路とを有し、ループ回路は、第 2分配点を通過 した基準クロックを受け取り、受け取った基準クロックをループさせてよい。
[0013] それぞれの信号供給部は、基準クロック通過経路に設けられ基準クロックを遅延さ せる基準クロック用可変遅延回路を更に有し、制御部は、カウンタ部が測定したそれ ぞれの信号供給部における周期に基づいて、それぞれの基準クロック用可変遅延回 路の遅延時間を制御することにより、同期回路に基準クロックが分配されるタイミング を略同一にしてよい。
[0014] 基準クロック通過経路は、基準クロックを信号供給部のそれぞれのブロックに分配 するための複数の分配点を有し、第 2分配点を、複数の分配点のうち最も下流に有し てよい。ループ回路は、複数の信号供給部が出力する基準クロックを順次選択して ループさせ、カウンタ部は、ループ回路が順次ループさせた基準クロックに対応する 信号供給部における周期を測定してよい。
[0015] ループ回路は、順次選択したそれぞれの基準クロックを、略同一の経路でループさ せて信号供給部に入力してよい。基準クロック生成部が生成した基準クロックを受け 取り、受け取った基準クロックをそれぞれの信号供給部に分配する基準クロック分配 回路を更に備え、ループ回路は、順次選択したそれぞれの基準クロックを、同一の経 路で基準クロック分配回路にループし、基準クロック分配回路は、ループ回路から受 け取った基準クロックを、対応する信号供給部に入力してよい。
[0016] ループ回路は、一の信号供給部力 受け取る基準クロックを連続してループさせ、 カウンタ部は、予め定められた時間に、基準クロックが何回ループしたかを計数する ことにより、当該信号供給部における周期を測定してよい。
[0017] 試験装置は、複数のテストモジュールから、一の電子デバイスに試験パターンを供 給可能であり、制御部は、一の電子デバイスに試験パターンを供給する複数のテスト モジュールにタイミング信号を供給する信号供給部における周期を略同一としてよい
[0018] 本発明の第 2の形態においては、入力される入力信号に基づいて、電子デバイス を試験するための出力信号を出力する複数の信号供給部を備える試験装置におい て、信号供給部が出力信号を出力するタイミングを調整する試験装置調整方法であ つて、出力信号をループさせ、それぞれの出力信号を出力した信号供給部に入力信 号として入力させるループ段階と、それぞれの信号供給部において、入力信号が入 力されてから、ループ信号が入力されるまでの周期を測定する測定段階と、測定段 階において測定したそれぞれの信号供給部における周期が略同一となるように、信 号供給部が出力信号を出力するタイミングを制御する制御段階とを備える試験方法 を提供する。
[0019] 複数の戻り系回路は、タイミング供給部を介してフェイルタイミング信号をそれぞれ のテストモジュールに供給してよい。試験装置は、複数の戻り系回路が出力するフエ ィルタイミング信号を受け取り、複数のフェイルタイミング信号に基づいて論理演算を 行う集約回路を更に備え、複数のタイミング供給部は、集約回路の論理演算の結果 を対応するテストモジュールに供給してょ 、。
[0020] なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐ これらの特徴群のサブコンビネーションもまた、発明となりうる。
発明の効果
[0021] 本発明によれば、複数の信号供給部が、タイミング信号を出力するタイミングの調 整を行うことができる。
図面の簡単な説明
[0022] [図 1]本発明の実施形態に係る試験装置 100の構成の一例を示す図である。
[図 2]スィッチマトリクス 20の構成の一例を示す図である。
[図 3]信号供給部 30及びクロック制御回路 70の構成の一例を示す図である。
[図 4]ループ回路 110の構成の一例を示す図である。
[図 5]基準クロック分配回路 80の構成の一例を示す図である。
[図 6]図 3から図 5において説明した、複数の信号供給部 30がタイミング信号を出力 するタイミングの調整方法の一例を示すフローチャートである。
[図 7]タイミング信号と基準クロックとの関係を示す図である。図 7 (a)は、基準クロック 用可変遅延回路 36の遅延量を調整しない場合の一例を示し、図 7 (b)は、基準クロ ック用可変遅延回路 36の遅延量を調整した場合の一例を示す。
[図 8]位相調整回路 50の構成の一例を示す図である。
[図 9]ジェネレート回路 48及びタイミング信号分配回路 56の構成の一例を示す図で める。
[図 10]集約回路 46及びタイミング信号分配回路 56の構成の一例を示す図である。
[図 11]複数の集約部 160及び複数の分配部 140の、半導体基板（図示しない)上に おける配置例を示す図である。図 11 (a)—図 11 (c)は、それぞれ、複数の集約部 16 0及び複数の分配部 140の、半導体基板上における配置の一例を示す図である。
[図 12]複数のフリップフロップ部 186及び複数の選択部 188の構成の一例を示す図 である。
[図 13]制御部 12に設けられる、複数のレジスタ部 146を制御する書込制御回路の構 成の一例を示す図である。
符号の説明
10·· '基準クロック生成部、 12· · '制御部、 14· · 'テストモジュール、 16· · 'デバイス 接触部、 20· · 'スィッチマトリクス、 30· · ·信号供給部、 32· · 'カウンタ部、 34· · '戻り 系用可変遅延回路、 36·· ·基準クロック用可変遅延回路、 38··，フリップフロップ、 4 0· · '戻り系回路、 42· · '複数のフリップフロップ、 44· · '戻り信号選択部、 46· · ·集 約回路、 48· · 'ジェネレート回路、 50· · '位相調整回路、 52· · '複数のフリップフロッ プ、 54· · 'クロック選択部、 56·· 'タイミング信号分配回路、 60· · 'タイミング供給部、 62·· '複数のフリップフロップ、 64· · 'タイミング信号選択部、 66· ··同期回路、 70· · •クロック制御回路、 72· · 'フリップフロップ、 74· · '選択部、 76·· 'カウンタ、 78· · ·論 理回路、 80· · 'クロック分配回路、 82· · '分配器、 84· · '論理積回路、 86·· '論理和 回路、 88···分配器、 90···出力部、 100···試験装置、 110···ループ回路、 112· • ·基準クロック選択部、 114· · ·基準クロック選択部、 116·· ·論理和回路、 117··· 論理積回路、 118···分配器、 119· "フリップフロップ、 120···バス、 122···フリツ プフロップ、 124·· '分配回路、 126· · 'フリップフロップ、 130· · '演算回路、 132· · · フリップフロップ、 134···論理和回路、 136· "フリップフロップ、 140···分配部、 14 2· · 'フリップフロップ、 144· '分配器、 146· ··レジスタ部、 148· · '論理積回路、 15 0· · '論理和回路、 152· · 'フリップフロップ、 160· · '集約部、 162· · ·レジスタ部、 16 4· · '論理積回路、 166· · '論理和回路、 168· · 'シフトレジスタ部、 172· · 'フリップフ 口ップ、 174· · 'フリップフロップ、 178· · 'フリップフロップ、 180· · 'フリップフロップ、 186· · 'フロップフロップ部、 188· · '選択部、 190· · '論理積回路、 200· · '電子デ バイス、 202· · 'セレクタ、 204· ··書込部、 206·· 'フリップフロップ、 208· · 'フリップ フロップ、 210· · '論理積回路、 212· ··要求信号格納部、 214· · 'ホスト選択部、 21 6·· '論理積回路、 218·· 'フリップフロップ、 220· · 'フリップフロップ、 222· · 'カウン タ、 224· · 'セレクタ、 226· · '論理積回路、 230· · '第 1分配点、 232· · '第 2分配点 、 234· · ·基準クロック通過経路、 236· · ·位相調整用可変遅延回路、 250· · '論理 和回路、 258···主従選択部
発明を実施するための最良の形態 [0024] 以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の 範隨こかかる発明を限定するものではなぐまた実施形態の中で説明されている特 徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
[0025] 図 1は、本発明の実施形態に係る試験装置 100の構成の一例を示す。試験装置 1 00は、複数の電子デバイス（200— 1一 200— n、以下 200と総称する）を試験する。 試験装置 100は、基準クロック生成部 10、制御部 12、複数のテストモジュール（14 - 1一 14 48、以下 14と総称する）、デバイス接触部 16、及びスィッチマトリクス 20を備 える。
[0026] デバイス接触部 16は、例えば複数の電子デバイス 200を載置するテストヘッドであ つて、複数のテストモジュール 14と複数の電子デバイス 200とを電気的に接続する。 それぞれのテストモジュール 14は、 1又は複数の電子デバイス 200と電気的に接続 される。また、それぞれの電子デバイス 200は、 1又は複数のテストモジュール 14と電 気的に接続される。例えば、テストモジュール 14及び電子デバイス 200は、それぞれ 定められた数の入出力ピンを有し、それぞれのピン数に応じてテストモジュール 14と 電子デバイス 200とが接続される。
[0027] また、テストモジュール 14は、与えられる試験パターンを、対応する電子デバイス 2 00に供給するモジュールであってよい。本例において、それぞれのテストモジュール 14は、制御部 12から予め試験パターンが与えられ、スィッチマトリクス 20からそれぞ れ与えられるタイミング信号に応じたタイミングで、試験パターンを電子デバイス 200 に供給する。また、テストモジュール 14は、電子デバイス 200が出力する信号に基づ いて、電子デバイス 200の良否を判定してもよい。この場合、テストモジュール 14は、 電子デバイス 200のフェイルデータを格納するフェイルメモリを有して!/、てもよく、また フェイルデータを制御部 12に供給してもよ 、。
[0028] 基準クロック生成部 10は、予め定められた周波数の基準クロックを生成する。試験 装置 100の各構成要素は、当該基準クロックに応じて動作する。スィッチマトリクス 20 は、基準クロックに基づいて、位相の異なる複数のタイミング信号を生成し、それぞれ のテストモジュール 14に供給する。つまり、スィッチマトリクス 20は、タイミング信号を テストモジュール 14に供給することにより、それぞれのテストモジュール 14が動作す るタイミングを制御する。
[0029] 制御部 12は、スィッチマトリクス 20がいずれの位相のタイミング信号を、それぞれの テストモジュール 14に供給するかを制御する。また、制御部 12は、それぞれのテスト モジュール 14に、試験パターンを予め供給する。制御部 12は、例えばワークステー シヨン等のホストコンピュータであってよい。また制御部 12は、複数のホストコンビユー タを有していてもよい。この場合、それぞれのホストコンピュータは、それぞれ試験す るべき電子デバイス 200が割り当てられており、割り当てられた電子デバイス 200に 接続されたテストモジュール 14、及び当該テストモジュール 14に供給されるタイミン グ信号の位相を制御する。
[0030] 図 2は、スィッチマトリクス 20の構成の一例を示す。スィッチマトリクス 20は、複数の テストボード（22— 1、 22-2,以下 22と総称する）を有する。テストボード 22には、基 準クロック分配回路 80、クロック制御回路 70、複数の信号供給部（30— 1一 30— 16、 以下 30と総称する）、複数の出力部 90、及びループ回路 110が設けられる。ループ 回路 110及びクロック制御回路 70の構成及び動作については、図 3において後述す る。
[0031] 基準クロック分配回路 80は、基準クロック生成部 10が生成した基準クロックを受け 取り、スィッチマトリクス 20の各構成要素に分配する。信号供給部 30は、入力信号と して入力される基準クロックに基づいて、電子デバイス 200を試験するための出力信 号を出力する。例えば、信号供給部 30は、電子デバイス 200に試験パターンを印加 するタイミングを示すタイミング信号、電子デバイス 200の試験を開始するタイミングを 示すタイミング信号、電子デバイス 200の試験を停止するタイミングを示すタイミング 信号、電子デバイス 200のフェイルデータを取りこむタイミングを示すタイミング信号 等を、出力部 90を介してテストモジュール 14に供給する。
[0032] 本例においてそれぞれの信号供給部 30は、入力される基準クロックに基づいて、 位相の異なる複数のタイミング信号を、前述した出力信号として生成する。そして、制 御部 12は、信号供給部 30が生成した複数のタイミング信号のうちいずれのタイミング 信号をそれぞれのテストモジュール 14に供給させるかを、それぞれの信号供給部 30 において切り替える。これにより、例えばそれぞれのテストモジュール 14力 電子デ バイス 200に試験パターンを供給するタイミングを制御することができる。また、信号 供給部 30は、タイミング信号と同期して、タイミング信号の生成に用いた基準クロック を出力する。
[0033] また、複数の信号供給部 30は、電子デバイス 200に試験パターンを印加するタイミ ングの制御、電子デバイス 200の試験を開始するタイミングの制御、電子デバイス 20 0の試験を停止するタイミングの制御、電子デバイス 200のフェイルデータを取りこむ タイミングの制御等のように、予め機能が割り当てられる。また、それぞれの信号供給 部 30は、同一の構成を有する集積回路であって、動作モードを切り替えることにより 、前述した機能の全てを実行する回路構成を有する。当該動作モードは、制御部 12 により制御される。このように、それぞれの信号供給部 30の構成を同一とすることによ り、信号供給部 30の汎用性を向上させることができる。
[0034] また、信号供給部 30のピン数によっては、一の信号供給部 30に前述した機能の全 てを実行できる回路構成を備えさせた場合、信号供給部 30の入出力ピン数が不足 する場合がある。このような場合、複数の信号供給部 30を組み合わせることにより、 入出力ピン不足を解消する。例えば、試験装置 100は、図 2に示すように、信号供給 部 30— 1と信号供給部 30— 2を組み合わせて動作させる。本例における制御部 12は 、信号供給部 30のそれぞれの組み合わせに、上述した機能のいずれかを割り当て て動作させる。
[0035] 複数の出力部 90は、複数のテストモジュール 14と対応して設けられ、複数の信号 供給部 30のうち、いずれかからタイミング信号を受け取り、受け取ったタイミング信号 を対応するテストモジュール 14に供給する。それぞれの出力部 90に、いずれの信号 供給部 30からタイミング信号を供給するかは、それぞれのテストモジュール 14の機 能、及びそれぞれの信号供給部 30の機能に応じて制御部 12が制御する。
[0036] 試験装置 100は、複数の信号供給部 30、複数のテストモジュール 14を用いて電子 デバイス 200の試験を行っているため、これらの間の信号の授受で同期を取ることが 好ましい。本例における試験装置 100は、以下の調整を行う。
(1)複数の信号供給部 30が、タイミング信号を出力するタイミングの調整
(2)テストモジュール 14の特性に応じた、タイミング信号の位相の調整 (3)複数の信号供給部 30を組み合わせた場合における、それぞれの信号供給部 30 に与えられる基準クロックの位相の調整
まず、複数の信号供給部 30が、タイミング信号を出力するタイミングの調整につい て、図 3から図 6を用いて説明する。
[0037] 図 3は、信号供給部 30及びクロック制御回路 70の構成の一例を示す図である。信 号供給部 30は、タイミング信号分配回路 56、集約回路 46、ジェネレート回路 48、複 数の戻り系回路 40、複数のタイミング供給部 60、位相調整回路 50、基準クロック用 可変遅延回路 36、フリップフロップ 38、カウンタ部 32及び基準クロック通過経路 234 を有する。また、クロック制御回路 70は、フリップフロップ 72、選択部 74、カウンタ 76 、及び論理回路 78を有する。
[0038] 基準クロック通過経路 234は、基準クロック生成部 10から、基準クロック分配回路 8 0を介して基準クロックを受け取り、ループ回路 110に出力する。基準クロック通過経 路 234は、受け取った基準クロックを信号供給部 30のそれぞれのブロックに分配す るための複数の分配点を有しており、信号供給部 30に設けられたフリップフロップ等 は、当該基準クロックに応じて動作する。
[0039] 基準クロック用可変遅延回路 36は、基準クロック通過経路 234に設けられ、基準ク ロックを遅延させる。基準クロック用可変遅延回路 36は、基準クロック通過経路 234 における複数の分配点より上流に設けられることが好まし 、。基準クロック通過経路 2 34を通過した基準クロックは、ループ回路 110に入力される。
[0040] ループ回路 110は、それぞれの信号供給部 30が出力する基準クロックをループさ せ、基準クロック分配回路 80を介して、それぞれの基準クロックを出力した信号供給 部 30に入力信号として入力する。ループ回路 110は、順次選択したそれぞれの基準 クロックを、略同一の経路でループさせて信号供給部 30に入力することが好ましい。 試験装置 100は、当該ループの周期を測定することにより、それぞれの信号供給部 3 0がタイミング信号を出力するタイミングのノ ツキを検出する。それぞれの信号供給 部 30がタイミング信号を出力するタイミングを調整することにより、複数の信号供給部 30から複数のテストモジュール 14にタイミング信号を供給しても、複数のテストモジュ ール 14を同期させて動作させることができる。 [0041] 図 4は、ループ回路 110の構成の一例を示す図である。ループ回路 110は、複数 の基準クロック選択部（112— 1— 112— 4、 114— 1一 114— 2)、論理和回路 116、論 理積回路 117、フリップフロップ 119、及び分配器 118を有する。ループ回路 110は 、複数の信号供給部 30が出力する基準クロック受け取り、受け取った基準クロックを 順次選択してループさせる。
[0042] 本例においては、複数の基準クロック選択部（112— 1— 112— 4、 114 1一 114 2 )、及び論理和回路 116が、複数の基準クロックのうちの一の基準クロックを順次選択 する。論理積回路 117は、選択された基準クロックと、フリップフロップ 119が出力す る信号との論理積を分配器 118に出力する。フリップフロップ 119は、基準クロックの ループを行うか否かを制御する。フリップフロップ 119には、制御部 12から、基準クロ ックのループを行うか否かを制御する信号が与えられ、分配器 118から与えられる基 準クロックの反転信号に応じて、当該信号を出力する。分配器 118は、論理積回路 1 17が出力する基準クロックを、基準クロック分配回路 80にループさせる。ループ回路 110は、順次選択したそれぞれの基準クロックを、同一の経路で基準クロック分配回 路 80にループさせる。これにより、それぞれの信号供給部 30の周期の測定誤差を低 減することができる。
[0043] 図 5は、基準クロック分配回路 80の構成の一例を示す図である。基準クロック分配 回路 80は、分配器 82、論理積回路 84、論理和回路 86、及び分配器 88を有する。 分配器 82は、基準クロック生成部 10から基準クロックを受け取り、当該基準クロックに 応じて動作するべき構成要素に基準クロックを分配する。論理積回路 84は、分配器 82から基準クロックを受け取り、後述するクロック制御回路 70から与えられる信号と、 基準クロックとの論理積を出力する。つまり、論理積回路 84は、クロック制御回路 70 カゝら与えられる信号に基づ ヽて、基準クロックを通過させるか否かを選択する。
[0044] 論理和回路 86は、論理積回路 84から受け取る基準クロックと、ループ回路 110か らループされた基準クロックとの論理和を出力する。ループの周期を測定する場合、 クロック制御回路 70は、論理積回路 84に L論理を入力し、基準クロック生成部 10か ら供給される基準クロックを通過させな 、ように制御する。ループの周期を測定しな 、 場合、クロック制御回路 70は、論理積回路 84に H論理を入力する。分配器 88は、論 理和回路 86が出力した基準クロックを、複数の信号供給部 30に供給する。ループの 周期を測定する場合、分配器 88は、受け取った基準クロックを、ループの周期の測 定を行って ヽる信号供給部 30に供給する。
[0045] また、ループ回路 110は、一の信号供給部 30から受け取る基準クロックを連続して ループさせることが好ましい。つまり、それぞれの基準クロックを所定時間内で複数回 ループさせることが好ましい。カウンタ部 32 (図 3参照）は、所定時間内に基準クロック が何回ループしたかを計数し、計数結果に基づいて、ループ回路 110が順次ループ させた基準クロックに対応する信号供給部 30における周期を測定する。
[0046] 例えば、カウンタ部 32は、分配器 82から基準クロックを受け取り、当該基準クロック のパルスを所定回数計数する間に、ループ回路 110が基準クロックを何回ループさ せたかを計数する。この場合、カウンタ部 32には、ループ回路 110によってループさ れた基準クロックが入力される。
[0047] そして、カウンタ部 32は、これらの計数結果に基づ!/、て、それぞれの信号供給部 3 0において、入力信号 (基準クロック）が入力されてから、ループ信号 (基準クロック）が 入力されるまでの周期を測定する。基準クロックを複数回ループさせることにより、そ れぞれの信号供給部 30における周期をより精度よく測定することができる。例えば、 ループ回路 110は、それぞれの基準クロックを 4000回程度ループさせることが好ま しい。
[0048] 制御部 12は、カウンタ部 32が測定したそれぞれの信号供給部 30における周期に 基づいて、それぞれの信号供給部 30に設けられた基準クロック用可変遅延回路 36 の遅延時間を制御し、それぞれの信号供給部 30の周期を略同一にする。このような 制御により、複数の信号供給部 30間のバラツキによって生じる、タイミング信号の出 力タイミングのずれを低減することができる。
[0049] また、信号供給部 30のジェネレート回路 48は、基準クロック通過経路 234における 第 1分配点 230から、位相調整回路 50を介して基準クロックが分配され、分配された 基準クロックに基づ 、て位相の異なる複数のタイミング信号を生成する。本例にぉ ヽ て、ジェネレート回路 48は、基準クロックの周期と等しい位相分解能で、位相の異な る複数のタイミング信号を生成する。 [0050] タイミング信号分配回路 56は、ジェネレート回路 48が生成した複数のタイミング信 号のうち、いずれかのタイミング信号をタイミング供給部 60毎に選択し、それぞれのタ イミング供給部 60に供給する。複数のタイミング供給部 60は、 2つ毎に 1の出力部 90 に対応して設けられ、対応する出力部 90にタイミング信号を供給する。それぞれのタ イミング供給部 60は、基準クロック通過経路 234において第 1分配点 230より下流に 設けられた第 2分配点 232から基準クロックが分配され、分配された基準クロックに同 期して、タイミング信号分配回路 56が選択したタイミング信号をテストモジュールに出 力する同期回路 66を有する。
[0051] ループ回路 110は、第 2分配点 232を通過した基準クロックを受け取り、受け取った 基準クロックをループさせる。制御部 12が基準クロック用可変遅延回路 36の遅延量 を制御することにより、複数の信号供給部 30の同期回路 66に基準クロックが分配さ れるタイミングを略同一にすることができる。このため、複数の信号供給部 30は、タイ ミング信号を略同一のタイミングで出力することができる。
[0052] また、基準クロック通過経路 234は、第 2分配点 232を、複数の分配点のうち最も下 流に有することが好ましい。また、それぞれの信号供給部 30は、信号供給部 30が形 成された半導体基板において、第 2分配点 232の近傍力も基準クロックをループ回 路 110に出力することが好ましい。第 2分配点 232から、ループ回路 110に出力する までの経路を短くして基準クロックのループの周期を測定することにより、ループ回路 110が受け取る基準クロックと、信号供給部 30が出力するタイミング信号との位相の ずれを低減することができる。このため、それぞれの信号供給部 30がタイミング信号 を出力するタイミングのずれをより低減することができる。
[0053] また、試験装置 100は、複数のテストモジュール 14から、一の電子デバイス 200に 試験パターンを供給可能であり、制御部 12は、一の電子デバイス 200に試験パター ンを供給する複数のテストモジュール 14にタイミング信号を供給する信号供給部 30 における周期を略同一とするように、それぞれの基準クロック用可変遅延回路 36の 遅延量を制御してもよい。
[0054] 図 6は、図 3から図 5において説明した、複数の信号供給部 30がタイミング信号を出 力するタイミングの調整方法の一例を示すフローチャートである。まず、 S 1000で、ル ープ回路 110が、複数の信号供給部 30が出力する複数の基準クロックの!/、ずれか を選択する。次に、 S1002で、ループ回路 110が選択した基準クロックをループさせ 、当該基準クロックを出力した信号供給部 30に入力する。
[0055] そして、 S1004で、カウンタ部 32が、所定時間経過したかを判定し、所定時間が経 過していない場合、基準クロックのループを継続する。所定時間が経過した場合、 S1 006で、基準クロックのループ回数に基づいて、当該信号供給部 30における周期を 算出する。次に、 S1008で、複数の信号供給部 30が出力する全ての基準クロックを 選択したカゝ否かを判定し、全ての基準クロックを選択していない場合、次の基準クロッ クを選択し（S1000)、 S1002— S1006の処理を繰り返す。
[0056] 全ての基準クロックを選択し、全ての信号供給部 30における周期を算出した場合、 S1010で、それぞれの信号供給部 30の基準クロック用可変遅延回路 36の遅延量を 調整し、それぞれの信号供給部 30がタイミング信号を出力するタイミングを略同一と し、調整を終了する。
[0057] 次に、テストモジュール 14の特性に応じた、タイミング信号の位相の調整について 、図 3及び図 7を用いて説明する。上述したように、信号供給部 30の複数のタイミング 供給部 60は、複数のテストモジュール 14に対応して設けられる。しかし、それぞれの テストモジュール 14において、タイミング信号を受け取つてから、試験パターンを出力 するまでの時間は必ずしも同一とはならない。例えば、それぞれのテストモジュール 1 4の特性によって、当該時間にはバラツキが生じる。このため、複数のテストモジユー ル 14に同時にタイミング信号を入力しても、電子デバイス 200には同時に試験パタ ーン等が入力されない場合がある。本例における試験装置 100は、当該バラツキを 補償するために、それぞれの信号供給部 30が出力するタイミング信号の位相を調整 する。
[0058] 図 3に示すように、それぞれのタイミング供給部 60は、縦続接続された複数のフリツ プフロップ 62、タイミング信号選択部 64、及び同期回路 66を有する。また、それぞれ のタイミング供給部 60は、複数のテストモジュール 14に対応して設けられ、タイミング 信号分配回路 56からタイミング信号を受け取り、対応するテストモジュール 14にタイ ミング信号を供給する。 [0059] ジェネレート回路 48は、所定時間において立ち下がり又は立ち上がりのエッジを一 つのみ有するタイミング信号を生成し、タイミング信号分配回路 56に供給する。当該 所定時間は、基準クロックの周期より十分大きいことが好ましい。複数のフリップフロッ プ 62は、タイミング信号分配回路 56からタイミング信号を受け取り、基準クロック通過 経路 234から分配される基準クロックに応じて、タイミング信号を次段のフリップフロッ プに順次受け渡す。つまり、複数のフリップフロップ 62のそれぞれのフリップフロップ は、基準クロックに応じてタイミング信号の値を次段のフリップフロップに順次受け渡 す。
[0060] タイミング信号選択部 64は、複数のフリップフロップ 62の、それぞれのフリップフロ ップが出力するタイミング信号を受け取り、受け取った複数のタイミング信号のうち、 いずれかを選択してテストモジュールに供給することにより、テストモジュールに供給 するタイミング信号の位相を調整する。
[0061] 制御部 12は、複数のタイミング供給部 60がそれぞれのテストモジュール 14に供給 するタイミング信号の位相を制御する。本例においては、制御部 12は、それぞれの テストモジュール 14がタイミング信号に応じて試験パターンを出力するタイミングが略 同一となるように、タイミング信号選択部 64が複数のタイミング信号のうちいずれを選 択するかを制御する。試験装置 100は、テストモジュール 14が試験パターンを出力 するタイミングを検出する手段を備えることが好ま 、。
[0062] 本例においては、複数の戻り系回路 40によって、テストモジュール 14が試験パタ ーンを出力したタイミングを検出する。複数の戻り系回路 40は、複数のタイミング供給 部 60と同様に、複数のテストモジュール 14と対応して設けられ、テストモジュール 14 は、試験パターンを出力したタイミングで値の変化する信号を、対応する戻り系回路 40に入力する。戻り系回路 40は、縦続接続された複数のフリップフロップ 42を有す る。複数のフリップフロップ 42のそれぞれのフリップフロップは、テストモジュール 14 から入力された信号を、基準クロックに応じて次段のフリップフロップに順次受け渡す
[0063] 制御部 12は、複数のフリップフロップ 42が格納した値を読み出し、いずれの段のフ リップフロップで値が変化するかに基づ 、て、テストモジュール 14が試験パターンを 出力するタイミングを検出する。また、制御部 12には、それぞれのテストモジュール 1 4の仕様に基づいて、それぞれのテストモジュール 14に供給するべきタイミング信号 の位相が予め与えられて ヽてもよ 、。
[0064] また、制御部 12は、基準クロック用可変遅延回路 36の遅延量を順次変化させ、タ イミング信号の値が変化するタイミング力 複数のフリップフロップ 62の!、ずれかのフ リップフロップがタイミング信号の値を取り込むタイミングと略同一となる遅延量を検出 し、検出した遅延量力 基準クロックの半周期ずれた遅延量に、基準クロック用可変 遅延回路 36の遅延量を設定してもよい。この場合、制御部 12は、複数のフリップフロ ップ 62のそれぞれのフリップフリップが格納するタイミング信号の値を検出する手段 を有することが好ましい。
[0065] まず制御部 12は、基準クロック用可変遅延回路 36の遅延量を所定の値に設定す る。そして、ジェネレート回路 48に、基準クロック分配回路 80から受け取った基準クロ ックに基づ 、てタイミング信号を生成させ、複数のフリップフロップ 62が格納したそれ ぞれの値を検出し、値の変化するフリップフロップの段数を検出する。次に、制御部 1 2は、基準クロック用可変遅延回路 36の遅延量を所定量だけ変化させてから、同様 にタイミング信号を生成させ、複数のフリップフロップ 62が格納したそれぞれの値を 検出し、値の変化するフリップフロップの段数を検出する。このように、基準クロック用 可変遅延回路 36の遅延量を順次変化させる毎に、複数のフリップフロップ 62が格納 したそれぞれの値を検出し、値の変化するフリップフロップの段数を検出する。そして 、検出したフリップフロップの段数が変化する遅延量を検出することにより、タイミング 信号の値が変化するタイミング力 複数のフリップフロップ 62の!、ずれかのフリップフ 口ップがタイミング信号の値を取り込むタイミングと略同一となる遅延量を検出する。 そして、検出した遅延量から基準クロックの半周期ずれた遅延量に、基準クロック用 可変遅延回路 36の遅延量を設定する。このような制御により、それぞれのフリップフ ロップにおいて、安定してタイミング信号の値を検出することができる。
[0066] 図 7は、タイミング信号と基準クロックとの関係を示す図である。図 7 (a)は、基準クロ ック用可変遅延回路 36の遅延量を調整しない場合の一例を示し、図 7 (b)は、基準 クロック用可変遅延回路 36の遅延量を調整した場合の一例を示す。 [0067] 基準クロック用可変遅延回路 36の遅延量を調整しない場合、複数のフリップフロッ プ 62のいずれかのフリップフロップ力 基準クロックに応じてタイミング信号の値を取 り込んだ場合に、図 7 (a)に示すように、タイミング信号の値が変化するタイミングでタ イミング信号の値を取り込んでしまう場合がある。このような場合、当該フリップフロッ プは、タイミング信号の値を安定して取り込むことができな 、。
[0068] このため、本例における制御部 12は、上述したように基準クロック用可変遅延回路 36の遅延量を調整し、図 7 (b)に示すように、フリップフロップがタイミング信号の値を 取り込むタイミングと、タイミング信号の値が変化するタイミングをずらして 、る。
[0069] また、それぞれの戻り系回路 40は、対応する複数のテストモジュール 14から、電子 デバイス 200が出力する出力パターンにフェイルが生じたタイミングを示すフェイルタ イミング信号等のような、テストモジュール 14力もの信号を受け取り、フェイルタイミン グ信号を、集約回路 46及びタイミング信号分配回路 56を介してタイミング供給部 60 に供給する。このとき、それぞれのテストモジュール 14の特性により、それぞれの戻り 系回路 40におけるフェイルタイミング信号の位相にずれが生じる場合がある。つまり 、それぞれのテストモジュール 14力 フェイルタイミング信号を生成してから、それぞ れの戻り系回路 40に供給するまでの時間力 テストモジュール 14によって異なる場 合がある。
[0070] 試験装置 100は、例えばいずれかのテストモジュール 14でフェイルを検出した場合 に、複数のテストモジュール 14における試験パターンの印加を停止するというように、 テストモジュール 14から信号供給部 30に供給される信号に基づいて、複数のテスト モジュール 14の動作を制御する場合がある。このような動作を行う場合に、それぞれ のテストモジュール 14力 例えばフェイルタイミング信号を生成してから、それぞれの 戻り系回路 40に供給するまでの時間力 テストモジュール 14によって異なると、複数 のテストモジュール 14を同期して制御できない。制御部 12は、それぞれの戻り系回 路 40がフェイルタイミング信号を出力するタイミングが略同一となるように複数の戻り 系回路 40を制御し、前述したずれを補償する。
[0071] 本例においては、それぞれの戻り系回路 40は、縦続接続された複数のフリップフロ ップ 42、戻り系用可変遅延回路 34、及び戻り信号選択部 44を有する。複数のフリツ プフロップ 42のそれぞれのフリップフロップは、フェイルタイミング信号を受け取り、基 準クロック通過経路 234から分配される基準クロックに応じて、フェイルタイミング信号 を次段のフリップフロップに順次受け渡す。
[0072] 戻り信号選択部 44は、複数のフリップフロップ 42のそれぞれのフリップフロップが出 力するフェイルタイミング信号を受け取り、受け取った複数のフェイルタイミング信号 のうち、いずれかを選択する。そして、選択したフェイルタイミング信号を、集約回路 4 6及びタイミング信号分配回路 56を介してタイミング供給部 60に供給することにより、 タイミング供給部 60にフェイルタイミング信号を供給するタイミングを調整する。
[0073] 制御部 12は、複数の戻り系回路 40がそれぞれのタイミング供給部 60に供給するフ エイルタイミング信号の位相を制御する。本例においては、制御部 12は、戻り信号選 択部 44が複数のフェイルタイミング信号のうち ヽずれを選択するかを制御する。本例 において、制御部 12は、複数のフリップフロップ 42が格納した値を読み出し、いずれ の段のフリップフロップで値が変化するかを検出する。そして、検出したフリップフロッ プの段数の、それぞれの戻り系回路 40における差異に応じて、戻り信号選択部 44 にいずれのフェイルタイミング信号を選択させるかを制御する。
[0074] また、戻り系用可変遅延回路 34は、テストモジュール 14と、複数のフリップフロップ 42との間〖こ設けられ、フェイルタイミング信号を遅延させて複数のフリップフロップ 42 に供給する。制御部 12は、戻り系用可変遅延回路 34の遅延量を順次変化させ、フ エイルタイミング信号の値が変化するタイミング力 複数のフリップフロップ 42の!、ず れかのフリップフロップがフェイルタイミング信号の値を取り込むタイミングと略同一と なる戻り系用可変遅延回路 34の遅延量を検出し、検出した遅延量力 基準クロック の半周期ずれた遅延量に、戻り系用可変遅延回路 34の遅延量を設定する。
[0075] また、複数のフリップフロップ（42、 52、 62)のそれぞれのフリップフロップが格納し た値を検出する場合、基準クロック分配回路 80から供給される基準クロックを停止し 、複数のフリップフロップ (42、 52、 62)の動作を停止することが好ましい。本例にお いては、クロック制御回路 70が、基準クロック分配回路 80に、基準クロックを停止する ための信号を供給する。
[0076] クロック制御回路 70は、フリップフロップ 72、選択部 74、カウンタ 76、及び論理回 路 78を有する。フリップフロップ 72は、複数の信号供給部 30が出力するタイミング信 号を受け取り、選択部 74に供給する。選択部 74は、フリップフロップ 72から受け取つ た複数のタイミング信号のうち、タイミング又は位相の調整を行う信号供給部 30が出 力したタイミング信号を選択し、カウンタ 76に供給する。カウンタ 76は、受け取ったタ イミング信号の値が変化した場合に基準クロックの計数を開始し、所定の数となった 場合に、論理回路 78に基準クロックを停止する旨の信号を出力する。論理回路 78は 、カウンタ 76から受け取った信号を基準クロック分配回路 80の論理積回路 84に供給 し、信号供給部 30に供給される基準クロックを停止する。
[0077] 制御部 12は、カウンタ 76に所定の数を設定し、基準クロックを停止するタイミングを 制御する。例えば、制御部 12は、複数のフリップフロップ 42のうち、略中央に設けら れたフリップフロップ力 フェイルタイミング信号の値の変化を検出するように、カウン タ 76を制御する。
[0078] また、複数の戻り系回路 40は、集約回路 46、タイミング信号分配回路 56、及びタイ ミング供給部 60を介してフェイルタイミング信号をそれぞれのテストモジュール 14に 供給する。集約回路 46は、複数の戻り系回路 40が出力するフェイルタイミング信号 を受け取り、複数のフェイルタイミング信号に基づいて複数種類の論理演算を行い、 それぞれの演算結果をタイミング信号分配回路 56に供給する。タイミング信号分配 回路 56は、受け取った演算結果のそれぞれを任意の 1又は複数のタイミング供給部 60に供給する。集約回路 46及びタイミング信号分配回路 56の構成については、図 8及び図 9において後述する。
[0079] 次に、複数の信号供給部 30を組み合わせた場合における、それぞれの信号供給 部 30に与えられる基準クロックの位相の調整について、図 3及び図 8を用いて説明す る。複数の信号供給部 30を組み合わせた場合、組み合わされた信号供給部 30のい ずれ力が、テストモジュール 14が試験パターンを電子デバイス 200に供給するタイミ ングを制御するための第 1タイミング信号を、基準クロックの位相に応じて生成し、テ ストモジュール 14の予め定められた 1又は複数のピンに供給する、主信号供給部とし て機能する。また、他の信号供給部 30は、主信号供給部から基準クロックを受け取り 、テストモジュール 14が試験パターンを電子デバイス 200に供給するタイミングを制 御するための第 2タイミング信号を、受け取った基準クロックの位相に応じて生成し、 テストモジュール 14のピンのうち、主信号供給部とは異なる 1又は複数のピンに供給 する、従信号供給部として機能する。本例においては、信号供給部 30-1が主信号 供給部として機能し、信号供給部 30 - 2が従信号供給部として機能する場合にっ 、 て説明する。
[0080] それぞれの信号供給部 30には、当該信号供給部 30が従信号供給部 30として機 能する場合に、主信号供給部 30から受け取った基準クロックを遅延させる位相調整 回路 50を有する。位相調整回路 50は、基準クロック通過経路 234の第 1分配点 230 力も基準クロックが分配される。このとき、第 1分配点 230と位相調整回路 50との間に は、基準クロックを、基準クロックより十分周期の大きいクロックに乗せ換えるクロック乗 せ換え回路が設けられて 、ることが好ま 、。
[0081] また、それぞれの信号供給部 30は、主信号供給部として機能する場合に、従信号 供給部に基準クロックを供給するためのフリップフロップ 38を有する。フリップフロップ 38は、前述したクロック乗せ換え回路が乗せ換えた基準クロックを受け取り、従信号 供給部に供給する。
[0082] また、信号供給部 30が従信号供給部として機能する場合、位相調整回路 50は、 主信号供給部のフリップフロップ 38から、基準クロックを受け取る。位相調整回路 50 は、受け取った基準クロックの位相を調整して、ジェネレート回路 48に供給する。ジェ ネレート回路 48、タイミング信号分配回路 56、及びタイミング供給部 60は、受け取つ た基準クロックの位相に基づ ヽてタイミング生成信号を生成し、テストモジュール 14 に供給する。ここで、従信号供給部の位相調整回路 50は、主信号供給部から受け 取った基準クロックを遅延させることにより、主信号供給部が第 1タイミング信号を出 力するタイミングと、従信号供給部が第 2タイミング信号を出力するタイミングとを略同 一とする。
[0083] 図 8は、位相調整回路 50の構成の一例を示す図である。位相調整回路 50は、位 相調整用可変遅延回路 236、縦続接続された複数のフリップフロップ 52、主従選択 部 258、及びクロック選択部 54を有する。主従選択部 258は、位相調整用可変遅延 回路 236が遅延させた基準クロック、又は基準クロック生成部 10が生成し、基準クロ ック用可変遅延回路 36が遅延させた基準クロックのいずれを複数のフリップフロップ 52に供給するかを選択する。
[0084] 制御部 12は、信号供給部 30が、主信号供給部又は従信号供給部の ヽずれとして 機能するかに基づいて、主従選択部 258にいずれの基準クロックを選択させるかを 制御する。つまり、信号供給部 30が主信号供給部として機能する場合、主従選択部 258は、基準クロック用可変遅延回路 36が遅延させた基準クロックを選択し、従信号 供給部として機能する場合、主従選択部 258は、位相調整用可変遅延回路 236が 遅延させた基準クロックを選択する。
[0085] 複数のフリップフロップ 52は、主従選択部 258が選択した基準クロックを受け取り、 基準クロック生成部 10が生成し、基準クロック通過経路 234から分配される基準クロ ックに応じて、受け取った基準クロックを順次受け渡す。クロック選択部 54は、複数の フリップフロップ 52のそれぞれのフリップフロップが出力する基準クロックを受け取り、 受け取った複数の前記基準クロックのうち、いずれかを選択して、ジェネレート回路 4 8、タイミング信号分配回路 56、及びタイミング供給部 60を介して第 2タイミング信号 として出力する。
[0086] 制御部 12は、クロック選択部 54がいずれの基準クロックを選択するかを制御して、 主信号供給部が第 1タイミング信号を出力するタイミングと、従信号供給部が第 2タイ ミング信号を出力するタイミングとを略同一とする。例えば、制御部 12は、主信号供 給部のクロック選択部 54に、予め定められたフリップフロップが出力する基準クロック を選択させ、従信号供給部のクロック選択部 54が ヽずれの基準クロックを選択するか を制御して、主信号供給部が第 1タイミング信号を出力するタイミングと、従信号供給 部が第 2タイミング信号を出力するタイミングとを略同一とする。この場合、制御部 12 は、主信号供給部のクロック選択部 54に、縦続接続された複数のフリップフロップ 52 のうち、略中央に設けられたフリップフロップが出力する基準クロックを選択させること が好ましい。
[0087] このような制御により、複数の信号供給部 30を組み合わせた場合における、それぞ れの信号供給部 30に与えられる基準クロックの位相のバラツキによる、第 1タイミング 信号が出力されるタイミングと、第 2タイミング信号が出力されるタイミングとの誤差を 調整することができる。
[0088] また、位相調整用可変遅延回路 236は、主信号供給部力も受け取った基準クロック を遅延させて、主従選択部 258に供給する。制御部 12は、位相調整用可変遅延回 路 236の遅延量を順次変化させ、当該基準クロックの値が変化するタイミングが、複 数のフリップフロップ 52のいずれかのフリップフロップが基準クロックの値を取り込む タイミングと略同一となる位相調整用可変遅延回路 236の遅延量を検出し、検出した 遅延量力も基準クロックの半周期ずれた遅延量に、位相調整用可変遅延回路 236 の遅延量を設定する。位相調整用可変遅延回路 236の設定は、クロック選択部 54が 選択するフリップフロップの段数の調整より前に行うことが好ましい。
[0089] 以上、図 3—図 8において説明したように、本例における試験装置 100によれば、 複数の信号供給部 30がタイミング信号を出力するタイミングの調整、テストモジユー ル 14の特性に応じたタイミング信号の位相の調整、複数の信号供給部 30を組み合 わせた場合におけるそれぞれの信号供給部 30に与えられる基準クロックの位相の調 整を行うことができ、複数のテストモジュール 14を同期して動作させ、電子デバイス 2 00の試験を精度よく行うことができる。
[0090] 図 9は、ジェネレート回路 48及びタイミング信号分配回路 56の構成の一例を示す 図である。ジェネレート回路 48は、複数のバス（120— 1一 120— 8、以下 120と総称 する）、及び演算回路 130を有する。
[0091] 複数のバス 120は、制御部 12の複数のホストコンピュータと対応して設けられてお り、それぞれ対応するホストコンピュータによって制御される。バス 120は、フリップフ ロップ 122、分配回路 124、及び複数のフリップフロップ（126— 1—126—64、以下 1 26と総称する）を有する。
[0092] 分配回路 124は、 64個の出力ポートを有しており、フリップフロップ 122を介して制 御部 12から与えられるレート信号を、位相調整回路 50から与えられる基準クロックに 応じて、 64個の出力ポートのうち 1又は複数の出力ポートから出力する。また、分配 回路 124には、フリップフロップ 122を介して制御部 12から、いずれの出力ポートか らレート信号を出力するかを制御する制御信号が与えられる。レート信号は、例えば H論理を示す信号であって、分配回路 124がレート信号を出力する出力ポートを、基 準クロックに応じて順次変化させることにより、位相の異なる複数のタイミング信号を 生成して出力することができる。例えば、基準クロックに応じて、分配回路 124がレー ト信号を出力する出力ポートを、 1から 64まで順次切り替えることにより、位相分解能 が基準クロックの周期と等しい、位相の異なる 64種類のタイミング信号を生成すること ができる。また、それぞれの出力ポートを所望の周期で選択することにより、任意の周 期のタイミング信号を生成することができる。例えば、複数のバス 120毎に、出力ポー トを選択する周期を変化させることにより、複数のバス 120毎に、周期の異なる複数の タイミング信号を生成することができる。出力ポートを選択する周期は、制御部 12から 与えられる制御信号の周期を変更することによって容易に変更することができる。
[0093] 演算回路 130は、複数のフリップフロップ（132— 1—132—64、以下 132と総称す る）、複数の論理和回路（134— 1一 134— 64、以下 134と総称する）、及び複数のフリ ップフロップ（136— 1一 136— 64、以下 136と総称する）を有する。
[0094] 複数のフリップフロップ 132、複数の論理和回路 134、及び複数のフリップフロップ 136は、分配回路 124の出力ポートと対応して設けられ、対応する出力ポートが出力 するタイミング信号を受け取る。論理和回路 134は、複数のノ ス 120のそれぞれの分 配回路 124の対応する出力ポートが出力するタイミング信号を受け取り、受け取った それぞれのタイミング信号の論理和を出力する。制御部 12は、複数の分配回路 124 力 同時に同一の出力ポートからタイミング信号を出力しないように、それぞれの分配 回路 124を排他的に制御する。例えば、複数のホストコンピュータは、分配回路 124 の 1一 64の出力ポートのうち、いずれの出力ポートの制御を行うかが予め割り当てら れる。そして、それぞれのホストコンピュータは、対応するバス 120の分配回路 124に おいて、割り当てられた出力ポートから、タイミング信号を出力する出力ポートを順次 選択する。また、複数のフリップフロップ 136は、それぞれのタイミング信号を同期し て、タイミング信号分配回路 56に供給する。
[0095] タイミング信号分配回路 56は、複数の分配部（140— 1一 140— 64、以下 140と総 称する）、複数の論理和回路（150-1— 150— 96、以下 150と総称する）、及び複数 のフリップフロップ（152— 1—152—96、以下 152と総称する）を有する。
[0096] 複数の分配部 140は、分配回路 124の複数の出力ポートに対応して設けられ、対 応する出力ポートが出力するタイミング信号を受け取る。それぞれの分配部 140は、 フリップフロップ 142、分配器 144、レジスタ部 146、及び複数の論理積回路（148—1 一 148— 96、以下 148と総称する）を有する。
[0097] 分配器 144は、フリップフロップ 142を介してタイミング信号を受け取り、複数の論理 積回路 148のそれぞれにタイミング信号を分配する。複数の論理積回路 148は、複 数のタイミング供給部 60と対応して設けられ、受け取ったタイミング信号と、レジスタ 部 146から与えられる信号との論理積を出力する。
[0098] レジスタ部 146には、当該タイミング信号を、いずれのタイミング供給部 60に供給す るかを示すコマンドデータを格納する。本例において、レジスタ部 146は、それぞれ のビットが、複数のタイミング供給部 60のいずれかと対応する、複数ビットのコマンド データを格納する。レジスタ部 146には、制御部 12から当該コマンドデータが与えら れる。制御部 12は、当該タイミング信号を供給するべきタイミング供給部 60に対応す るビットを H論理としたコマンドデータをレジスタ部 146に格納する。
[0099] また、複数の論理和回路 150は、複数の論理積回路 148と対応して設けられ、複 数の分配部 140において、それぞれ対応する論理積回路 148が出力するタイミング 信号の論理和を出力する。制御部 12は、それぞれの分配部 140において、同一の タイミング供給部 60に対応する論理積回路 148が同時にタイミング信号を出力しな いように、それぞれのレジスタ部 146にコマンドデータを格納する。つまり、それぞれ のレジスタ部 146が格納するコマンドデータにおいて、同一のビットが同時に H論理 を示さないように、それぞれのレジスタ部 146にコマンドデータを供給する。
[0100] 複数のフリップフロップ 152は、複数の論理和回路 150と対応して設けられ、複数 の論理和回路 150が出力するタイミング信号を同期させ、対応するタイミング供給部 60に供給する。
[0101] 上述したように本例におけるジェネレート回路 48によれば、基準クロックの周期と等 L 、分解能で、位相及び周波数が任意に設定可能な複数のタイミング信号を生成す ることができる。また、タイミング信号分配回路 56によれば、それぞれのタイミング供 給部 60に、ジェネレート回路 48が生成した複数のタイミング信号のうちのいずれかを 任意に選択して供給することができる。 [0102] 図 10は、集約回路 46及びタイミング信号分配回路 56の構成の一例を示す図であ る。本例において、タイミング信号分配回路 56は、図 9において説明したタイミング信 号分配回路 56と同一の構成を有する。
[0103] 集約回路 46は、複数の集約部（160— 1一 160— 64、以下 160と総称する）を有す る。複数の集約部 160は、複数の分配部 140と対応して設けられる。それぞれの集 約部 160は、レジスタ部 162、複数の論理積回路（164— 1—164—96、以下 164と 総称する）、論理和回路 166、及びシフトレジスタ部 168を有し、複数の戻り系回路 4 0が出力するフェイルタイミング信号を受け取り、複数のフェイルタイミング信号のうち の 2以上のフェイルタイミング信号の論理和を出力する。また、複数の分配部 140は、 複数の集約部 160に対応して設けられ、対応する集約部 160の演算結果を複数の テストモジュール 14に分配する。
[0104] 複数の論理積回路 164は、複数の戻り系回路 40と対応して設けられ、対応する戻 り系回路 40が出力するフェイルタイミング信号等を受け取る。そして、受け取ったフエ ィルタイミング信号と、レジスタ部 162から与えられる信号との論理積を出力する。そ して、論理和回路 166は、複数の論理積回路 164が出力するフェイルタイミング信号 の論理和を出力する。
[0105] レジスタ部 162には、複数のフェイルタイミング信号のうち、いずれのフェイルタイミ ング信号の論理和を論理和回路 166に出力させるかを示すコマンドデータを格納す る。本例において、レジスタ部 162は、それぞれのビットが、複数の戻り系回路 40の いずれかと対応する、複数ビットのコマンドデータを格納する。レジスタ部 162には、 制御部 12から当該コマンドデータが与えられる。制御部 12は、論理和回路 166に供 給するべきフェイルタイミング信号に対応するビットを H論理としたコマンドデータをレ ジスタ部 162に格納する。
[0106] 本例においては、制御部 12は、それぞれの分配部 140のレジスタ部 146に格納し たコマンドデータと同一のコマンドデータを、それぞれの分配部 140に対応する集約 部 160のレジスタ部 162に格納する。つまり、制御部 12は、レジスタ部 146が格納し たコマンドデータによってグループ化される複数のテストモジュール 14のいずれかが フェイルタイミング信号を生成した場合に、当該フェイルタイミング信号に基づくタイミ ング信号を当該複数のテストモジュール 14の全てに供給させる。
[0107] また、対応する分配部 140と集約部 160とは、共通のレジスタ部を有していてもよい 。例えば、集約部 160は、対応する分配部 140のレジスタ部 146からコマンドデータ を受け取ってもよい。これにより、試験装置 100のレジスタ素子の数を低減することが できる。
[0108] 図 11は、複数の集約部 160及び複数の分配部 140の、半導体基板（図示しない） 上における配置例を示す図である。図 11 (a)—図 11 (c)は、それぞれ、複数の集約 部 160及び複数の分配部 140の、半導体基板上における配置の一例を示す図であ る。
[0109] 図 11 (a)に示すように、集約部 160及び対応する分配部 140の複数の組み合わせ は、半導体基板上において並列に設けられる。また、集約回路 46は、複数の集約部 160に対応して設けられた複数のフリップフロップ（172— 1—172—64、以下 172と 総称する）を更に有する。複数のフリップフロップ 172は、戻り系回路 40から受け取つ た複数のフェイルタイミング信号を、複数の集約回路 46に同期させて供給する。
[0110] また、タイミング信号分配回路 56は、複数の分配部 140に対応して設けられた複数 のフリップフロップ（174— 1—174—64、以下 174と総称する）を更に有する。複数の フリップフロップ 174は、対応する分配部 140から受け取った複数のフェイルタイミン グ信号を、論理和回路 150に同期させて供給する。このような構成により、それぞれ の集約部 160及び分配部 140の処理を、同期してノ ィプライン処理することができる
[0111] また、図 11 (b)に示すように、集約回路 46は、複数の集約部 160に対応して設けら れた複数のフリップフロップ（180— 1—180—64、以下 180と総称する）を有していて もよい。複数のフリップフロップ 180は縦続接続され、それぞれ対応する集約回路 46 に順次フェイルタイミング信号を供給する。すなわち、それぞれの集約回路 46に異な るタイミングでフェイルタイミング信号を供給する。
[0112] また、図 11 (b)に示すように、論理和回路 150に代えて、複数の論理和回路（250 —2— 250-64、以下 250と総称する）を備えてもよい。複数の論理和回路 250は、複 数の分配部（140— 2— 140— 64)に対応して設けられる。それぞれの論理和回路 25 0は縦続接続され、論理和回路 250— 2は、分配部 140— 1及び分配部 140— 2が出 力するフェイルタイミング信号の論理和を出力する。また、他の論理和回路 250は、 前段の論理和回路 250が出力した論理和と、対応する分配部 140が出力するフェイ ルタイミング信号との論理和を出力する。このような構成により、複数の集約回路 46 及び複数のタイミング信号分配回路 56の動作の遅延を低減することができる。
[0113] また、集約部 160及び対応する分配部 140は、半導体基板上における第 1の方向 で直列に接続される。また、図 10においては、レジスタ部 162及びレジスタ部 146は それぞれ集約部 160及び分配部 140に設けられている力 本例においては、共通の レジスタ部 146が外部に設けられる。
[0114] 複数のレジスタ部 146は、複数の集約部 160及び複数の分配部 140に対応して設 けられ、集約部 160において複数のフェイルタイミング信号のうちいずれのフェイルタ イミング信号を用いて論理演算を行うか、及び分配部 140において複数のテストモジ ユール 14のうちいずれのテストモジュール 14に論理演算結果を分配するかを制御す る複数ビットの制御信号を、対応する集約部 160及び分配部 140に供給する。図 11 (b)に示すように、それぞれのレジスタ部 146と、対応する集約部 160及び分配部 14 0とは、第 1の方向で接続されることが好ましい。
[0115] また、図 11 (c)に示すように、半導体基板上において、集約部 160とテストモジユー ル 14とを接続する配線、即ち集約部 160と戻り系回路 40とを接続する配線のうちの 少なくとも一部は、第 1の方向と垂直な第 2の方向に沿って設けられることが好ましい 。また、半導体基板上において、分配部 140と、テストモジュール 14とを接続する配 線、即ち分配部 140とタイミング供給部 60とを接続する配線のうちの少なくとも一部 は、第 1の方向と垂直な第 2の方向に沿って設けられることが好ましい。
[0116] このような構成により、信号線が多数必要な配線が、半導体基板上における横方向 又は縦方向に偏ることを防ぐことができる。半導体基板上において、同一方向の信号 線数は一定数以上作成することができないが、本例における構成によれば、横方向 及び縦方向に効率よく信号線を配分することができる。
[0117] 図 12は、複数のフリップフロップ部（186— 1— 186—7、以下 186と総称する）及び 複数の選択部（188-1— 188- 7、以下 188と総称する）の構成の一例を示す。図 3 に関連して説明した複数のフリップフロップ (42、 52、 62)のそれぞれは、図 12にお いて説明する複数のフリップフロップ部 186と同一の構成を有してよぐ図 3に関連し て説明したクロック選択部 54、戻り信号選択部 44、及びタイミング信号選択部 64の それぞれは、図 12において説明する複数の選択部 188と同一の構成を有してよい。
[0118] 複数のフリップフロップ部 186は縦続接続されており、それぞれのフリップフロップ 部 186は、縦続接続されたフリップフロップを有する。フリップフロップ部 186は、 入力される基準クロック、タイミング信号、フェイルタイミング信号等を受け取り、縦続 接続されたフリップフロップは、基準クロックに応じて、受け取った信号を順次次段の フリップフロップに受け渡す。
[0119] また、それぞれのフリップフロップ部 186におけるフリップフロップの縦続数は異なる ことが好ましい。例えば、それぞれのフリップフロップ部 186— mは、 2m— 1段縦続接続 されたフリップフロップを有する。そして、複数の選択部 188は、複数のフリップフロッ プ部 186と対応して設けられ、対応するフリップフロップ部 186に入力される信号、又 は対応するフリップフロップ部 186が出力する信号のいずれかを選択して、次段のフ リップフロップ部 186に供給する。それぞれの選択部 188が 、ずれの信号を選択す るかは、制御部 12により制御される。このような構成により、基準クロック、タイミング信 号、フェイルタイミング信号等力 所望の数のフリップフロップを通過するように、容易 に制御することができる。
[0120] また、戻り系回路 40、位相調整回路 50、及びタイミング供給部 60は、複数のフリツ プフロップ（42、 52、 62)のそれぞれのフリップフロップが格納した値を読み出す手 段を更に有することが好ましい。例えば、図 12に示すように、複数の論理積回路 190 を更に有してよい。複数の論理積回路 190は、それぞれのフリップフロップが格納し た値を受け取り、制御部 12から与えられる制御信号に応じて、それぞれのフリップフ 口ップが格納した値を制御部 12に供給する。
[0121] 図 13は、制御部 12に設けられる、複数のレジスタ部 146を制御する書込制御回路 の構成の一例を示す。書込制御回路は、複数の要求信号格納部（212 - 1一 212 - 8 、以下 212と総称する）、セレクタ 202、フリップフロップ 206、複数のフリップフロップ（ 208— 1—208—4、以下 208と総称する）、複数の論理積回路 210、カウンタ 222、リ セット部 228、論理積回路 216、及び書込部 204を備える。
[0122] セレクタ 202は、制御部 12に設けられた複数のホストコンピュータの内部クロック（ CLKA— CLKH)を受け取り可能に設けられ、いずれかの内部クロックを選択して出力 する。セレクタ 202には、フリップフロップ 206から選択制御信号が与えられ、選択制 御信号に応じて ヽずれかのクロックを選択する。
[0123] フリップフロップ 206は、選択制御信号が与えられ、入力されるクロックに応じて選 択制御信号をセレクタ 202に供給する。選択制御信号は、ホストコンピュータ力 セレ クタ 202に与えられる内部クロックのうちから、いずれかを選択させる信号である。
[0124] 複数の要求信号格納部 212は、複数のホストコンピュータに対応して設けられ、対 応するホストコンピュータ力もの書込要求信号を格納する。本例において、書込要求 信号とは、いずれかのレジスタ部 146のコマンドデータを書き換える旨を示す H論理 の信号である。それぞれの要求信号格納部 212は、複数のフリップフロップ 208及び 論理積回路 210を介して書込要求信号を受け取る。複数のフリップフロップ（208— 1 一 208— 3)は、書込要求信号のいわゆるメタステーブルを除去する。
[0125] また、フリップフロップ 208— 4及び論理積回路 210は、与えられる書込制御信号の 立ち上がりエッジ力 微小時間の間だけ、書込制御信号を対応する要求信号格納部 212に供給するために設けられる。
[0126] ホスト選択部 214は、複数の要求信号格納部 212を順次選択し、選択した要求信 号格納部 212が格納している格納データを受け取り、出力する。カウンタ 222は、複 数の要求信号格納部 212を示す複数のホスト特定信号を順次生成し、ホスト選択部 214に供給し、ホスト選択部 214は、順次受け取るホスト特定信号で特定される要求 信号格納部 212を順次選択する。カウンタ 222は、例えば零から、複数の要求信号 格納部 212の数の 2倍の数までの 2進数を順次生成し、生成した 2進数力 最下位ビ ットを除去したデータを、ホスト特定信号として出力する。本例においては、書込制御 回路は 8個の要求信号格納部 212を備えており、カウンタ 222は、 0000— 1111まで の 2進数を昇順に順次生成する。
[0127] また、ホスト選択部 214は、それぞれのホストコンピュータから、書込要求信号に対 応して書き込むべきコマンドデータ（CS — ST1— CS _ST8)、及びコマンドデータを 書き込むべきレジスタ部 146を特定するレジスタ部特定データ（WDT—ST1— WD T— ST8)を受け取り、選択した要求信号格納部 212に対応するホストコンピュータか ら受け取ったコマンドデータ及びレジスタ部特定データを、書込部 204に供給する。
[0128] 書込部 204は、ホスト選択部 214が出力した格納データ、レジスタ部 146に書き込 むべきコマンドデータ、及びコマンドデータを書き込むべきレジスタ部 146を特定する レジスタ部特定データを受け取り、受け取った格納データが書込要求信号である場 合に、レジスタ部特定データで特定されるレジスタ部 146に、コマンドデータを書き込 む。書込部 204は、フリップフロップ 218及びフリップフロップ 220を有する。フリップ フロップ 218は、レジスタ部特定データで特定されるレジスタ部 146にコマンドデータ を供給し、フリップフロップ 220は、レジスタ部 146への書込を許可するライトイネーブ ル信号を出力する。
[0129] リセット部 228は、ホスト選択部 214が受け取った格納データ力 書込要求信号で ある場合に、ホスト選択部 214が選択した要求信号格納部 212が格納している書込 要求信号をリセットする。例えば、リセット部 228は、複数の要求信号格納部 212が格 納して 、る複数の格納データ、及びカウンタ部が生成するホスト特定信号を受け取り 、ホスト特定信号に応じた要求信号格納部 212が格納している格納データ力 書込 要求信号である場合に、ホスト特定信号で特定される要求信号格納部 212が格納し て 、る書込要求信号をリセットする。
[0130] リセット部 228は、セレクタ 224及び論理積回路 226を有する。セレクタ 224は、複 数の要求信号格納部 212が格納している格納データをそれぞれのビットとした 8ビッ トの信号を受け取り、受け取った信号において、ホスト特定信号で特定されるビットが H論理である場合に、当該ビットのみを H論理としたリセット信号を論理積回路 226に 供給する。論理積回路 226は、カウンタ 222が生成した 2進数の最下位ビットを受け 取り、カウンタ 222が生成した 2進数の最下位ビットが H論理である場合に、リセット信 号を要求信号格納部 212に供給し、 H論理を示すリセット信号のビットの位置に応じ た要求信号格納部 212をリセットする。
[0131] また、論理積回路 216は、カウンタ 222が生成した 2進数の最下位ビットが H論理を 示す場合に、ホスト選択部 214が出力した格納データを、書込部 204のフリップフロ ップ 220に供給する。
[0132] 本例における書込制御回路によれば、それぞれのレジスタ部 146のコマンドデータ を効率よく書き換えることができる。また、複数のホストコンピュータのいずれからもレ ジスタ部 146のコマンドデータを書き換えることができるため、複数のホストコンビユー タでレジスタ部 146を共有して使用することができる。例えば、試験毎に、それぞれの レジスタ部 146をいずれのホストコンピュータが使用するかを割り当てることができ、 試験装置 100のレジスタ素子の数を低減することができる。
[0133] 以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実 施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または 改良を加えることが可能であることが当業者に明らかである。その様な変更または改 良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から 明らかである。
産業上の利用可能性
[0134] 本発明によれば、複数の信号供給部が、タイミング信号を出力するタイミングの調 整を行うことができる。

Claims

請求の範囲
[1] 電子デバイスを試験する試験装置であって、
入力される入力信号に基づいて、前記電子デバイスを試験するための出力信号を 出力する複数の信号供給部と、
前記出力信号をループさせ、それぞれの前記出力信号を出力した前記信号供給 部に前記入力信号として入力するループ回路と、
それぞれの前記信号供給部において、前記入力信号が入力されてから、前記ルー プ信号が入力されるまでの周期を測定するカウンタ部と、
前記カウンタ部が測定したそれぞれの前記信号供給部における前記周期が略同 一となるように、前記信号供給部が前記出力信号を出力するタイミングを制御する制 御部と
を備える試験装置。
[2] 基準クロックを生成する基準クロック生成部と、
前記電子デバイスの試験に用いる試験パターンを、前記電子デバイスに供給する 複数のテストモジユーノレと
を更に備え、
それぞれの前記信号供給部は、前記基準クロックを前記入力信号として受け取り、 受け取った前記基準クロックに基づいて、前記テストモジュールを動作させるタイミン グ信号を生成し、前記基準クロックと前記タイミング信号とを同期して出力し、 前記ループ回路は、前記信号供給部が出力した前記基準クロックをループさせて 当該信号供給部に入力信号として入力する
請求項 1に記載の試験装置。
[3] それぞれの前記信号供給部は、位相の異なる複数の前記タイミング信号を生成し、 前記制御部は、前記信号供給部が生成した前記複数のタイミング信号のうち!、ず れの前記タイミング信号をそれぞれの前記テストモジュールに供給させるかを切り替 えることにより、それぞれの前記テストモジュール力 前記電子デバイスに前記試験 パターンを供給するタイミングを制御する
請求項 2に記載の試験装置。
[4] それぞれの前記信号供給部は、
前記基準クロック生成部力 基準クロックを受け取り、前記ループ回路に出力する 基準クロック通過経路と、
前記基準クロック通過経路における第 1分配点力 前記基準クロックが分配され、 分配された前記基準クロックに基づいて前記複数のタイミング信号を生成するジエネ レート回路と、
前記ジェネレート回路が生成した前記複数のタイミング信号のうち、いずれかの前 記タイミング信号を選択する第 1マトリクス回路と、
前記基準クロック通過経路において前記第 1分配点より下流に設けられた第 2分配 点から前記基準クロックが分配され、分配された前記基準クロックに同期して、前記 第 1マトリクス回路が選択した前記タイミング信号を前記テストモジュールに出力する 同期回路と
を有し、
前記ループ回路は、前記第 2分配点を通過した前記基準クロックを受け取り、受け 取った前記基準クロックをループさせる
請求項 3に記載の試験装置。
[5] それぞれの前記信号供給部は、前記基準クロック通過経路に設けられ前記基準ク ロックを遅延させる基準クロック用可変遅延回路を更に有し、
前記制御部は、前記カウンタ部が測定したそれぞれの前記信号供給部における前 記周期に基づいて、それぞれの前記基準クロック用可変遅延回路の遅延時間を制 御することにより、前記同期回路に前記基準クロックが分配されるタイミングを略同一 にする
請求項 4に記載の試験装置。
[6] 前記基準クロック通過経路は、前記基準クロックを前記信号供給部のそれぞれのブ ロックに分配するための複数の分配点を有し、前記第 2分配点を、前記複数の分配 点のうち最も下流に有する
請求項 4に記載の試験装置。
[7] 前記ループ回路は、前記複数の信号供給部が出力する前記基準クロックを順次選 択してループさせ、
前記カウンタ部は、前記ループ回路が順次ループさせた前記基準クロックに対応 する前記信号供給部における前記周期を測定する
請求項 2に記載の試験装置。
[8] 前記ループ回路は、順次選択したそれぞれの前記基準クロックを、略同一の経路 でループさせて前記信号供給部に入力する
請求項 7に記載の試験装置。
[9] 前記基準クロック生成部が生成した前記基準クロックを受け取り、受け取った前記 基準クロックをそれぞれの前記信号供給部に分配する基準クロック分配回路を更に 備え、
前記ループ回路は、順次選択したそれぞれの前記基準クロックを、同一の経路で 前記基準クロック分配回路にループし、
前記基準クロック分配回路は、前記ループ回路力 受け取った前記基準クロックを 、対応する前記信号供給部に入力する
請求項 8に記載の試験装置。
[10] 前記ループ回路は、一の前記信号供給部から受け取る前記基準クロックを連続し てループさせ、
前記カウンタ部は、予め定められた時間に、前記基準クロックが何回ループしたか を計数することにより、当該信号供給部における前記周期を測定する
請求項 2に記載の試験装置。
[11] 前記試験装置は、複数の前記テストモジュールから、一の前記電子デバイスに前 記試験パターンを供給可能であり、
前記制御部は、一の前記電子デバイスに前記試験パターンを供給する前記複数 のテストモジュールに前記タイミング信号を供給する前記信号供給部における前記 周期を略同一とする
請求項 2に記載の試験装置。
[12] 入力される入力信号に基づいて、電子デバイスを試験するための出力信号を出力 する複数の信号供給部を備える試験装置において、前記信号供給部が出力信号を 出力するタイミングを調整する試験方法であって、
前記出力信号をループさせ、それぞれの前記出力信号を出力した前記信号供給 部に前記入力信号として入力させるループ段階と、
それぞれの前記信号供給部において、前記入力信号が入力されてから、前記ルー プ信号が入力されるまでの周期を測定する測定段階と、
前記測定段階において測定したそれぞれの前記信号供給部における前記周期が 略同一となるように、前記信号供給部が前記出力信号を出力するタイミングを制御す る制御段階と
を備える試験方法。
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