CN100458458C - 测试装置及测试方法 - Google Patents

Abstract

一种测试装置及测试方法，用于测试电子元件的测试装置。测试装置包括：多个信号提供部，根据所输入的输入信号，输出用于测试电子元件的输出信号；循环电路，使输出信号进行循环，并作为输入信号输入到用于输出各个输出信号的信号提供部；计数器部，在各个信号提供部，对从输入信号被输入开始到循环信号被输入为止的周期进行测定；以及控制部，用于控制信号提供部将输出信号进行输出的时序，以使计数器部所测定的各个信号提供部的周期大致相同。

Description

测试装置及测试方法

技术领域

本发明涉及一种对电子元件进行测试的测试装置。对认可参照文献的成员国，可将下述申请中所记述的内容利用参照加入本申请中，做为本申请之记述的一部分。

日本专利特愿2003-322091 申请日 2003年9月12日

背景技术

在公知技术中，对半导体电路等电子元件进行测试的测试装置，通过在电子元件上施加一定的图案而进行测试。测试装置包括向电子元件施加预先所确定的图案和测试速率等的测试模块、用于控制测试模块向电子元件施加图案等的时序之时序控制模块。

测试模块依据应测试之电子元件而设置有多个接脚，而且时序控制模块设置有多个像用于产生测试开始时序的模块、用于产生图案施加时序的模块等这样的模块。在公知技术中，时序控制模块依据其机能而分别构成。因为目前并不了解与本发明相关的专利文献，所以省略其说明。

如前所述，在公知技术中，因为是将时序控制模块依据其机能而构成，所以需要制造多个种类的时序控制模块，导致制造成本的上升。而且，各个时序控制模块的通用性低，使电子元件的测试效率低下。为了解决这种问题，考虑在各个模块设置能够实现全部机能的结构，并使各模块的机能可以转换。从而，可只由同种的模块进行电子元件的测试。

但是，测试电子元件所必需的机能涉及多种，而且为了实现各个机能需要多个接脚，如要以一个模块实现所有的机能，会使模块的接脚数变得庞大，是不实用的。因此，考虑利用具有同一构成的多个模块，实现所有的机能。但是，在这种情况下，又产生必须取得各个模块间的同步之问题。

而且，作为其它的课题，在由不同的制造方法所制造的测试模块间，有时从信号的输入到输出的时间等的特性不同，所以难以同时使用这些测试模块。而且，时序控制模块要从多个测试模块分别获取故障数据等，且将对多个故障数据进行逻辑运算并汇总的多条数据，对多个测试模块进行分配。即使在这种情况下，各个汇总处理、各个分配处理，也需要同步进行。在如上所述，测试装置利用多个信号提供部30、多个测试模块14进行电子元件的测试之情况下，需要由它们之间的信号的授受而取得同步。

而且，为了进行各个汇总处理、分配处理，需要多个缓存器，导致电路规模和成本的增大。所以，需要降低缓存器数目。而且，为了进行汇总处理、分配处理，需要多根信号线，但如在半导体基板上形成多根信号线，则需要对电路设置进行研讨。

发明内容

为了解决上述课题，在本发明的第一形态中提供了一种测试装置，为用于测试电子元件的测试装置，包括：多个信号提供部，根据所输入的输入信号，输出用于测试电子元件的输出信号；循环电路，使输出信号进行循环，并作为输入信号输入到用于输出各个输出信号的信号提供部，其中各个信号提供部包括：基准时钟通过路径，从基准时钟产生部接收基准时钟，并向循环电路输出；产生电路，用以从基准时钟通过路径的第一分配点被分配以基准时钟，并根据所分配的基准时钟产生多个时序信号；第一矩阵电路，选择产生电路所产生的多个时序信号中的任一个时序信号；以及，同步电路，在基准时钟通过路径中从设置于第一分配点下游的第二分配点被分配以基准时钟，并与所分配的基准时钟同步，向测试模块输出第一矩阵电路所选择的时序信号；其中，循环电路可接收通过第二分配点的基准时钟，并使所接收的基准时钟进行循环；计数器部，在各个信号提供部，对从输入信号被输入开始到循环信号被输入为止的周期进行测定；以及，控制部，用于控制信号提供部将输出信号进行输出的时序，以使计数器部所测定的各个信号提供部的周期大致相同。测试装置还可具有用于产生基准时钟的基准时钟产生部，以及向电子元件提供用于电子元件测试的测试图案之多个测试模块；各个信号提供部可将基准时钟作为输入信号接收，并根据所接收的基准时钟，产生使测试模块工作的时序信号，且使基准时钟和时序信号同步输出；循环电路可使信号提供部输出的基准时钟进行循环，并作为输入信号输入到该信号提供部。

各个信号提供部可产生相位不同的多个时序信号；控制部可通过对将信号提供部产生的多个时序信号中的任一个时序信号提供到各个测试模块进行切换，而控制各个测试模块向电子元件提供测试图案的时序。

各个信号提供部还可具有：基准时钟用可变延迟电路，用于使基准时钟通过路径上所设置之基准时钟延迟；其中，控制部可通过根据计数器部所测定的各个信号提供部的周期，对各个基准时钟用可变延迟电路的延迟时间进行控制，而使对同步电路分配基准时钟的时序大致相同。

基准时钟通过路径可具有多个分配点，用于将基准时钟分配到信号提供部的各个区块，且在多个分配点中的最下游具有第二分配点。循环电路可依次选择多个信号提供部输出的基准时钟并使其循环；计数器部可测定与循环电路所依次循环的基准时钟对应之信号提供部的周期。

循环电路可使依次选择的各个基准时钟，沿大致相同的路径进行循环，并输入到信号提供部。测试装置还可具有基准时钟分配电路，其接收基准时钟产生部产生的基准时钟，并将所接收的基准时钟分配到各个信号提供部；其中，循环电路可将依次选择的各个基准时钟，沿同一路径在基准时钟分配电路中进行循环；且基准时钟分配电路可将从循环电路所接收的基准时钟，输入对应的信号提供部。

循环电路可使从信号提供部接收的基准时钟连续循环；计数器部可通过对基准时钟循环次数进行计数，而测定该信号提供部的周期。

测试装置可从多个测试模块向电子元件提供测试图案；控制部可使向多个测试模块提供时序信号之信号提供部的周期大致相同，其中上述多个测试模块向电子元件提供测试图案。

在本发明的第二形态中提供一种测试方法，是一种在具有根据所输入的输入信号，输出用于测试电子元件的输出信号之多个信号提供部的测试装置中，对信号提供部输出了输出信号的时序进行调整的测试方法；包括：循环阶段，使输出信号进行循环，并作为输入信号输入到用于输出各个输出信号的信号提供部，其中各该信号提供部包括：基准时钟通过路径，从该基准时钟产生部接收该基准时钟，并输出到该循环电路；产生电路，用以从在该基准时钟通过路径的第一分配点，分配该基准时钟，并根据所分配的该基准时钟产生上述这些时序信号；第一矩阵电路，用以从该产生电路所产生的上述这些时序信号中选择上述这些时序信号的其中一个；以及同步电路，用以在前述基准时钟通过路径，从设置在该第一分配点下游的第二分配点被分配该基准时钟，并与所分配的该基准时钟同步，将该第一矩阵电路所选择的该时序信号输出给上述这些测试模块；其中该循环电路接收通过该第二分配点的该基准时钟，并使所接收的该基准时钟进行循环；测定阶段，在各个信号提供部，对从输入信号被输入开始到循环信号被输入为止的周期进行测定；以及，控制阶段，用于控制信号提供部将输出信号进行输出的时序，以使测定阶段所测定的各个信号提供部的周期大致相同。所述测试装置还包括：基准时钟产生部，用以产生基准时钟；以及多个测试模块，将用于该电子元件测试的测试图案提供该电子元件，其中各该信号提供部接收该基准时钟做为该输入信号，并根据所接收的该基准时钟，产生使上述这些测试模块工作的多个时序信号，且使该基准时钟和上述这些时序信号同步输出，该循环电路使该信号提供部输出的该基准时钟进行循环，并做为输入信号输入到该信号提供部。

多个返回电路可通过时序提供部，将故障时序信号提供到各个测试模块。测试装置还可具有接收多个返回电路输出的故障时序信号，并根据多个故障时序信号进行逻辑运算之汇总电路；多个时序提供部可将汇总电路的逻辑运算结果提供到对应的测试模块。

另外，上述发明的概要并未列举本发明的所有必要特征，这些特征群的子集也可成为发明。

如利用本发明，可使多个信号提供部对输出时序信号的时序进行调整。

为让本发明之上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。

附图说明

图1所示为关于本发明的实施方式之测试装置100的构成的一个例子。

图2所示为开关矩阵20之构成的一个例子。

图3所示为信号提供部30及时钟控制电路70之构成的一个例子。

图4所示为循环电路110之构成的一个例子。

图5所示为基准时钟分配电路80之构成的一个例子。

图6为在从图3至图5中所说明的，多个信号提供部30输出时序信号的时序之调整方法的一个例子的流程图。

图7所示为时序信号和基准时钟的关系。图7A所示为不对基准时钟用可变延迟电路36的延迟量进行调整之情况的一个例子，图7B所示为对基准时钟用可变延迟电路36的延迟量进行调整之情况的一个例子。

图8所示为相位调整电路50之构成的一个例子。

图9所示为产生电路48及时序信号分配电路56之构成的一个例子。

图10所示为汇总电路46及时序信号分配电路56之构成的一个例子。

图11所示为多个汇总部160及多个分配部140的，在半导体基板(图中未表示)上的设置例。图11A～图11C分别表示多个汇总部160及多个分配部140在半导体基板上之设置的一个例子。

图12所示为多个触发器部186及多个选择部188之构成的一个例子。

图13所示为在控制部12上所设置的，用于控制多个缓存器部146之写入控制电路的构成的一个例子。

主要元件标记说明

10：基准时钟产生部

12：控制部

14：测试模块

16：元件接触部

18、82、88、118、144：分配器

20：开关矩阵

22：测试板

30：信号提供部

32：计数器部

34：返回用可变延迟电路

36：基准时钟用可变延迟电路

38、72、119、122、126、132、136、142、152、172、174、178、180、

186、206、208、218、220：触发器

40：返回电路

42、52、62：多个触发器

44：返回信号选择部

46：汇总电路

48：产生电路

50：相位调整电路

54：时钟选择部

56：时序信号分配电路

60：时序提供部

64：时序信号选择部

66：同步电路

70：时钟控制电路

74：选择部

76：计数器

78：逻辑电路

80：基准时钟分配电路

84、117、148、164、190、210、216、226：与门电路

86、116、134、150、166、250：或门电路

90：输出部

100：测试装置

110：循环电路

112、114：基准时钟选择部

120：总线

124：分配电路

130：运算电路

140：分配部

146、162：缓存器部

160：汇总部

168：移位缓存器部

188：选择部

200：电子元件

202、224：选择器

204：写入部

212：要求信号存储部

214：主选择部

222：计数器

228：重置部

230：第一分配点

232：第二分配点

234：基准时钟通过路径

236：相位调整用可变延迟电路

258：主从选择部

具体实施方式

下面，通过发明的实施方式对本发明进行说明，但是以下的实施方式并不对关于申请专利范围的发明进行限定，而且实施方式中所说明之特征的所有组合也未必是发明的解决方法所必须的。

图1所示为关于本发明的实施方式之测试装置100的构成的一个例子。测试装置100对多个电子元件(200-1～200-n，以下统称200)进行测试。测试装置100包括基准时钟产生部10、控制部12、多个测试模块(14-1～14-48，以下统称14)、元件接触部16及开关矩阵20。

元件接触部16为例如载置多个电子元件200的测试头，将多个测试模块14与多个电子元件200电气连接。各个测试模块14分别与一个或多个电子元件200电气连接。而且，各个电子元件200分别与一个或多个测试模块14电气连接。例如，测试模块14及电子元件200分别具有预先确定之数目的输出入接脚，并分别对应接脚数使测试模块14和电子元件200被连接。

而且，测试模块14也可为将接收的测试图案，提供给对应的电子元件200之模块。在本例中，各个测试模块14分别从控制部12预先接收测试图案，并在与从开关矩阵20分别接收的时序信号对应之时序，将测试图案提供到电子元件200。而且，测试模块14根据电子元件200输出的信号，也可判定电子元件200的好坏。在这种情况下，测试模块14既可具有用于存储电子元件200的故障数据之故障存储器，也可将故障数据提供到控制部12。

基准时钟产生部10产生预先所确定之频率的基准时钟。测试装置100的各构成要素依据该基准时钟进行工作。开关矩阵20根据基准时钟，产生相位不同的多个时序信号，并分别提供测试模块14。即，开关矩阵20通过向测试模块14提供时序信号，可对各个测试模块14工作的时序进行控制。

控制部12对开关矩阵20将哪个相位的时序信号提供各个测试模块14进行控制。而且，控制部12预先将测试图案提供各个测试模块14。控制部12也可为例如工作站等主计算机。而且，控制部12也可具有多个主计算机。在这种情况下，各个主计算机被分别分配以应进行测试的电子元件200，并控制与所分配的电子元件200连接的测试模块14、及向该测试模块14所提供之时序信号的相位。

图2所示为开关矩阵20之构成的一个例子。开关矩阵20具有多个测试板(22-1、22-2，以下统称22)。在测试板22上设置有基准时钟分配电路80、时钟控制电路70、多个信号提供部(30-1～30-16，以下统称30)、多个输出部90及循环电路110(loop curcuit)。对循环电路110及时钟控制电路70的构成及工作，将在后面的图3中进行说明。

基准时钟分配电路80接收基准时钟产生部10所产生之基准时钟，并对开关矩阵20的各构成要素进行分配。信号提供部30根据作为输入信号被输入的基准时钟，输出用于测试电子元件200的输出信号。例如，信号提供部30通过输出部90，向测试模块14提供用于表示在电子元件200上施加测试图案之时序的时序信号、用于表示开始电子元件200的测试之时序的时序信号、用于表示停止电子元件200的测试之时序的时序信号、用于表示取入电子元件200的故障数据之时序的时序信号等。

在本例中，各个信号提供部30根据所输入的基准时钟，将相位不同的多个时序信号作为前述的输出信号而产生。而且，控制部12对分别将信号提供部30所产生之多个时序信号中的任一个时序信号提供给测试模块14，而在各个信号提供部30中进行切换。从而，例如各个测试模块14可控制向电子元件200提供测试图案的时序。而且，信号提供部30与时序信号同步，输出用于产生时序信号的基准时钟。

而且，多个信号提供部30被预先分配以像对电子元件200施加测试图案之时序的控制、开始电子元件200的测试之时序的控制、停止电子元件200的测试之时序的控制、取入电子元件200的故障数据之时序的控制等这样的机能。而且，各个信号提供部30为具有同一构成的集成电路，具有通过转换工作模式而执行前述所有机能之电路构成。该工作模式由控制部12进行控制。这样，通过使各个信号提供部30的构成相同，可使信号提供部30的通用性提高。

而且，根据信号提供部30的接脚数，如使一个信号提供部30具有能够执行前述所有机能之电路构成，有时信号提供部30的输出入接脚数会不足。在这种情况下，通过组合多个信号提供部30，可解决输出入接脚不足的问题。例如，测试装置100如图2所示，使信号提供部30-1和信号提供部30-2组合进行工作。本例的控制部12在信号提供部30的各个组合上，分配上述机能的某一个并使其工作。

多个输出部90与多个测试模块14对应设置，并从多个信号提供部30中的任一个接收时序信号，且将所接收的时序信号提供对应的测试模块14。分别从哪个信号提供部30向输出部90提供时序信号，由控制部12依据各个测试模块14的机能、及各个信号提供部30的机能进行控制。

测试装置100因为利用多个信号提供部30、多个测试模块14进行电子元件200的测试，所以利用它们间的信号的授受而取得同步为佳。本例中的测试装置100进行以下调整。

(1)多个信号提供部30输出时序信号之时序的调整

(2)依据测试模块14的特性之时序信号的相位的调整

(3)在使多个信号提供部30进行组合之情况下的，各个信号提供部30所接收之基准时钟的相位的调整

首先，对多个信号提供部30输出时序信号之时序的调整，利用图3到图6进行说明。

图3所示为信号提供部30及时钟控制电路70之构成的一个例子。信号提供部30具有时序信号分配电路56、汇总电路46、产生电路48、多个返回电路40、多个时序提供部60、相位调整电路50、基准时钟用可变延迟电路36、触发器38(flip-flop)、计数器部32及基准时钟通过路径234。而且，时钟控制电路70具有触发器72、选择部74、计数器76及逻辑电路78。

基准时钟通过路径234从基准时钟产生部10，通过基准时钟分配电路80接收基准时钟并向循环电路110输出。基准时钟通过路径234具有用于将接收的基准时钟分配到信号提供部30的各个部分之多个分配点，而设于信号提供部30上的触发器等，依据该基准时钟进行工作。

基准时钟用可变延迟电路36设在基准时钟通过路径234上，并使基准时钟延迟。基准时钟用可变延迟电路36较基准时钟通过路径234上的多个分配点，设于上游为佳。通过基准时钟通过路径234的基准时钟，被输入循环电路110中。

循环电路110使各个信号提供部30输出的基准时钟循环，并通过基准时钟分配电路80，作为输入信号输入到输出各个基准时钟之信号提供部30中。循环电路110使依次选择的各个基准时钟，沿大致相同的路径循环并输入信号提供部30为佳。测试装置100通过测定该循环的周期，而检测出各个信号提供部30输出时序信号之时序的差异。通过对各个信号提供部30输出时序信号的时序进行调整，即使从多个信号提供部30向多个测试模块14提供时序信号，也可使多个测试模块同步进行工作。

图4所示为循环电路110之构成的一个例子。循环电路110具有多个基准时钟选择部(112-1～112-4、114-1～114-2)、或门电路116、与门电路117、触发器119及分配器118。循环电路110接收多个信号提供部30输出的基准时钟，并依次选择接收的基准时钟且使其循环。

在本例中，多个基准时钟选择部(112-1～112-4、114-1～114-2)及或门电路116，依次选择多个基准时钟中的一个基准时钟。与门电路117将所选择的基准时钟和触发器119输出的信号之逻辑积，向分配器118输出。触发器119控制是否进行基准时钟的循环。在触发器119中，从控制部12接收用于控制是否进行基准时钟的循环之信号，并依据从分配器18所接收之基准时钟的反转信号，输出该信号。分配器118使与门电路117输出的基准时钟，沿基准时钟分配电路80进行循环。循环电路110使依次选择的各个基准时钟，分别沿相同路径在基准时钟分配电路80中进行循环。从而，能够降低各个信号提供部30的周期测定误差。

图5所示为基准时钟分配电路80之构成的一个例子。基准时钟分配电路80具有分配器82、与门电路84、或门电路86及分配器88。分配器82从基准时钟产生部10接收基准时钟，并响应依据该基准时钟进行工作之构成要素分配基准时钟。与门电路84从分配器82接收基准时钟，并输出从后述的时钟控制电路70所接收的信号与基准时钟之逻辑积。即，与门电路84根据从时钟控制电路70所接收的信号，选择是否使基准时钟通过。

或门电路86输出从与门电路84接收的基准时钟与由循环电路110被循环的基准时钟之逻辑和。如在测定循环的周期时，则时钟控制电路70进行控制，以向与门电路84输入L逻辑，并不使基准时钟产生部10所提供的基准时钟通过。如在不测定循环的周期时，则时钟控制电路70向与门电路84输入H逻辑。分配器88将或门电路86输出的基准时钟，提供到多个信号提供部30。如测定循环(1oop)的周期，则分配器88向进行循环周期的测定之信号提供部30提供接收的基准时钟。

而且，循环电路110使从一个信号提供部30接收的基准时钟连续循环为佳。即，使各个基准时钟在一定时间内循环多次为佳。计数器部32(参照图3)在一定时间内对基准时钟循环次数进行计数，并根据计数结果，测定与使循环电路110依次被循环的基准时钟对应之信号提供部30的周期。

例如，计数器部32从分配器82接收基准时钟，并在对该基准时钟的脉冲(pulse)进行一定次数的计数期间，计测循环电路110使基准时钟循环多少次。在这种情况下，向计数器部32输入利用循环电路110进行循环的基准时钟。

然后，计数器部32根据这些计数结果，在各个信号提供部30中，测定从输入信号(基准时钟)被输入开始到循环信号(基准时钟)被输入为止的周期。通过使基准时钟循环多次，可更加精确地测定各个信号提供部30的周期。例如，循环电路110使各个基准时钟循环4000次左右为佳。

控制部12根据计数器部32测定之各个信号提供部30的周期，控制在各个信号提供部30所设置之基准时钟用可变延迟电路36的延迟时间，使各个信号提供部30的周期大致相同。利用这种控制，能够减少因多个信号提供部30间的差异所造成之时序信号的输出时序的偏离。

而且，信号提供部30的产生电路48，从基准时钟通过路径234的第一分配点230，通过相位调整电路50被分配以基准时钟，且根据所分配的基准时钟产生相位不同的多个时序信号。在本例中，产生电路48以与基准时钟的周期相等的相位鉴别力，产生相位不同的多个时序信号。

时序信号分配电路56为每个时序提供部60选择产生电路48所产生之多个时序信号中的任一个时序信号，并分别提供给各个时序提供部60。多个时序提供部60以每两个对应一个输出部90的形态而设置，并向对应的输出部90提供时序信号。各个时序提供部60具有同步电路66，从在基准时钟通过路径234中设置于第一分配点230下游的第二分配点232被分配以基准时钟，并与所分配的基准时钟同步，将时序信号分配电路56所选择的时序信号向测试模块输出。

循环电路110接收通过第二分配点232的基准时钟，并使所取得的基准时钟进行循环。控制部12通过控制基准时钟用可变延迟电路36的延迟量，可使向多个信号提供部30的同步电路66分配基准时钟的时序大致相同。所以，多个信号提供部30可以大致相同的时序输出时序信号。

而且，基准时钟通过路径234在多个分配点中的最下游具有第二分配点232为佳。而且，各个信号提供部30在形成有信号提供部30的半导体基板上，从第二分配点232附近将基准时钟向循环电路110输出为佳。通过缩短从第二分配点232到向循环电路110输出之路径，并测定基准时钟的循环的周期，能够减少循环电路110接收的基准时钟和信号提供部30输出的时序信号之相位的偏离。因此，能够更加减少各个信号提供部30输出时序信号之时序的偏离。

而且，测试装置100可从多个测试模块14，向一个电子元件200提供测试图案；控制部12也可对各个基准时钟用可变延迟电路36的延迟量分别进行控制，以使向多个测试模块14提供时序信号之信号提供部30的周期大致相同，其中该多个测试模块14向一个电子元件200提供测试图案。

图6所示为图3至图5中所说明的，多个信号提供部30输出时序信号的时序之调整方法的一个例子的流程图。首先，在步骤S1000中，循环电路110选择多个信号提供部30所输出之多个基准时钟的某一个。接着，在步骤S1002中，使循环电路110选择的基准时钟进行循环，并向输出该基准时钟的信号提供部30进行输入。

然后，在S1004中，计数器部32判定是否经过一定时间，如没有经过一定时间，则继续基准时钟的循环。如经过了一定时间，则在S1006中，根据基准时钟的循环次数，计算该信号提供部30的周期。接着，在S1008中，判定是否选择了多个信号提供部30所输出的所有基准时钟，如未选择所有的基准时钟，则选择下一个基准时钟(S1000)，并重复S1002～S1006的处理。

如选择了所有的基准时钟，并计算了所有的信号提供部30的周期，则在S1010中，分别调整各个信号提供部30的基准时钟用可变延迟电路36的延迟量，并使各个信号提供部30输出时序信号的时序大致相同，结束调整。

下面，对依据测试模块14的特性之时序信号的相位调整，利用图3及图7进行说明。如上所述，信号提供部30的多个时序提供部60，与多个测试模块14对应设置。但是，在各个测试模块14中，从接收时序信号开始，到输出测试图案为止的时间未必相同。例如，因各个测试模块14的特性，在该时间上会产生差异。因此，即使对多个测试模块14同时输入时序信号，有时也不能对电子元件200同时输入测试图案等。本例的测试装置100为了补偿该差异，而对各个信号提供部30输出之时序信号的相位进行调整。

如图3所示，各个时序提供部60具有被串联的多个触发器62、时序信号选择部64及同步电路66。而且，各个时序提供部60与多个测试模块14对应设置，并从时序信号分配电路56接收时序信号，且向对应的测试模块14提供时序信号。

产生电路48产生在一定时间只具有下降边或上升边的边缘之时序信号，并提供到时序信号分配电路56。该一定时间与基准时钟的周期相比足够大为佳。多个触发器62从时序信号分配电路56接收时序信号，并依据从基准时钟通过路径234所分配的基准时钟，将时序信号向下一级的触发器依次交付。即，多个触发器62的各个触发器依据基准时钟，将时序信号的值依次交付下一级的触发器。

时序信号选择部64通过接收多个触发器62的各个触发器输出的时序信号，并选择所接收的多个时序信号中的某一个提供到测试模块，可对提供测试模块之时序信号的相位进行调整。

控制部12对多个时序提供部60分别向各个测试模块14提供之时序信号的相位进行控制。在本例中，控制部12对时序信号选择部64选择多个时序信号中的任一个进行控制，以使各个测试模块14依据时序信号输出测试图案之时序大致相同。测试装置100具有用于检测测试模块14输出测试图案之时序的装置为佳。

在本例中，利用多个返回电路40，对测试模块14输出测试图案的时序进行检测。多个返回电路40与多个时序提供部60同样地，与多个测试模块14对应设置，而测试模块14将在输出测试图案的时序发生值的变化之信号，输入对应的返回电路40。返回电路40具有串联的多个触发器42。多个触发器42的各个触发器，将由测试模块14所输入的信号，依据基准时钟依次交付下一级的触发器。

控制部12读出多个触发器42存储的值，并根据在哪一级的触发器使值发生变化，对测试模块14输出测试图案的时序进行检测。而且，对控制部12，也可根据各个测试模块14的规格，预先给予应分别提供各个测试模块14之时序信号的相位。

而且，控制部12也可使基准时钟用可变延迟电路36的延迟量依次变化，并对时序信号的值发生变化的时序，与多个触发器62的某一个触发器取入时序信号的值之时序变得大致相同的延迟量进行检测，且将基准时钟用可变延迟电路36的延迟量设定为从检测的延迟量偏离基准时钟的半周期之延迟量。在这种情况下，控制部12具有对多个触发器62的各个触发器存储之时序信号的值进行检测的装置为佳。

首先，控制部12将基准时钟用可变延迟电路36的延迟量设定为一定的值。然后，在产生电路48根据从基准时钟分配电路80所接收的基准时钟，产生时序信号，并检测多个触发器62存储的各个值，且检测发生值的变化之触发器的级数。接着，控制部12使基准时钟用可变延迟电路36的延迟量只变化一定量以后，同样地产生时序信号，并检测多个触发器62存储的各个值，且检测发生值的变化之触发器的级数。这样，在每次使基准时钟用可变延迟电路36的延迟量依次变化时，检测多个触发器62存储的各个值，并检测发生值的变化之触发器的级数。然后，通过对所检测之触发器的级数进行变化的延迟量进行检测，可对时序信号的值发生变化之时序，与多个触发器62的某一个触发器取入时序信号的值之时序变得大致相同的延迟量进行检测。然后，将基准时钟用可变延迟电路36的延迟量，设定为从所检测的延迟量偏离基准时钟的半周期之延迟量。利用这种控制，可在各个触发器中，稳定地检测时序信号的值。

图7所示为时序信号和基准时钟的关系。图7A所示为不对基准时钟用可变延迟电路36的延迟量进行调整之情况的一个例子，图7B所示为对基准时钟用可变延迟电路36的延迟量进行调整之情况的一个例子。

在不对基准时钟用可变延迟电路36的延迟量进行调整的情况下，当多个触发器62的某一个触发器依据基准时钟取入时序信号的值时，如图7A所示，有时会在时序信号的值发生变化的时序取入时序信号的值。在这种情况下，该触发器不能稳定地取入时序信号的值。

因此，本例中的控制部12如上述那样对基准时钟用可变延迟电路36的延迟量进行调整，并如图7B所示，使触发器取入时序信号的值之时序，和时序信号的值发生变化之时序错开。

而且，各个返回电路40从对应的多个测试模块14，接收用于表示在电子元件200输出的输出图案中产生故障之时序的故障时序信号等这样的、来自测试模块14的信号，并将故障时序信号通过汇总电路46及时序信号分配电路56提供到时序提供部60。此时，根据各个测试模块14的特性，有时在各个返回电路40之故障时序信号的相位上会产生偏离。即，各个测试模块14从产生故障时序信号开始到分别向各个返回电路40进行提供为止的时间，有时因测试模块14而有所不同。

测试装置100在利用例如某一个测试模块14检测故障的情况下，有时要像停止多个测试模块14中的测试图案的施加这样，根据从测试模块14提供到信号提供部30的信号，控制多个测试模块14的工作。当进行这种工作时，如各个测试模块14从产生例如故障时序信号开始到分别向各个返回电路40进行提供为止的时间，因测试模块14而有所不同，则不能同步地控制多个测试模块14。控制部12对多个返回电路40进行控制并补偿前述偏离，以使各个返回电路40输出故障时序信号的时序变得大致相同。

在本例中，各个返回电路40具有被串联的多个触发器42、返回用可变延迟电路34及返回信号选择部44。多个触发器42的各个触发器，接收故障时序信号，并依据从基准时钟通过路径234所分配的基准时钟，将故障时序信号依次交付给下一级的触发器。

返回信号选择部44接收多个触发器42的各个触发器输出的故障时序信号，并选择所接收的多个故障时序信号中的某一个。然后，通过将所选择的故障时序信号，通过汇总电路46及时序信号分配电路56提供到时序提供部60，而对向时序提供部60提供故障时序信号的时序进行调整。

控制部12对多个返回电路40分别向各个时序提供部60提供之故障时序信号的相位进行控制。在本例中，控制部12对返回信号选择部44选择多个故障时序信号中的哪一个进行控制。在本例中，控制部12读出多个触发器42所存储的值，并检测在哪一级的触发器使值产生变化。然后，依据所检测之触发器的级数的、各个返回电路40中的差异，对返回信号选择部44选择哪一个故障时序信号进行控制。

而且，返回用可变延迟电路34设置于测试模块14和多个触发器42之间，使故障时序信号延迟并提供到多个触发器42。控制部12使返回用可变延迟电路34的延迟量依次变化，并对故障时序信号的值产生变化的时序，与多个触发器42的某一个触发器取入故障时序信号值的时序变得大致相同之返回用可变延迟电路34的延迟量进行检测，且将返回用可变延迟电路34的延迟量，设定为从所检测的延迟量偏离基准时钟的半周期之延迟量。

而且，当对多个触发器(42、52、62)的各个触发器存储的值进行检测时，停止从基准时钟分配电路80所提供的基准时钟，并停止多个触发器(42、52、62)的工作为佳。在本例中，时钟控制电路70向基准时钟分配电路80提供用于停止基准时钟的信号。

时钟控制电路70具有触发器72、选择部74、计数器76及逻辑电路78。触发器72接收多个信号提供部30输出的时序信号，并提供到选择部74。选择部74在从触发器72所接收的多个时序信号中，选择进行时序或相位的调整之信号提供部30所输出的时序信号，并提供到计数器76。计数器76在所接收的时序信号的值进行变化的情况下，开始基准时钟的计数，并在形成一定的数目时，向逻辑电路78输出表示停止基准时钟之意思的信号。逻辑电路78将从计数器76所接收的信号提供到基准时钟分配电路80的与门电路84，并停止向信号提供部30所提供的基准时钟。

控制部12在计数器76设定一定的数，控制停止基准时钟的时序。例如，控制部12控制计数器76，以使多个触发器42中的设于大致中央的触发器，检测故障时序信号之值的变化。

而且，多个返回电路40通过汇总电路46、时序信号分配电路56及时序提供部60，分别向各个测试模块14提供故障时序信号。汇总电路46接收多个返回电路40输出的故障时序信号，并根据多个故障时序信号进行多个种类的逻辑运算，且将各个运算结果分别提供到时序信号分配电路56。时序信号分配电路56将所接收的运算结果分别提供任意的一个或多个时序提供部60。对汇总电路46及时序信号分配电路56的构成，将在后面的图8及图9中进行说明。

接着，对在使多个信号提供部30组合之情况下，各个信号提供部30所接收之基准时钟的相位的调整，利用图3及图8进行说明。在使多个信号提供部30组合的情况下，所组合之信号提供部30的某一个，作为依据基准时钟的相位，产生用于控制测试模块14向电子元件200提供测试图案之时序的第一时序信号，并提供到测试模块14所预先确定的一个或多个接脚之主信号提供部而发挥作用。而且，其它的信号提供部30，作为从主信号提供部接收基准时钟，并依据所接收的基准时钟，产生用于控制测试模块14向电子元件200提供测试图案之时序的第二时序信号，且提供到测试模块14的接脚中的、与主信号提供部不同的一个或多个接脚之从信号提供部而发挥作用。在本例中，是对信号提供部30-1作为主信号提供部发挥作用，信号提供部30-2作为从信号提供部发挥作用之情况进行说明。

在各个信号提供部30中，如该信号提供部30作为从信号提供部30发挥作用，则具有用于使从主信号提供部30所接收的基准时钟延迟之相位调整电路50。相位调整电路50由基准时钟通过路径234的第一分配点230被分配以基准时钟。此时，在第一分配点230和相位调整电路50之间，设置有用于将基准时钟置换为周期较基准时钟足够大的时钟之时钟置换电路为佳。

而且，各个信号提供部30在作为主信号提供部发挥作用的情况下，具有用于向从信号提供部提供基准时钟的触发器38。触发器38接收前述时钟置换电路置换的基准时钟，并提供到从信号提供部。

而且，在各个信号提供部30作为从信号提供部发挥作用的情况下，相位调整电路50从主信号提供部的触发器38接收基准时钟。相位调整电路50调整所接收之基准时钟的相位，并提供到产生电路48。产生电路48根据时序信号分配电路56及时序提供部60所接收之基准时钟的相位，产生时序产生信号并提供到测试模块14。这里，从信号提供部的相位调整电路50通过延迟从主信号提供部所接收的基准时钟，而使主信号提供部输出第一时序信号的时序和从信号提供部输出第二时序信号的时序大致相同。

图8所示为相位调整电路50之构成的一个例子。相位调整电路50具有相位调整用可变延迟电路236、被串联的多个触发器52、主从选择部258及时钟选择部54。主从选择部258选择向多个触发器52提供使相位调整用可变延迟电路236延迟之基准时钟，或基准时钟产生部10产生并使基准时钟用可变延迟电路36延迟之基准时钟的哪一个。

控制部12根据信号提供部30作为主信号提供部或从信号提供部的哪一个发挥作用，而控制主从选择部258选择哪一个基准时钟。即，在信号提供部30作为主信号提供部发挥作用的情况下，主从选择部258选择使基准时钟用可变延迟电路36延迟的基准时钟，在作为从信号提供部发挥作用的情况下，主从选择部258选择使相位调整用可变延迟电路236延迟的基准时钟。

多个触发器52接收主从选择部258所选择的基准时钟，并依据基准时钟产生部10产生并从基准时钟通过路径234被分配之基准时钟，依次交付所接收的基准时钟。时钟选择部54接收多个触发器52的各个触发器输出的基准时钟，并从所接收的多个前述基准时钟中选择某一个，通过产生电路48、时序信号分配电路56及时序提供部60，作为第二时序信号输出。

控制部12对时钟选择部54选择哪一个基准时钟进行控制，并使主信号提供部输出第一时序信号的时序和从信号提供部输出第二时序信号的时序大致相同。例如，控制部12进行控制，使主信号提供部的时钟选择部54选择预先所确定之触发器输出的基准时钟，并使从信号提供部的时钟选择部54选择哪一个基准时钟，且使主信号提供部输出第一时序信号的时序，和从信号提供部输出第二时序信号的时序大致相同。在这种情况下，控制部12使主信号提供部的时钟选择部54，选择在被串联的多个触发器52中的、设于大致中央之触发器输出的基准时钟为佳。

利用这种控制，能够对因在多个信号提供部30组合之情况下的，各个信号提供部30所接收之基准时钟的相位的差异所造成的，第一时序信号被输出的时序和第二时序信号被输出的时序之误差进行调整。

而且，相位调整用可变延迟电路236使从主信号提供部所接收的基准时钟延迟，并提供到主从选择部258。控制部12使相位调整用可变延迟电路236的延迟量依次变化，并对该基准时钟的值发生变化的时序，与多个触发器52的某一个触发器取入基准时钟值的时序变得大致相等之相位调整用可变延迟电路326的延迟量进行检测，且将相位调整用可变延迟电路236的延迟量设定为从检测的延迟量偏离基准时钟的半周期之延迟量。相位调整用可变延迟电路236的设定，在时钟选择部54选择的触发器级数的调整之前进行为佳。

如上面在图3～图8中所说明的，如利用本例中的测试装置100，可进行多个信号提供部30输出时序信号之时序的调整、依据测试模块14的特性之时序信号相位的调整、在使多个信号提供部30组合的情况下各个信号提供部30所接收之基准时钟相位的调整，并可使多个测试模块14同步进行工作，精确地进行电子元件200的测试。

图9所示为产生电路48及时序信号分配电路56之构成的一个例子。产生电路48具有多个总线(120-1～120-8，以下统称120)及运算电路130。

多个总线120与控制部12的多个主计算机对应设置，并分别由对应的主计算机进行控制。总线120具有触发器122、分配电路124及多个触发器(126-1～126-64，以下统称126)。

分配电路124具有64个输出板，并将通过触发器从控制部12所接收的速率信号，依据从相位调整电路50所接收的基准时钟，从64个输出板中的一个或多个输出板输出。而且，在分配电路124中，通过触发器122从控制部12，接收用于控制从哪一个输出板输出速率信号之控制信号。速率信号例如为表示H逻辑的信号，通过使分配电路124输出速率信号之输出板，依据基准时钟依次变化，可产生相位不同的多个时序信号并输出。例如，通过依据基准时钟，将分配电路124输出速率信号的输出板，从1到64依次进行转换，可产生相位鉴别力与基准时钟的周期相等的、相位不同的64种时序信号。而且，通过以所需的周期选择各个输出板，可产生任意周期的时序信号。例如，通过在多个总线120的每一个，使选择输出板的周期进行变化，可在多个总线120的每一个上，产生周期不同的多个时序信号。选择输出板的周期，可通过变更从控制部12所接收之控制信号的周期，而轻松地进行变更。

运算电路130具有多个触发器(132-1～132-64，以下统称132)、多个或门电路(134-1～134-64，以下统称134)及多个触发器(136-1～136-64，以下统称136)。

多个触发器132、多个或门电路134及多个触发器136与分配电路124的输出板对应设置，并接收对应的输出板所输出的时序信号。或门电路134接收多个总线120的各个分配电路124所分别对应之输出板所输出的时序信号，并输出所接收的各个时序信号的逻辑和。控制部12对各个分配电路124进行互斥控制，以避免多个分配电路124同时从同一输出板输出时序信号。例如，多个主计算机被预先分配对分配电路124之1～64的输出板中的哪一个输出板进行控制。而且，多个主计算机在对应的总线120的分配电路124中，从所分配的输出板中依次选择输出时序信号的输出板。而且，多个触发器136使各个时序信号同步，并提供到时序信号分配电路56。

时序信号分配电路56具有多个分配部(140-1～140-64，以下统称140)、多个或门电路(150-1～150-96，以下统称150)及多个触发器(152-1～152-96，以下统称152)。

多个分配部140与分配电路124的多个输出板对应设置，并接收对应的输出板所输出的时序信号。各个分配部140具有触发器142、分配器144、缓存器部146及多个与门电路(148-1～148-96，以下统称148)。

分配器144通过触发器142接收时序信号，并向多个与门电路148分别分配时序信号。多个与门电路148与多个时序提供部60对应设置，并输出所接收的时序信号和从缓存器部146所接收的信号之逻辑积。

在缓存器部146中，存储有用于表示将该时序信号提供哪一个时序提供部60之命令数据。在本例中，缓存器部146存储有各个比特分别与多个时序提供部60的某一个对应之多个比特的命令数据。缓存器部146从控制部12接收该命令数据。控制部12在缓存器部146中存储命令数据，其中该命令数据将应提供该时序信号之时序提供部60所对应的比特作为H逻辑。

而且，多个或门电路150与多个与门电路148对应设置，并在多个分配部140中，输出分别对应的与门电路148所输出之时序信号的逻辑积。控制部12在各个缓存器部146中存储命令数据，以在各个分配部140中，使与同一时序提供部60对应的与门电路148不同时输出时序信号。即，在各个缓存器部146存储的命令数据中，为了不使同一比特同时表示H逻辑，而向各个存储器部146分别提供命令数据。

多个触发器152与多个或门电路150对应设置，并使多个或门电路150输出的时序信号同步，且提供到对应的时序提供部60。

如上所述，如利用本发明中的产生电路48，能够以与基准时钟的周期相等的鉴别力，产生相位及频率可任意设定的多个时序信号。而且，如利用时序信号分配电路56，可任意选择产生电路48所产生之多个时序信号中的某一个，并分别提供到各个时序提供部60。

图10所示为汇总电路46及时序信号分配电路56之构成的一个例子。在本例中，时序信号分配电路56与图9所说明之时序信号分配电路56具有相同的构成。

汇总电路46具有多个汇总部(160-1～160-64，以下统称160)。多个汇总部160与多个分配部140对应设置。各个汇总部160具有缓存器部162、多个与门电路(164-1～164-96，以下统称164)、或门电路166及移位缓存器部168，并接收多个返回电路40输出的故障时序信号，且输出多个故障时序信号中的2个以上之故障时序信号的逻辑和。而且，多个分配部140与多个汇总部160对应设置，并将对应的汇总部160的运算结果分配到多个测试模块14。

多个与门电路164与多个返回电路40对应设置，并接收对应的返回电路40输出的故障时序信号等。然后，输出所接收之故障时序信号和从缓存器部162所接收的信号之逻辑积。然后，或门电路166输出多个与门电路164所输出之故障时序信号的逻辑和。

在缓存器部162中，存储有用于表示将多个故障时序信号中的哪一个故障时序信号向或门电路166输出之命令数据。在本例中，缓存器部162存储有各个比特分别与多个返回电路40的某一个对应之多个比特(bit)的命令数据。缓存器部162从控制部12接收该命令数据。控制部12在缓存器部162中存储命令数据，其中该命令数据将与应提供或门电路166之故障时序信号对应的比特作为H逻辑。

在本例中，控制部12将与各个分配部140的缓存器部146中存储之命令数据相同的命令数据，在各个分配部140所对应之汇总部160的缓存器部162中进行存储。即，控制部12在由缓存器部146存储的命令数据被组化之多个测试模块14的某一个产生故障时序信号的情况下，将基于该故障时序信号的时序信号提供到该多个测试模块14的全部。

而且，对应的分配部140和汇总部160也可具有共同的缓存器部。例如，汇总部160也可从对应的分配部140的缓存器部146接收命令数据。从而，能够降低测试装置100的缓存器元件的数目。

图11所示为多个汇总部160及多个分配部140的、半导体基板(图中未表示)上的设置例。图11A～图11C分别表示多个汇总部160及多个分配部140的、在半导体基板上之设置的一个例子。

如图11A所示，汇总部160及对应之分配部140的多个组合，在半导体基板上并列设置。而且，汇总电路46还具有与多个汇总部160对应设置的多个触发器(172-1～172-64，以下统称为172)。多个触发器172将从返回电路40所接收的多个故障时序信号，同步提供多个汇总电路46。

而且，时序信号分配电路56还具有与多个分配部140对应设置的多个触发器(174-1～174-64，以下统称174)。多个触发器174将从对应的分配部140所接收的多个故障时序信号，同步提供或门电路150。利用这种构成，可使各汇总部160及分配部140的处理同步，进行流水线处理。

而且，如图11B所示，汇总电路46也可具有与多个汇总部160对应设置的多个触发器(180-1～180-64，以下统称180)。多个触发器180形成串联，并向分别对应的汇总电路46依次提供故障时序信号。即，分别向各个汇总电路46以不同的时序提供故障时序信号。

而且，如图11B所示，也可取代或门电路150，而具有多个或门电路(250-2～250-64，以下统称250)。多个或门电路250与多个分配部(140-2～140-64)对应设置。各个或门电路250形成串联，且或门电路250-2输出分配部140-1及分配部140-2输出之故障时序信号的逻辑和。而且，其它的或门电路250输出前一级的或门电路250输出的逻辑和与对应的分配部140输出的故障时序信号之逻辑和。利用这种构成，能够降低多个汇总电路46及多个时序信号分配电路56的工作延迟。

而且，汇总部160及对应的分配部140，在半导体基板上的第一方向上被串联连接。而且，虽然在图10中，缓存器部162及缓存器部146分别设置于汇总部160及分配部140上，但在本例中，共同的缓存器部146被设置于外部。

多个缓存器部146与多个汇总部160及多个分配部140对应设置，并将用于控制在汇总部160利用多个故障时序信号中的哪一个故障时序信号进行逻辑运算，及在分配部140向多个测试模块14中的哪一个测试模块14分配逻辑运算结果之多个比特的控制信号，提供对应的汇总部160及分配部140。如图11B所示，各个缓存器部146与对应的汇总部160及分配部140，在第一方向上连接为佳。

而且，如图11C所示，在半导体基板上，使连接汇总部160和测试模块14的配线，即连接汇总部160和返回电路40之配线中的至少一部分，沿与第一方向垂直的第二方向设置为佳。而且，在半导体基板上，使连接分配部140和测试模块14的配线，即连接分配部140和时序提供部60之配线中的至少一部分，沿与第一方向垂直的第二方向设置为佳。

利用这种构成，能够防止需要多根信号线的配线沿半导体基板上的横方向或纵方向产生偏斜。在半导体基板上，同一方向的信号线数目虽然不能制作到一定数以上，但如利用本发明的构成，则可沿横方向及纵方向效率良好地分配信号线。

图12所示为多个触发器部(186-1～186-7，以下统称186)及多个选择部(188-1～188-7，以下统称188)之构成的一个例子。关于图3所说明的多个触发器(42、52、62)，可分别与图12中所说明的多个触发器186具有相同的构成，而关于图3所说明的时钟选择部54、返回信号选择部44及时序信号选择部64，可分别与图12中所说明的多个选择部188具有相同的构成。

多个触发器部186形成串联，且各个触发器部186具有被串联的触发器。触发器部186接收被输入的基准时钟，时序信号、故障时序信号等，而被串联的触发器依据基准时钟，将所接收的信号依次交付给下一级的触发器。

而且，各个触发器部186中之触发器的串联数不同为佳。例如各个触发器部186-m具有2^m-1级纵联的触发器。而且，多个选择部188与多个触发器部186对应设置，并选择被输入对应的触发器部186的信号，或对应的触发器部186所输出的信号的某一个，提供到下一级的触发器部186。各个选择部188选择哪一个信号，由控制部12进行控制。利用这种构成可轻松地进行控制，以使基准时钟、时序信号、故障时序信号等通过所需数目的触发器。

而且，返回电路40、相位调整电路50及时序提供部60，还具有用于读出多个触发器(42、52、62)的各个触发器所存储的值之装置为佳。例如，如图12所示，也还可具有多个与门电路190。多个与门电路190分别接收各个触发器所存储的值，并依据从控制部12所接收的控制信号，向控制部12提供各个触发器所存储的值。

图13所示为在控制部12中所设置的、用于控制多个缓存器部146的写入控制电路之构成的一个例子。写入控制电路包括多个要求信号存储部(212-1～212-8，以下统称212)、选择器202、触发器206、多个触发器(208-1～208-4)、多个与门电路210、计数器222、重置部228、与门电路216及写入部204。

选择器202可接收地设置有在控制部12中所设置的多个主计算机的内部时钟(CLKA～CLKH)，并选择某一个内部时钟而输出。在选择器202中，从触发器206接收选择控制信号，并依据选择控制信号而选择某一个时钟。

触发器206接收选择控制信号，并依据所输入的时钟向选择器202提供选择控制信号。选择控制信号为用于控制在从主计算机向选择器202所交付的内部时钟中选择哪一个之信号。

多个要求信号存储部212与多个主计算机对应设置，并存储来自对应主计算机的写入要求信号。在本例中，所说的写入要求信号，为用于表示改写哪一个缓存器部146的命令数据之意思的H逻辑的信号。各个要求信号存储部212通过多个触发器208及与门电路210接收写入要求信号。多个触发器(208-1～208-3)除去写入要求信号的所谓的亚稳态(metastable)。

而且，触发器208-4及与门电路210是为了从所接收的写入控制信号的上升边边缘在微小时间的期间中，将写入控制信号提供到对应的要求信号存储部212而设置的。

主选择部214依次选择多个要求信号存储部212，并接收、输出所选择之要求信号存储部212存储的存储数据。计数器222依次产生用于表示多个要求信号存储部212的多个主特定信号，并提供到主选择部214，而主选择部214依次选择由依次接收的主特定信号所特定之要求信号存储部212。计数器222依次产生例如从零开始到多个要求信号存储部212的数目之2倍的数为止的2进制数，并将从产生的2进制数中除去最下位比特的数据，作为主特定信号输出。在本例中，写入控制电路包括8个要求信号存储部212，而计数器222按升序依次产生0000～1111的2进制数。

而且，主选择部214从各个主计算机，接收应与写入要求信号对应写入的命令数据(CS＿ST1～CS＿ST8)、及特定用于写入命令数据的缓存器部146之缓存器部特定数据(WDT＿ST1～WDT＿ST8)，并将从选择的要求信号存储部212所对应之主计算机接收的命令数据及缓存器部特定数据，提供到写入部204。

写入部204接收主选择部214输出的存储数据、应写入缓存器部146中的命令数据、及用于特定应写入命令数据的缓存器部146之缓存器部特定数据，并在所接收的存储数据为写入要求信号的情况下，将命令数据写入由缓存器部特定数据所特定的缓存器部146中。写入部204具有触发器218及触发器220。触发器218向由缓存器部特定数据所特定的缓存器部146提供命令数据，而触发器220输出允许向缓存器部146的写入之允许写入信号。

重置部228在主选择部214所接收的存储数据，为写入要求信号的情况下，使主选择部214所选择之要求信号存储部212存储的写入要求信号复位。例如，重置部228接收多个要求信号存储部212存储的多个存储数据、及计数器部产生的主特定信号，并在依据主特定信号的要求信号存储部212所存储的存储数据为写入要求信号之情况下，使主特定信号所特定之要求信号存储部212存储的写入要求信号复位。

重置部228具有选择器224及与门电路226。选择器224接收将多个要求信号存储部212存储的存储数据形成各个比特之8比特的信号，当在接收的信号中，由主特定信号所特定的比特为H逻辑时，向与门电路226提供只将该比特形成H逻辑之复位信号。与门电路226接收计数器222产生之2进制数的最下位比特，并在计数器222产生之2进制数的最下位比特为H逻辑的情况下，向要求信号存储部212提供复位信号，且将依据表示H逻辑的复位信号的比特位置之要求信号存储部212进行复位。

而且，与门电路216在计数器222产生之2进制数的最下位比特表示H逻辑的情况下，向写入部204的触发器220提供主选择部214所输出的存储数据。

如利用本例中的写入控制电路，可效率良好地改写各个缓存器部146的命令数据。而且，由于可由多个主计算机的任一个改写缓存器部146的命令数据，所以可利用多个主计算机而共同使用缓存器部146。例如，可在每次测试时，对将各个缓存器部146分别由哪一个主计算机使用进行分配，并可减少测试装置100的缓存器元件的数目。

以上，利用实施方式对本发明进行了说明，但本发明的技术范围并不限定于上述实施方式所记述的范围。在上述实施方式上可加以多种多样的变更或改良，这对所属技术领域的技术人员是很清楚的。由申请专利范围的说明可知，那种加以变更或改良的方式也可包含于本发明的技术范围中。

如利用本发明，多个信号提供部可对输出时序信号的时序进行调整。

虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明之精神和范围内，当可作些许之更动与改进，因此本发明之保护范围当视权利要求所界定者为准。

Claims (10)

1.一种测试装置，用于测试电子元件，其特征是该测试装置包括：

多个信号提供部，根据所输入的输入信号，输出用于测试该电子元件的输出信号，其中各该信号提供部包括：

基准时钟通过路径，从该基准时钟产生部接收该基准时钟，并输出到该循环电路；

产生电路，用以从在该基准时钟通过路径的第一分配点，分配该基准时钟，并根据所分配的该基准时钟产生上述这些时序信号；

第一矩阵电路，用以从该产生电路所产生的上述这些时序信号中选择上述这些时序信号的其中一个；以及

同步电路，用以在前述基准时钟通过路径，从设置在该第一分配点下游的第二分配点被分配该基准时钟，并与所分配的该基准时钟同步，将该第一矩阵电路所选择的该时序信号输出给上述这些测试模块；

其中该循环电路接收通过该第二分配点的该基准时钟，并使所接收的该基准时钟进行循环；

循环电路，使该输出信号进行循环，并做为该输入信号，输入到用以输出各该输出信号的该信号提供部；

计数器部，在各该信号提供部，对从该输入信号被输入开始到该循环信号被输入为止的周期进行测定；以及

控制部，用于控制该信号提供部将该输出信号进行输出的时序，以使该计数器部所测定的各该信号提供部的该周期大致相同；

所述测试装置还包括：

基准时钟产生部，用以产生基准时钟；以及

多个测试模块，将用于该电子元件测试的测试图案提供该电子元件，

其中各该信号提供部接收该基准时钟做为该输入信号，并根据所接收的该基准时钟，产生使上述这些测试模块工作的多个时序信号，且使该基准时钟和上述这些时序信号同步输出，

该循环电路使该信号提供部输出的该基准时钟进行循环，并做为输入信号输入到该信号提供部。

2.根据权利要求1所述的测试装置，其特征是各该信号提供部产生相位不同的上述这些时序信号，该控制部通过对将该信号提供部产生的上述这些时序信号中的任一该时序信号提供到各该测试模块进行切换，而控制各该测试模块向该电子元件提供该测试图案的时序。

3.根据权利要求1所述的测试装置，其特征是各该信号提供部还包括基准时钟用可变延迟电路，用于使该基准时钟通过路径上所设置之该基准时钟延迟，

其中该控制部通过根据该计数器部所测定的各该信号提供部的该周期，对各该基准时钟用可变延迟电路的延迟时间进行控制，而使该同步电路所分配的该基准时钟的时序大致相同。

4.根据权利要求1所述的测试装置，其特征是该基准时钟通过路径包括多个分配点，用于将该基准时钟分配到该信号提供部的各个区块，且在上述这些分配点中的最下游位置具有该第二分配点。

5.根据权利要求1所述的测试装置，其特征是该循环电路依次选择上述这些信号提供部输出的该基准时钟并使其循环；

该计数器部测定与该循环电路所依次循环的该基准时钟对应之该信号提供部的该周期。

6.根据权利要求5所述的测试装置，其特征是该循环电路使依次选择的各该基准时钟，沿大致相同的路径进行循环，并输入到该信号提供部。

7.根据权利要求6所述的测试装置，其特征是还包括基准时钟分配电路，用以接收该基准时钟产生部所产生的该基准时钟，并将所接收的该基准时钟分配到各该信号提供部，

其中该循环电路将依次选择的各该基准时钟，沿同一路径在该基准时钟分配电路中进行循环，且该基准时钟分配电路将从该循环电路所接收的该基准时钟，输入对应的该信号提供部。

8.根据权利要求1所述的测试装置，其特征是该循环电路使从一个该信号提供部接收的该基准时钟连续循环，且该计数器部通过对在预定的时间内，计数该基准时钟进行多少次循环，而测定该信号提供部的该周期。

9.根据权利要求1所述的测试装置，其特征是该测试装置可从上述这些测试模块提供该测试图案给该电子元件，且该控制部使向上述这些测试模块提供该时序信号之各该信号提供部的该周期大致相同，其中上述这些测试模块向该电子元件提供该测试图案。

10.一种测试方法，其是在具有根据所输入的输入信号，输出用于测试电子元件的输出信号之多个信号提供部的测试装置中，对上述这些信号提供部输出了输出信号的时序进行调整的测试方法，其特征是该测试方法包括：

循环步骤，使该输出信号进行循环，并作为该输入信号被输入到用于输出各该输出信号的上述这些信号提供部，其中各该信号提供部包括：

基准时钟通过路径，从该基准时钟产生部接收该基准时钟，并输出到该循环电路；

产生电路，用以从在该基准时钟通过路径的第一分配点，分配该基准时钟，并根据所分配的该基准时钟产生上述这些时序信号；

第一矩阵电路，用以从该产生电路所产生的上述这些时序信号中选择上述这些时序信号的其中一个；以及

同步电路，用以在前述基准时钟通过路径，从设置在该第一分配点下游的第二分配点被分配该基准时钟，并与所分配的该基准时钟同步，将该第一矩阵电路所选择的该时序信号输出给上述这些测试模块；

其中该循环电路接收通过该第二分配点的该基准时钟，并使所接收的该基准时钟进行循环；

测定步骤，在各该信号提供部，对从该输入信号被输入开始到该循环信号被输入为止的周期进行测定，以及

控制步骤，用于控制上述这些信号提供部将该输出信号进行输出的时序，以使该测定步骤所测定的各该信号提供部的该周期大致相同；

所述测试装置还包括：

基准时钟产生部，用以产生基准时钟；以及

多个测试模块，将用于该电子元件测试的测试图案提供该电子元件，

其中各该信号提供部接收该基准时钟做为该输入信号，并根据所接收的该基准时钟，产生使上述这些测试模块工作的多个时序信号，且使该基准时钟和上述这些时序信号同步输出，

该循环电路使该信号提供部输出的该基准时钟进行循环，并做为输入信号输入到该信号提供部。

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