KR20060129165A - 시험 장치 및 시험 방법 - Google Patents

Abstract

전자 디바이스를 시험하는 시험 장치에 있어서, 입력되는 입력 신호에 기초하여, 전자 디바이스를 시험하기 위한 출력 신호를 출력하는 복수의 신호 공급부와, 출력 신호를 루프시켜, 각각의 출력 신호를 출력한 신호 공급부에 입력 신호로서 입력하는 루프 회로와, 각각의 신호 공급부에 있어서, 입력 신호가 입력되고 나서, 루프 신호가 입력될 때까지의 주기를 측정하는 카운터부와, 카운터부가 측정한 각각의 신호 공급부에 있어서의 주기가 실질적으로 동일하도록, 신호 공급부가 출력 신호를 출력하는 타이밍을 제어하는 제어부를 포함하는 시험 장치를 제공한다.

Description

시험 장치 및 시험 방법{TEST APPARATUS AND TEST METHOD}

본 발명은, 전자 디바이스를 시험하는 시험 장치 및 시험 방법에 관한 것이다. 문헌의 참조에 의한 편입이 인정되는 지정국에 대해서는, 하기의 일본 특허 출원에 기재된 내용을 참조에 의해 본 출원에 편입하여 본 출원의 기재의 일부로 한다.

일본 특허 출원 2003-322091 출원일 2003년 9월 12일

종래에 반도체 회로 등의 전자 디바이스를 시험하는 시험 장치는, 전자 디바이스에 소정의 패턴을 인가함으로써 시험을 행하고 있다. 시험 장치는, 미리 주어진 패턴이나, 시험 레이트 등을 전자 디바이스에 인가하는 테스트 모듈과, 테스트 모듈이 전자 디바이스에 패턴 등을 인가하는 타이밍을 제어하는 타이밍 제어 모듈을 포함하고 있다.

테스트 모듈은, 시험해야 할 전자 디바이스의 핀 수에 따라 복수 설치되고, 또 타이밍 제어 모듈은, 시험 개시의 타이밍을 발생하기 위한 모듈, 패턴 인가의 타이밍을 발생하기 위한 모듈 등과 같이 복수 설치되어 있다. 종래에 타이밍 제어 모듈은 그 기능에 따라 각각 구성된다.

본 발명에 관련되는 특허 문헌들은 현재 인식하고 있지 않으므로, 그 기재를 생략한다.

[발명이 해결하고자 하는 과제]

상술한 바와 같이, 종래에는 타이밍 제어 모듈을 그 기능에 따라 구성하고 있으므로, 복수 종류의 타이밍 제어 모듈을 제조할 필요가 있어, 제조 비용의 상승을 초래한다. 또, 각각의 타이밍 제어 모듈의 범용성이 낮아, 전자 디바이스의 시험 효율을 저하시킨다. 이러한 문제를 해소하기 위해서, 모든 기능을 실현할 수 있는 구성을 각각의 모듈에 설치하여, 각 모듈의 기능을 전환 가능하게 하는 것을 생각할 수 있다. 이에 의해, 동종의 모듈만으로 전자 디바이스의 시험을 행할 수 있다.

그러나, 전자 디바이스를 시험하기 위해서 필요한 기능은 다종에 걸쳐있고, 또 각각의 기능을 실현하기 위해서 다수의 핀이 필요하여, 모든 기능을 1개의 모듈에서 실현하고자 하면, 모듈의 핀 수가 방대해져서 현실적이지 않다. 이 때문에, 동일한 구성을 갖는 복수의 모듈에 의해, 모든 기능을 실현하는 것을 생각할 수 있다. 그러나 이러한 경우에는, 각각의 모듈 간의 동기를 취하지 않으면 안된다는 문제가 발생한다.

또, 다른 과제로서, 다른 제조원에서 제조된 테스트 모듈 간에는, 신호의 입력부터 출력까지의 시간 등의 특성이 다른 경우가 있기 때문에, 이들 테스트 모듈은 동시에 사용하는 것이 곤란했다. 또, 타이밍 제어 모듈이, 복수의 테스트 모듈로부터 각각 페일 데이터 등을 수취하여, 복수의 페일 데이터를 논리 연산하여 집약한 복수의 데이터를 복수의 테스트 모듈에 분배하는 경우가 있다. 이러한 경우에 있어서도, 각각의 집약 처리, 각각의 분배 처리는 동기하여 행할 필요가 있다. 이상과 같이, 시험 장치가 복수의 신호 공급부 30, 복수의 테스트 모듈 14를 사용해 전자 디바이스의 시험을 행하는 경우, 이들 간의 신호의 수수에서 동기를 취할 필요가 있다.

또, 각각의 집약 처리, 분배 처리를 행하기 위해서는, 다수의 레지스터가 필요하여, 회로 규모나 비용의 증대를 초래한다. 이 때문에, 레지스터 수를 저감할 필요가 있다. 또, 집약 처리, 분배 처리를 행하기 위해서는, 다수의 신호선이 필요해지는데, 반도체 기판 상에 다수의 신호선을 형성하는 경우에는 회로 배치를 검토할 필요가 있다.

[과제를 해결하기 위한 수단]

상기 과제를 해결하기 위해, 본 발명의 제1 형태에 있어서는, 전자 디바이스를 시험하는 시험 장치로서, 입력되는 입력 신호에 기초하여, 전자 디바이스를 시험하기 위한 출력 신호를 출력하는 복수의 신호 공급부와, 출력 신호를 루프시켜, 각각의 출력 신호를 출력한 신호 공급부에 입력 신호로서 입력하는 루프 회로와, 각각의 신호 공급부에 있어서, 입력 신호가 입력되고 나서, 루프 신호가 입력될 때까지의 주기를 측정하는 카운터부와, 카운터부가 측정한 각각의 신호 공급부에 있어서의 주기가 실질적으로 동일하도록, 신호 공급부가 출력 신호를 출력하는 타이밍을 제어하는 제어부를 포함하는 시험 장치를 제공한다.

기준 클럭을 생성하는 기준 클럭 생성부와, 전자 디바이스의 시험에 사용하는 시험 패턴을, 전자 디바이스에 공급하는 복수의 테스트 모듈을 더 포함하고, 각각의 신호 공급부는, 기준 클럭을 입력 신호로서 수취하여, 수취한 기준 클럭에 기초하여, 테스트 모듈을 동작시키는 타이밍 신호를 생성하고, 기준 클럭과 타이밍 신호를 동기하여 출력하고, 루프 회로는, 신호 공급부가 출력한 기준 클럭을 루프시켜 당해 신호 공급부에 입력 신호로서 입력해도 좋다.

각각의 신호 공급부는, 위상이 다른 복수의 타이밍 신호를 생성하고, 제어부는, 신호 공급부가 생성한 복수의 타이밍 신호 중 어느 것인가의 타이밍 신호를 각각의 테스트 모듈에 공급시킬까를 전환함으로써, 각각의 테스트 모듈이, 전자 디바이스에 시험 패턴을 공급하는 타이밍을 제어해도 좋다.

각각의 신호 공급부는, 기준 클럭 생성부로부터 기준 클럭을 수취하여, 루프 회로에 출력하는 기준 클럭 통과 경로와, 기준 클럭 통과 경로에 있어서의 제1 분배점으로부터 기준 클럭이 분배되어, 분배된 기준 클럭에 기초하여 복수의 타이밍 신호를 생성하는 제너레이트 회로와, 제너레이트 회로가 생성한 복수의 타이밍 신호 중, 몇 개의 타이밍 신호를 선택하는 제1 매트릭스 회로와, 기준 클럭 통과 경로에 있어서 제1 분배점보다 하류에 설치된 제2 분배점으로부터 기준 클럭이 분배되어, 분배된 기준 클럭에 동기하여, 제1 매트릭스 회로가 선택한 타이밍 신호를 테스트 모듈에 출력하는 동기 회로를 포함하고, 루프 회로는, 제2 분배점을 통과한 기준 클럭을 수취하여, 수취한 기준 클럭을 루프시켜도 좋다.

각각의 신호 공급부는, 기준 클럭 통과 경로에 설치되어 기준 클럭을 지연시키는 기준 클럭용 가변 지연 회로를 더 포함하고, 제어부는, 카운터부가 측정한 각각의 신호 공급부에 있어서의 주기에 기초하여, 각각의 기준 클럭용 가변 지연 회로의 지연 시간을 제어함으로써, 동기 회로에 기준 클럭이 분배되는 타이밍을 실질적으로 동일하게 해도 좋다.

기준 클럭 통과 경로는, 기준 클럭을 신호 공급부 각각의 블록에 분배하기 위한 복수의 분배점을 포함하고, 제2 분배점을, 복수의 분배점 중 가장 하류에 포함해도 좋다. 루프 회로는, 복수의 신호 공급부가 출력하는 기준 클럭을 순차적으로 선택하여 루프시키고, 카운터부는, 루프 회로가 순차적으로 루프시킨 기준 클럭에 대응하는 신호 공급부에 있어서의 주기를 측정해도 좋다.

루프 회로는, 순차적으로 선택한 각각의 기준 클럭을, 실질적으로 동일한 경로로 루프시켜 신호 공급부에 입력해도 좋다. 기준 클럭 생성부가 생성한 기준 클럭을 수취하여, 수취한 기준 클럭을 각각의 신호 공급부에 분배하는 기준 클럭 분배 회로를 더 포함하고, 루프 회로는, 순차적으로 선택한 각각의 기준 클럭을, 동일한 경로로 기준 클럭 분배 회로에 루프하고, 기준 클럭 분배 회로는, 루프 회로로부터 수취한 기준 클럭을, 대응하는 신호 공급부에 입력해도 좋다.

루프 회로는, 하나의 신호 공급부로부터 수취하는 기준 클럭을 연속하여 루프시키고, 카운터부는, 미리 정해진 시간에, 기준 클럭이 몇 회 루프했는지를 계수함으로써, 당해 신호 공급부에 있어서의 주기를 측정해도 좋다.

시험 장치는, 복수의 테스트 모듈로부터, 하나의 전자 디바이스에 시험 패턴을 공급 가능하고, 제어부는, 하나의 전자 디바이스에 시험 패턴을 공급하는 복수의 테스트 모듈에 타이밍 신호를 공급하는 신호 공급부에 있어서의 주기를 실질적으로 동일하게 해도 좋다.

본 발명의 제2 형태에 있어서는, 입력되는 입력 신호에 기초하여, 전자 디바이스를 시험하기 위한 출력 신호를 출력하는 복수의 신호 공급부를 포함하는 시험 장치에 있어서, 신호 공급부가 출력 신호를 출력하는 타이밍을 조정하는 시험 장치 조정 방법으로서, 출력 신호를 루프시켜, 각각의 출력 신호를 출력한 신호 공급부에 입력 신호로서 입력시키는 루프 단계와, 각각의 신호 공급부에 있어서, 입력 신호가 입력되고 나서, 루프 신호가 입력될 때까지의 주기를 측정하는 측정 단계와, 측정 단계에 있어서 측정한 각각의 신호 공급부에 있어서의 주기가 실질적으로 동일하도록, 신호 공급부가 출력 신호를 출력하는 타이밍을 제어하는 제어 단계를 포함하는 시험 방법을 제공한다.

복수의 피드백 회로는, 타이밍 공급부를 통해 페일 타이밍 신호를 각각의 테스트 모듈에 공급해도 된다. 시험 장치는, 복수의 피드백 회로가 출력하는 페일 타이밍 신호를 수취하여, 복수의 페일 타이밍 신호에 기초해 논리 연산을 행하는 집약 회로를 더 포함하고, 복수의 타이밍 공급부는, 집약 회로의 논리 연산의 결과를 대응하는 테스트 모듈에 공급해도 된다.

또한, 상기 발명의 개요는, 본 발명의 필요한 특징의 모두를 열거한 것은 아니며, 이들 특징군의 서브콤비네이션도 역시 발명이 될 수 있다.

[발명의 효과]

본 발명에 의하면, 복수의 신호 공급부가, 타이밍 신호를 출력하는 타이밍의 조정을 행할 수 있다.

도 1은, 본 발명의 실시형태에 따른 시험 장치 100의 구성의 일례를 도시한 도면이다.

도 2는, 스위치 매트릭스 20의 구성의 일례를 도시한 도면이다.

도 3은, 신호 공급부 30 및 클럭 제어 회로 70의 구성의 일례를 도시한 도면이다.

도 4는, 루프 회로 110의 구성의 일례를 도시한 도면이다.

도 5는, 기준 클럭 분배 회로 80의 구성의 일례를 도시한 도면이다.

도 6은, 도 3 내지 도 5에서 설명한, 복수의 신호 공급부 30이 타이밍 신호를 출력하는 타이밍의 조정 방법의 일례를 도시한 흐름도이다.

도 7은, 타이밍 신호와 기준 클럭의 관계를 도시한 도면이다. 도 7(a)는, 기준 클럭용 가변 지연 회로 36의 지연량을 조정하지 않는 경우의 일례를 도시하고, 도 7(b)는, 기준 클럭용 가변 지연 회로 36의 지연량을 조정한 경우의 일례를 도시한다.

도 8은, 위상 조정 회로 50의 구성의 일례를 도시한 도면이다.

도 9는, 제너레이트 회로 48 및 타이밍 신호 분배 회로 56의 구성의 일례를 도시한 도면이다.

도 10은, 집약 회로 46 및 타이밍 신호 분배 회로 56의 구성의 일례를 도시한 도면이다.

도 11은, 복수의 집약부 160 및 복수의 분배부 140의, 반도체 기판(도시 생략) 상에서의 배치예를 도시한 도면이다. 도 11(a)~도 11(c)는, 각각 복수의 집약부 160 및 복수의 분배부 140의, 반도체 기판 상에서의 배치의 일례를 도시한 도면이다.

도 12는, 복수의 플립플롭부 186 및 복수의 선택부 188의 구성의 일례를 도시한 도면이다.

도 13은, 제어부 12에 설치되는, 복수의 레지스터부 146을 제어하는 기록 제어 회로의 구성의 일례를 도시한 도면이다.

<부호의 설명>

10…기준 클럭 생성부, 12…제어부, 14…테스트 모듈, 16…디바이스 접촉부, 20…스위치 매트릭스, 30…신호 공급부, 32…카운터부, 34…피드백용 가변 지연 회로, 36…기준 클럭용 가변 지연 회로, 38…플립플롭, 40…피드백 회로, 42…복수의 플립 플롭, 44…피드백 신호 선택부, 46…집약 회로, 48…제너레이트 회로, 50…위상 조정 회로, 52…복수의 플립플롭, 54…클럭 선택부, 56…타이밍 신호 분배 회로, 60…타이밍 공급부, 62…복수의 플립플롭, 64…타이밍 신호 선택부, 66…동기 회로, 70…클럭 제어 회로, 72…플립플롭, 74…선택부, 76…카운터, 78…논리 회로, 80…클럭 분배 회로, 82…분배기, 84…논리곱 회로, 86…논리합 회로, 88…분배기, 90…출력부, 100…시험 장치, 110…루프 회로, 112…기준 클럭 선택부, 114…기준 클럭 선택부, 116…논리합 회로, 117…논리곱 회로, 118…분배기, 119…플립플롭, 120…버스, 122…플립플롭, 124…분배 회로, 126…플립플롭, 130…연산 회로, 132…플립플롭, 134…논리합 회로, 136…플립플롭, 140…분배부, 142…플립플롭, 144…분배기, 146…레지스터부, 148…논리곱 회로, 150…논리합 회로, 152…플립플롭, 160…집약부, 162…레지스터부, 164…논리곱 회로, 166…논리합 회로, 168…시프트 레지스터부, 172…플립플롭, 174…플립플롭, 178…플립플롭, 180…플립플롭, 186…플립플롭부, 188…선택부, 190…논리곱 회로, 200…전자 디바이스, 202…셀렉터, 204…기록부, 206…플립플롭, 208…플립플롭, 210…논리곱 회로, 212…요구 신호 격납부, 214…호스트 선택부, 216…논리곱 회로, 218…플립플롭, 220…플립플롭, 222…카운터, 224…셀렉터, 226…논리곱 회로, 230…제1 분배점, 232…제2 분배점, 234…기준 클럭 통과 경로, 236…위상 조정용 가변 지연 회로, 250…논리합 회로, 258…주종(主從) 선택부

이하, 발명의 실시형태를 통해 본 발명을 설명하는데, 이하의 실시형태는 청구범위에 따른 발명을 한정하는 것은 아니며, 또 실시형태 중에서 설명되어 있는 특징의 조합 모두가 발명의 해결 수단에 필수적이라고는 할 수 없다.

도 1은, 본 발명의 실시형태에 따른 시험 장치 100의 구성의 일례를 도시한 다. 시험 장치 100은, 복수의 전자 디바이스(200-1~200-n, 이하 200으로 총칭한다)를 시험한다. 시험 장치 100은, 기준 클럭 생성부 10, 제어부 12, 복수의 테스트 모듈(14-1~14-48, 이하 14로 총칭한다), 디바이스 접촉부 16, 및 스위치 매트릭스 20을 포함한다.

디바이스 접촉부 16은, 예를 들면 복수의 전자 디바이스 200을 재치(載置)하는 테스트 헤드로서, 복수의 테스트 모듈 14와 복수의 전자 디바이스 200을 전기적으로 접속한다. 각각의 테스트 모듈 14는, 1개 또는 복수의 전자 디바이스 200과 전기적으로 접속된다. 또, 각각의 전자 디바이스 200은, 1개 또는 복수의 테스트 모듈 14와 전기적으로 접속된다. 예를 들면, 테스트 모듈 14 및 전자 디바이스 200은, 각각 정해진 수의 입출력 핀을 갖고, 각각의 핀 수에 따라 테스트 모듈 14와 전자 디바이스 200이 접속된다.

또, 테스트 모듈 14는, 주어지는 시험 패턴을, 대응하는 전자 디바이스 200에 공급하는 모듈이어도 된다. 본 예에 있어서, 각각의 테스트 모듈 14는, 제어부 12로부터 미리 시험 패턴이 주어져, 스위치 매트릭스 20으로부터 각각 주어지는 타이밍 신호에 따른 타이밍으로, 시험 패턴을 전자 디바이스 200에 공급한다. 또, 테스트 모듈 14는, 전자 디바이스 200이 출력하는 신호에 기초해, 전자 디바이스 200의 양부를 판정해도 된다. 이 경우 테스트 모듈 14는, 전자 디바이스 200의 페일 데이터를 격납하는 페일 메모리를 포함하고 있어도 되고, 또 페일 데이터를 제어부 12에 공급해도 된다.

기준 클럭 생성부 10은 미리 정해진 주파수의 기준 클럭을 생성한다. 시험 장치 100의 각 구성 요소는, 당해 기준 클럭에 따라 동작한다. 스위치 매트릭스 20은, 기준 클럭에 기초해 위상이 다른 복수의 타이밍 신호를 생성하여, 각각의 테스트 모듈 14에 공급한다. 즉, 스위치 매트릭스 20은, 타이밍 신호를 테스트 모듈 14에 공급함으로써, 각각의 테스트 모듈 14가 동작하는 타이밍을 제어한다.

제어부 12는, 스위치 매트릭스 20이 어느 위상의 타이밍 신호를 각각의 테스트 모듈 14에 공급할지를 제어한다. 또, 제어부 12는, 각각의 테스트 모듈 14에 시험 패턴을 미리 공급한다. 제어부 12는, 예를 들면 워크 스테이션 등의 호스트 컴퓨터여도 된다. 또 제어부 12는, 복수의 호스트 컴퓨터를 갖고 있어도 된다. 이 경우, 각각의 호스트 컴퓨터는 각각 시험해야 할 전자 디바이스 200이 할당되어 있고, 할당된 전자 디바이스 200에 접속된 테스트 모듈 14, 및 당해 테스트 모듈 14에 공급되는 타이밍 신호의 위상을 제어한다.

도 2는, 스위치 매트릭스 20의 구성의 일례를 도시한다. 스위치 매트릭스 20은, 복수의 테스트 보드(22-1, 22-2, 이하 22로 총칭한다)를 포함한다. 테스트 보드 22에는, 기준 클럭 분배 회로 80, 클럭 제어 회로 70, 복수의 신호 공급부(30-1~30-16, 이하 30으로 총칭한다), 복수의 출력부 90, 및 루프 회로 110이 설치된다. 루프 회로 110 및 클럭 제어 회로 70의 구성 및 동작에 대해서는 도 3에서 후술한다.

기준 클럭 분배 회로 80은, 기준 클럭 생성부 10이 생성한 기준 클럭을 수취하여 스위치 매트릭스 20의 각 구성 요소에 분배한다. 신호 공급부 30은, 입력 신호로서 입력되는 기준 클럭에 기초해, 전자 디바이스 200을 시험하기 위한 출력 신 호를 출력한다. 예를 들면 신호 공급부 30은, 전자 디바이스 200에 시험 패턴을 인가하는 타이밍을 나타내는 타이밍 신호, 전자 디바이스 200의 시험을 개시하는 타이밍을 나타내는 타이밍 신호, 전자 디바이스 200의 시험을 정지하는 타이밍을 나타내는 타이밍 신호, 전자 디바이스 200의 페일 데이터를 받아들이는 타이밍을 나타내는 타이밍 신호 등을, 출력부 90을 통해 테스트 모듈 14에 공급한다.

본 예에 있어서 각각의 신호 공급부 30은, 입력되는 기준 클럭에 기초해, 위상이 다른 복수의 타이밍 신호를 상술한 출력 신호로서 생성한다. 그리고, 제어부 12는, 신호 공급부 30이 생성한 복수의 타이밍 신호 중 어느 타이밍 신호를 각각의 테스트 모듈 14에 공급시킬지를 각각의 신호 공급부 30에서 전환한다. 이에 의해, 예를 들면 각각의 테스트 모듈 14가, 전자 디바이스 200에 시험 패턴을 공급하는 타이밍을 제어할 수 있다. 또, 신호 공급부 30은, 타이밍 신호와 동기하여 타이밍 신호의 생성에 사용한 기준 클럭을 출력한다.

또, 복수의 신호 공급부 30은, 전자 디바이스 200에 시험 패턴을 인가하는 타이밍의 제어, 전자 디바이스 200의 시험을 개시하는 타이밍의 제어, 전자 디바이스 200의 시험을 정지하는 타이밍의 제어, 전자 디바이스 200의 페일 데이터를 받아들이는 타이밍의 제어 등과 같이, 미리 기능이 할당된다. 또, 각각의 신호 공급부 30은 동일한 구성을 갖는 집적 회로로서, 동작 모드를 전환함으로써 상술한 기능의 모두를 실행하는 회로 구성을 갖는다. 당해 동작 모드는, 제어부 12에 의해 제어된다. 이렇게 각각의 신호 공급부 30의 구성을 동일하게 함으로써, 신호 공급부 30의 범용성을 향상시킬 수 있다.

또, 신호 공급부 30의 핀 수에 따라서는, 1개의 신호 공급부 30에 상술한 기능의 모두를 실행할 수 있는 회로 구성을 구비하게 한 경우, 신호 공급부 30의 입출력 핀 수가 부족한 경우가 있다. 이러한 경우, 복수의 신호 공급부 30을 조합함으로써, 입출력 핀 부족을 해소한다. 예를 들면 시험 장치 100은, 도 2에 도시한 바와 같이, 신호 공급부 30-1과 신호 공급부 30-2를 조합하여 동작시킨다. 본 예에 있어서의 제어부 12는, 신호 공급부 30의 각각의 조합에, 상술한 기능 중 어느 하나를 할당하여 동작시킨다.

복수의 출력부 90은 복수의 테스트 모듈 14와 대응하여 설치되어, 복수의 신호 공급부 30 중 어느 하나로부터 타이밍 신호를 수취하여, 수취한 타이밍 신호를 대응하는 테스트 모듈 14에 공급한다. 각각의 출력부 90에, 어느 신호 공급부 30으로부터 타이밍 신호를 공급할지는, 각각의 테스트 모듈 14의 기능, 및 각각의 신호 공급부 30의 기능에 따라 제어부 12가 제어한다.

시험 장치 100은, 복수의 신호 공급부 30, 복수의 테스트 모듈 14를 사용해 전자 디바이스 200의 시험을 행하고 있으므로, 이들 간의 신호의 수수에서 동기를 취하는 것이 바람직하다. 본 예에 있어서의 시험 장치 100은 이하의 조정을 행한다.

(1) 복수의 신호 공급부 30이, 타이밍 신호를 출력하는 타이밍의 조정

(2) 테스트 모듈 14의 특성에 따른 타이밍 신호의 위상의 조정

(3) 복수의 신호 공급부 30을 조합한 경우에 있어서의, 각각의 신호 공급부 30에 주어지는 기준 클럭의 위상의 조정

우선, 복수의 신호 공급부 30이, 타이밍 신호를 출력하는 타이밍의 조정에 관해 도 3 내지 도 6을 사용해 설명한다.

도 3은, 신호 공급부 30 및 클럭 제어 회로 70의 구성의 일례를 도시한 도면이다. 신호 공급부 30은, 타이밍 신호 분배 회로 56, 집약 회로 46, 제너레이트 회로 48, 복수의 피드백 회로 40, 복수의 타이밍 공급부 60, 위상 조정 회로 50, 기준 클럭용 가변 지연 회로 36, 플립플롭 38, 카운터부 32 및 기준 클럭 통과 경로 234를 포함한다. 또, 클럭 제어 회로 70은, 플립플롭 72, 선택부 74, 카운터 76, 및 논리 회로 78을 포함한다.

기준 클럭 통과 경로 234는, 기준 클럭 생성부 10으로부터 기준 클럭 분배 회로 80을 통해 기준 클럭을 수취하여 루프 회로 110에 출력한다. 기준 클럭 통과 경로 234는, 수취한 기준 클럭을 신호 공급부 30의 각각의 블록에 분배하기 위한 복수의 분배점을 갖고 있고, 신호 공급부 30에 설치된 플립플롭 등은 당해 기준 클럭에 따라 동작한다.

기준 클럭용 가변 지연 회로 36은, 기준 클럭 통과 경로 234에 설치되어 기준 클럭을 지연시킨다. 기준 클럭용 가변 지연 회로 36은, 기준 클럭 통과 경로 234에서의 복수의 분배점보다 상류에 설치되는 것이 바람직하다. 기준 클럭 통과 경로 234를 통과한 기준 클럭은 루프 회로 110에 입력된다.

루프 회로 110은, 각각의 신호 공급부 30이 출력하는 기준 클럭을 루프시켜, 기준 클럭 분배 회로 80을 통해 각각의 기준 클럭을 출력한 신호 공급부 30에 입력신호로서 입력한다. 루프 회로 110은, 순차적으로 선택한 각각의 기준 클럭을 실 질적으로 동일한 경로로 루프시켜 신호 공급부 30에 입력하는 것이 바람직하다. 시험 장치 100은, 당해 루프의 주기를 측정함으로써, 각각의 신호 공급부 30이 타이밍 신호를 출력하는 타이밍의 편차를 검출한다. 각각의 신호 공급부 30이 타이밍 신호를 출력하는 타이밍을 조정함으로써, 복수의 신호 공급부 30으로부터 복수의 테스트 모듈 14에 타이밍 신호를 공급해도, 복수의 테스트 모듈 14를 동기시켜 동작시킬 수 있다.

도 4는, 루프 회로 110의 구성의 일례를 도시한 도면이다. 루프 회로 110은, 복수의 기준 클럭 선택부(112-1~112-4,114-1~114-2), 논리합 회로 116, 논리곱 회로 117, 플립플롭 119, 및 분배기 118를 포함한다. 루프 회로 110은, 복수의 신호 공급부 30이 출력하는 기준 클럭을 수취하여, 수취한 기준 클럭을 순차적으로 선택하여 루프시킨다.

본 예에 있어서는, 복수의 기준 클럭 선택부(112-1~112-4,114-1~114-2), 및 논리합 회로 116이 복수의 기준 클럭 중의 1개의 기준 클럭을 순차적으로 선택한다. 논리곱 회로 117은, 선택된 기준 클럭과, 플립플롭 119가 출력하는 신호의 논리곱을 분배기 118에 출력한다. 플립플롭 119는, 기준 클럭의 루프를 행할지 여부를 제어한다. 플립플롭 119에는, 제어부 12로부터 기준 클럭의 루프를 행할지 여부를 제어하는 신호가 주어져, 분배기 118로부터 주어지는 기준 클럭의 반전 신호에 따라 당해 신호를 출력한다. 분배기 118은, 논리곱 회로 117이 출력하는 기준 클럭을 기준 클럭 분배 회로 80에 루프시킨다. 루프 회로 110은, 순차적으로 선택한 각각의 기준 클럭을, 동일한 경로로 기준 클럭 분배 회로 80에 루프시킨다. 이 에 의해, 각각의 신호 공급부 30의 주기의 측정 오차를 저감할 수 있다.

도 5는, 기준 클럭 분배 회로 80의 구성의 일례를 도시한 도면이다. 기준 클럭 분배 회로 80은, 분배기 82, 논리곱 회로 84, 논리합 회로 86, 및 분배기 88을 포함한다. 분배기 82는, 기준 클럭 생성부 10으로부터 기준 클럭을 수취하여, 당해 기준 클럭에 따라 동작해야 할 구성 요소에 기준 클럭을 분배한다. 논리곱 회로 84는, 분배기 82로부터 기준 클럭을 수취하여, 후술하는 클럭 제어 회로 70으로부터 주어지는 신호와 기준 클럭의 논리곱을 출력한다. 즉, 논리곱 회로 84는, 클럭 제어 회로 70으로부터 주어지는 신호에 기초해, 기준 클럭을 통과시킬지 여부를 선택한다.

논리합 회로 86은, 논리곱 회로 84로부터 수취하는 기준 클럭과, 루프 회로 110으로부터 루프된 기준 클럭의 논리합을 출력한다. 루프의 주기를 측정하는 경우, 클럭 제어 회로 70은 논리곱 회로 84에 L 논리를 입력하고, 기준 클럭 생성부 10으로부터 공급되는 기준 클럭을 통과시키지 않도록 제어한다. 루프의 주기를 측정하지 않는 경우, 클럭 제어 회로 70은 논리곱 회로 84에 H 논리를 입력한다. 분배기 88은, 논리합 회로 86이 출력한 기준 클럭을 복수의 신호 공급부 30에 공급한다. 루프의 주기를 측정하는 경우, 분배기 88은, 수취한 기준 클럭을 루프의 주기의 측정을 행하고 있는 신호 공급부 30에 공급한다.

또, 루프 회로 110은, 1개의 신호 공급부 30으로부터 수취하는 기준 클럭을 연속적으로 루프시키는 것이 바람직하다. 즉, 각각의 기준 클럭을 소정 시간 내에 복수 회 루프시키는 것이 바람직하다. 카운터부 32(도 3 참조)는, 소정 시간 내에 기준 클럭이 몇 회 루프했는지를 계수하여, 계수 결과에 기초해, 루프 회로 110이 순차적으로 루프시킨 기준 클럭에 대응하는 신호 공급부 30에 있어서의 주기를 측정한다.

예를 들면 카운터부 32는, 분배기 82로부터 기준 클럭을 수취하여, 당해 기준 클럭의 펄스를 소정 회수 계수하는 동안에, 루프 회로 110이 기준 클럭을 몇 회 루프시켰는지를 계수한다. 이 경우, 카운터부 32에는, 루프 회로 110에 의해 루프된 기준 클럭이 입력된다.

그리고, 카운터부 32는, 이들 계수 결과에 기초해, 각각의 신호 공급부 30에 있어서, 입력 신호(기준 클럭)가 입력되고 나서 루프 신호(기준 클럭)가 입력되기까지의 주기를 측정한다. 기준 클럭을 복수 회 루프시킴으로써, 각각의 신호 공급부 30에 있어서의 주기를 보다 정밀도 높게 측정할 수 있다. 예를 들면 루프 회로 110은, 각각의 기준 클럭을 4000회 정도 루프시키는 것이 바람직하다.

제어부 12는, 카운터부 32가 측정한 각각의 신호 공급부 30에 있어서의 주기에 기초해, 각각의 신호 공급부 30에 설치된 기준 클럭용 가변 지연 회로 36의 지연 시간을 제어하여, 각각의 신호 공급부 30의 주기를 실질적으로 동일하게 한다. 이러한 제어에 의해, 복수의 신호 공급부 30 간의 편차에 의해 발생하는 타이밍 신호의 출력 타이밍의 어긋남을 저감할 수 있다.

또, 신호 공급부 30의 제너레이트 회로 48은, 기준 클럭 통과 경로 234에 있어서의 제1 분배점 230으로부터, 위상 조정 회로 50을 통해 기준 클럭이 분배되고, 분배된 기준 클럭에 기초해 위상이 다른 복수의 타이밍 신호를 생성한다. 본 예에 있어서, 제너레이트 회로 48은 기준 클럭의 주기와 같은 위상 분해능으로, 위상이 다른 복수의 타이밍 신호를 생성한다.

타이밍 신호 분배 회로 56은, 제너레이트 회로 48이 생성한 복수의 타이밍 신호 중, 어느 한 타이밍 신호를 타이밍 공급부 60마다 선택하여 각각의 타이밍 공급부 60에 공급한다. 복수의 타이밍 공급부 60은, 2개마다 1개의 출력부 90에 대응하여 설치되어, 대응하는 출력부 90에 타이밍 신호를 공급한다. 각각의 타이밍 공급부 60은, 기준 클럭 통과 경로 234에 있어서 제1 분배점 230보다 하류에 설정된 제2 분배점 232로부터 기준 클럭이 분배되어, 분배된 기준 클럭에 동기하여 타이밍 신호 분배 회로 56이 선택한 타이밍 신호를 테스트 모듈에 출력하는 동기 회로 66을 포함한다.

루프 회로 110은, 제2 분배점 232를 통과한 기준 클럭을 수취하여, 수취한 기준 클럭을 루프시킨다. 제어부 12가 기준 클럭용 가변 지연 회로 36의 지연량을 제어함으로써, 복수의 신호 공급부 30의 동기 회로 66에 기준 클럭이 분배되는 타이밍을 실질적으로 동일하게 할 수 있다. 이 때문에, 복수의 신호 공급부 30은 타이밍 신호를 실질적으로 동일한 타이밍으로 출력할 수 있다.

또, 기준 클럭 통과 경로 234는, 제2 분배점 232를 복수의 분배점 중 가장 하류에 갖는 것이 바람직하다. 또, 각각의 신호 공급부 30은, 신호 공급부 30이 형성된 반도체 기판에 있어서, 제2 분배점 232의 근방으로부터 기준 클럭을 루프 회로 110에 출력하는 것이 바람직하다. 제2 분배점 232로부터, 루프 회로 110에 출력하기까지의 경로를 짧게 해서 기준 클럭의 루프의 주기를 측정함으로써, 루프 회로 110이 수취하는 기준 클럭과, 신호 공급부 30이 출력하는 타이밍 신호의 위상의 어긋남을 저감할 수 있다. 이 때문에, 각각의 신호 공급부 30이 타이밍 신호를 출력하는 타이밍의 어긋남을 보다 저감할 수 있다.

또, 시험 장치 100은, 복수의 테스트 모듈 14로부터 1개의 전자 디바이스 200에 시험 패턴을 공급 가능하고, 제어부 12는 1개의 전자 디바이스 200에 시험 패턴을 공급하는 복수의 테스트 모듈 14에 타이밍 신호를 공급하는 신호 공급부 30에 있어서의 주기를 실질적으로 동일하게 하도록, 각각의 기준 클럭용 가변 지연 회로 36의 지연량을 제어해도 된다.

도 6은, 도 3 내지 도 5에서 설명한, 복수의 신호 공급부 30이 타이밍 신호를 출력하는 타이밍의 조정 방법의 일례를 도시한 흐름도이다. 우선 S1000에서, 루프 회로 110이 복수의 신호 공급부 30이 출력하는 복수의 기준 클럭 중 어느 하나를 선택한다. 다음에 S1002에서, 루프 회로 110이 선택한 기준 클럭을 루프시켜, 당해 기준 클럭을 출력한 신호 공급부 30에 입력한다.

그리고 S1004에서, 카운터부 32가 소정 시간 경과했는지를 판정하여, 소정 시간이 경과하지 않은 경우, 기준 클럭의 루프를 계속한다. 소정 시간이 경과한 경우, S1006에서, 기준 클럭의 루프 회수에 기초해, 당해 신호 공급부 30에 있어서의 주기를 산출한다. 다음에 S1008에서, 복수의 신호 공급부 30이 출력하는 모든 기준 클럭을 선택했는지 여부를 판정하여, 모든 기준 클럭을 선택하지 않은 경우, 다음 기준 클럭을 선택하고(S1000), S1002~S1006의 처리를 반복한다.

모든 기준 클럭을 선택하여, 모든 신호 공급부 30에 있어서의 주기를 산출한 경우, S1010에서, 각각의 신호 공급부 30의 기준 클럭용 가변 지연 회로 36의 지연량을 조정하여, 각각의 신호 공급부 30이 타이밍 신호를 출력하는 타이밍을 실질적으로 동일하게 하고 조정을 종료한다.

다음에 테스트 모듈 14의 특성에 따른 타이밍 신호의 위상의 조정에 관해, 도 3 및 도 7을 사용해 설명한다. 상술한 바와 같이, 신호 공급부 30의 복수의 타이밍 공급부 60은 복수의 테스트 모듈 14에 대응하여 설치된다. 그러나, 각각의 테스트 모듈 14에 있어서, 타이밍 신호를 수취하고 나서 시험 패턴을 출력하기까지의 시간은 반드시 동일하게 되지는 않는다. 예를 들면 각각의 테스트 모듈 14의 특성에 따라, 당해 시간에는 편차가 발생한다. 이 때문에, 복수의 테스트 모듈 14에 동시에 타이밍 신호를 입력해도, 전자 디바이스 200에 동시에 시험 패턴 등이 입력되지 않는 경우가 있다. 본 예에 있어서의 시험 장치 100은, 당해 편차를 보상하기 위해서, 각각의 신호 공급부 30이 출력하는 타이밍 신호의 위상을 조정한다.

도 3에 도시한 바와 같이, 각각의 타이밍 공급부 60은, 종속 접속된 복수의 플립플롭 62, 타이밍 신호 선택부 64, 및 동기 회로 66을 포함한다. 또, 각각의 타이밍 공급부 60은 복수의 테스트 모듈 14에 대응하여 설치되어, 타이밍 신호 분배 회로 56으로부터 타이밍 신호를 수취하여, 대응하는 테스트 모듈 14에 타이밍 신호를 공급한다.

제너레이트 회로 48은, 소정 시간에 있어서 하강 또는 상승 에지를 1개만 갖는 타이밍 신호를 생성하여 타이밍 신호 분배 회로 56에 공급한다. 당해 소정 시 간은, 기준 클럭의 주기보다 충분히 큰 것이 바람직하다. 복수의 플립플롭 62는, 타이밍 신호 분배 회로 56으로부터 타이밍 신호를 수취하여, 기준 클럭 통과 경로 234로부터 분배되는 기준 클럭에 따라, 타이밍 신호를 다음 단의 플립플롭에 순차적으로 받아 넘겨준다. 즉, 복수의 플립플롭 62의 각각의 플립플롭은, 기준 클럭에 따라 타이밍 신호의 값을 다음 단의 플립플롭에 순차적으로 받아 넘겨준다.

타이밍 신호 선택부 64는, 복수의 플립플롭 62의 각각의 플립플롭이 출력하는 타이밍 신호를 수취하여, 수취한 복수의 타이밍 신호 중 어느 하나를 선택하여 테스트 모듈에 공급함으로써, 테스트 모듈에 공급하는 타이밍 신호의 위상을 조정한다.

제어부 12는, 복수의 타이밍 공급부 60이 각각의 테스트 모듈 14에 공급하는 타이밍 신호의 위상을 제어한다. 본 예에 있어서는, 제어부 12는 각각의 테스트 모듈 14가 타이밍 신호에 따라 시험 패턴을 출력하는 타이밍이 실질적으로 동일해지도록, 타이밍 신호 선택부 64가 복수의 타이밍 신호 중 어느 것을 선택할지를 제어한다. 시험 장치 100은, 테스트 모듈 14가 시험 패턴을 출력하는 타이밍을 검출하는 수단을 포함하는 것이 바람직하다.

본 예에 있어서는, 복수의 피드백 회로 40에 의해, 테스트 모듈 14가 시험 패턴을 출력한 타이밍을 검출한다. 복수의 피드백 회로 40은 복수의 타이밍 공급부 60과 동일하게, 복수의 테스트 모듈 14와 대응하여 설치되고, 테스트 모듈 14는 시험 패턴을 출력한 타이밍에서 값이 변화하는 신호를, 대응하는 피드백 회로 40에 입력한다. 피드백 회로 40은, 종속 접속된 복수의 플립플롭 42를 포함한다. 복수 의 플립플롭 42의 각각의 플립플롭은, 테스트 모듈 14로부터 입력된 신호를, 기준 클럭에 따라 다음 단의 플립플롭에 순차적으로 받아 넘겨준다.

제어부 12는, 복수의 플립플롭 42가 격납한 값을 독출하여, 어느 단의 플립플롭에서 값이 변화하는지에 기초해, 테스트 모듈 14가 시험 패턴을 출력하는 타이밍을 검출한다. 또 제어부 12에는, 각각의 테스트 모듈 14의 사양에 기초해, 각각의 테스트 모듈 14에 공급해야 할 타이밍 신호의 위상이 미리 주어져 있어도 된다.

또, 제어부 12는, 기준 클럭용 가변 지연 회로 36의 지연량을 순차적으로 변화시켜, 타이밍 신호의 값이 변화하는 타이밍이, 복수의 플립플롭 62 중 어느 한 플립플롭이 타이밍 신호의 값을 받아들이는 타이밍과 실질적으로 동일해지는 지연량을 검출하여, 검출한 지연량으로부터 기준 클럭의 반 주기 어긋난 지연량으로, 기준 클럭용 가변 지연 회로 36의 지연량을 설정해도 된다. 이 경우 제어부 12는, 복수의 플립플롭 62의 각각의 플립플립이 격납하는 타이밍 신호의 값을 검출하는 수단을 포함하는 것이 바람직하다.

우선 제어부 12는, 기준 클럭용 가변 지연 회로 36의 지연량을 소정의 값으로 설정한다. 그리고 제너레이트 회로 48에, 기준 클럭 분배 회로 80으로부터 수취한 기준 클럭에 기초해 타이밍 신호를 생성시켜, 복수의 플립플롭 62가 격납한 각각의 값을 검출하여, 값이 변화하는 플립플롭의 단 수를 검출한다. 다음에, 제어부 12는, 기준 클럭용 가변 지연 회로 36의 지연량을 소정량만큼 변화시키고 나서, 동일하게 타이밍 신호를 생성시켜, 복수의 플립플롭 62가 격납한 각각의 값을 검출하여, 값이 변화하는 플립플롭의 단 수를 검출한다. 이렇게 기준 클럭용 가변 지연 회로 36의 지연량을 순차적으로 변화시킬 때마다, 복수의 플립플롭 62가 격납한 각각의 값을 검출하여, 값이 변화하는 플립플롭의 단 수를 검출한다. 그리고, 검출한 플립플롭의 단 수가 변화하는 지연량을 검출함으로써, 타이밍 신호의 값이 변화하는 타이밍이, 복수의 플립플롭 62 중 어느 한 플립플롭이 타이밍 신호의 값을 받아들이는 타이밍과 실질적으로 동일해지는 지연량을 검출한다. 그리고, 검출한 지연량으로부터 기준 클럭의 반 주기 어긋난 지연량으로, 기준 클럭용 가변 지연 회로 36의 지연량을 설정한다. 이러한 제어에 의해, 각각의 플립플롭에 있어서 안정적으로 타이밍 신호의 값을 검출할 수 있다.

도 7은, 타이밍 신호와 기준 클럭의 관계를 도시한 도면이다. 도 7(a)는, 기준 클럭용 가변 지연 회로 36의 지연량을 조정하지 않는 경우의 일례를 도시하고, 도 7(b)는, 기준 클럭용 가변 지연 회로 36의 지연량을 조정한 경우의 일례를 도시한다.

기준 클럭용 가변 지연 회로 36의 지연량을 조정하지 않는 경우, 복수의 플립플롭 62 중 어느 한 플립플롭이, 기준 클럭에 따라 타이밍 신호의 값을 받아들인 경우에, 도 7(a)에 도시한 바와 같이, 타이밍 신호의 값이 변화하는 타이밍에서 타이밍 신호의 값을 받아들이는 경우가 있다. 이러한 경우 당해 플립플롭은, 타이밍신호의 값을 안정적으로 받아들일 수 없다.

이 때문에, 본 예에 있어서의 제어부 12는, 상술한 바와 같이 기준 클럭용 가변 지연 회로 36의 지연량을 조정하여, 도 7(b)에 도시한 바와 같이, 플립플롭이 타이밍 신호의 값을 받아들이는 타이밍과, 타이밍 신호의 값이 변화하는 타이밍을 어긋나게 하고 있다.

또 각각의 피드백 회로 40은, 대응하는 복수의 테스트 모듈 14로부터, 전자 디바이스 200이 출력하는 출력 패턴에 페일이 발생한 타이밍을 나타내는 페일 타이밍 신호 등과 같은, 테스트 모듈 14로부터의 신호를 수취하여, 페일 타이밍 신호를 집약 회로 46 및 타이밍 신호 분배 회로 56을 통해 타이밍 공급부 60에 공급한다. 이 때, 각각의 테스트 모듈 14의 특성에 따라, 각각의 피드백 회로 40에 있어서의 페일 타이밍 신호의 위상에 어긋남이 발생하는 경우가 있다. 즉, 각각의 테스트 모듈 14가, 페일 타이밍 신호를 생성하고 나서, 각각의 피드백 회로 40에 공급하기까지의 시간이 테스트 모듈 14에 따라 다른 경우가 있다.

시험 장치 100은, 예를 들면 어느 한 테스트 모듈 14에서 페일을 검출한 경우에, 복수의 테스트 모듈 14에 있어서의 시험 패턴의 인가를 정지하는 식으로, 테스트 모듈 14로부터 신호 공급부 30에 공급되는 신호에 기초해, 복수의 테스트 모듈 14의 동작을 제어하는 경우가 있다. 이러한 동작을 행하는 경우에, 각각의 테스트 모듈 14가, 예를 들면 페일 타이밍 신호를 생성하고 나서, 각각의 피드백 회로 40에 공급하기까지의 시간이 테스트 모듈 14에 따라 다르면, 복수의 테스트 모듈 14를 동기하여 제어할 수 없다. 제어부 12는, 각각의 피드백 회로 40이 페일 타이밍 신호를 출력하는 타이밍이 실질적으로 동일해지도록 복수의 피드백 회로 40을 제어하여 상술한 어긋남을 보상한다.

본 예에 있어서는, 각각의 피드백 회로 40은, 종속 접속된 복수의 플립플롭 42, 피드백용 가변 지연 회로 34, 및 피드백 신호 선택부 44를 포함한다. 복수의 플립플롭 42의 각각의 플립플롭은 페일 타이밍 신호를 수취하여, 기준 클럭 통과 경로 234로부터 분배되는 기준 클럭에 따라, 페일 타이밍 신호를 다음 단의 플립플롭에 순차적으로 받아 넘겨준다.

피드백 신호 선택부 44는, 복수의 플립플롭 42의 각각의 플립플롭이 출력하는 페일 타이밍 신호를 수취하여, 수취한 복수의 페일 타이밍 신호 중 어느 하나를 선택한다. 그리고, 선택한 페일 타이밍 신호를, 집약 회로 46 및 타이밍 신호 분배 회로 56을 통해 타이밍 공급부 60에 공급함으로써, 타이밍 공급부 60에 페일 타이밍 신호를 공급하는 타이밍을 조정한다.

제어부 12는, 복수의 피드백 회로 40이 각각의 타이밍 공급부 60에 공급하는 페일 타이밍 신호의 위상을 제어한다. 본 예에 있어서는, 제어부 12는, 피드백 신호 선택부 44가 복수의 페일 타이밍 신호 중 어느 것을 선택할지를 제어한다. 본 예에 있어서 제어부 12는, 복수의 플립플롭 42가 격납한 값을 독출하여, 어느 단의 플립플롭에서 값이 변화하는지를 검출한다. 그리고 검출한 플립플롭의 단 수의, 각각의 피드백 회로 40에 있어서의 차이에 따라, 피드백 신호 선택부 44에 어느 페일 타이밍 신호를 선택시킬지를 제어한다.

또 피드백용 가변 지연 회로 34는, 테스트 모듈 14와 복수의 플립플롭 42의 사이에 설치되어, 페일 타이밍 신호를 지연시켜 복수의 플립플롭 42에 공급한다. 제어부 12는, 피드백용 가변 지연 회로 34의 지연량을 순차적으로 변화시켜, 페일 타이밍 신호의 값이 변화하는 타이밍이, 복수의 플립플롭 42 중 어느 한 플립플롭이 페일 타이밍 신호의 값을 받아들이는 타이밍과 실질적으로 동일해지는 피드백용 가변 지연 회로 34의 지연량을 검출하여, 검출한 지연량으로부터 기준 클럭의 반 주기 어긋난 지연량으로, 피드백용 가변 지연 회로 34의 지연량을 설정한다.

또, 복수의 플립플롭(42,52,62)의 각각의 플립플롭이 격납한 값을 검출하는 경우, 기준 클럭 분배 회로 80으로부터 공급되는 기준 클럭을 정지하고, 복수의 플립플롭(42,52,62)의 동작을 정지하는 것이 바람직하다. 본 예에 있어서는, 클럭 제어 회로 70이 기준 클럭 분배 회로 80에, 기준 클럭을 정지하기 위한 신호를 공급한다.

클럭 제어 회로 70은, 플립플롭 72, 선택부 74, 카운터 76, 및 논리 회로 78을 포함한다. 플립플롭 72는, 복수의 신호 공급부 30이 출력하는 타이밍 신호를 수취하여 선택부 74에 공급한다. 선택부 74는, 플립플롭 72로부터 수취한 복수의 타이밍 신호 중, 타이밍 또는 위상의 조정을 행하는 신호 공급부 30이 출력한 타이밍 신호를 선택하여 카운터 76에 공급한다. 카운터 76은, 수취한 타이밍 신호의 값이 변화한 경우에 기준 클럭의 계수를 개시하여, 소정의 수가 된 경우에, 논리 회로 78에 기준 클럭을 정지하라는 신호를 출력한다. 논리 회로 78은, 카운터 76으로부터 수취한 신호를 기준 클럭 분배 회로 80의 논리곱 회로 84에 공급하여, 신호 공급부 30에 공급되는 기준 클럭을 정지한다.

제어부 12는, 카운터 76에 소정의 수를 설정하여, 기준 클럭을 정지하는 타이밍을 제어한다. 예를 들면 제어부 12는, 복수의 플립플롭 42 중, 실질적으로 중앙에 설치된 플립플롭이 페일 타이밍 신호의 값의 변화를 검출하도록 카운터 76을 제어한다.

또 복수의 피드백 회로 40은, 집약 회로 46, 타이밍 신호 분배 회로 56, 및 타이밍 공급부 60을 통해 페일 타이밍 신호를 각각의 테스트 모듈 14에 공급한다. 집약 회로 46은, 복수의 피드백 회로 40이 출력하는 페일 타이밍 신호를 수취하여, 복수의 페일 타이밍 신호에 기초해 복수 종류의 논리 연산을 행해, 각각의 연산 결과를 타이밍 신호 분배 회로 56에 공급한다. 타이밍 신호 분배 회로 56은, 수취한 연산 결과의 각각을 임의의 1개 또는 복수의 타이밍 공급부 60에 공급한다. 집약 회로 46 및 타이밍 신호 분배 회로 56의 구성에 대해서는, 도 8 및 도 9에서 후술한다.

다음에 복수의 신호 공급부 30을 조합한 경우에 있어서의, 각각의 신호 공급부 30에 주어지는 기준 클럭의 위상의 조정에 관해, 도 3 및 도 8을 사용해 설명한다. 복수의 신호 공급부 30을 조합한 경우, 조합된 신호 공급부 30 중 어느 하나가, 테스트 모듈 14가 시험 패턴을 전자 디바이스 200에 공급하는 타이밍을 제어하기 위한 제1 타이밍 신호를 기준 클럭의 위상에 따라 생성하여, 테스트 모듈 14의 미리 정해진 1개 또는 복수의 핀에 공급하는 주신호 공급부로서 기능한다. 또, 다른 신호 공급부 30은, 주신호 공급부로부터 기준 클럭을 수취하여, 테스트 모듈 14가 시험 패턴을 전자 디바이스 200에 공급하는 타이밍을 제어하기 위한 제2 타이밍 신호를, 수취한 기준 클럭의 위상에 따라 생성하여, 테스트 모듈 14의 핀 중, 주신호 공급부와는 다른 1개 또는 복수의 핀에 공급하는 종(從)신호 공급부로서 기능한다. 본 예에 있어서는, 신호 공급부 30-1가 주신호 공급부로서 기능하고, 신호 공급부 30-2가 종신호 공급부로서 기능하는 경우에 관해 설명한다.

각각의 신호 공급부 30는, 당해 신호 공급부 30이 종신호 공급부 30으로서 기능하는 경우에, 주신호 공급부 30으로부터 수취한 기준 클럭을 지연시키는 위상 조정 회로 50를 포함한다. 위상 조정 회로 50은, 기준 클럭 통과 경로 234의 제1 분배점 230으로부터 기준 클럭이 분배된다. 이 때, 제1 분배점 230과 위상 조정 회로 50의 사이에는, 기준 클럭을 기준 클럭보다 충분히 주기가 큰 클럭으로 교체하는 클럭 교체 회로가 설치되어 있는 것이 바람직하다.

또, 각각의 신호 공급부 30은, 주신호 공급부로서 기능하는 경우에, 종신호 공급부에 기준 클럭을 공급하기 위한 플립플롭 38을 포함한다. 플립플롭 38은, 상술한 클럭 교체 회로가 교체한 기준 클럭을 수취하여, 종신호 공급부에 공급한다.

또 신호 공급부 30이 종신호 공급부로서 기능하는 경우, 위상 조정 회로 50은, 주신호 공급부의 플립플롭 38로부터 기준 클럭을 수취한다. 위상 조정 회로 50은, 수취한 기준 클럭의 위상을 조정하여 제너레이트 회로 48에 공급한다. 제너레이트 회로 48, 타이밍 신호 분배 회로 56, 및 타이밍 공급부 60은, 수취한 기준 클럭의 위상에 기초해 타이밍 생성 신호를 생성하여 테스트 모듈 14에 공급한다. 여기서, 종신호 공급부의 위상 조정 회로 50은, 주신호 공급부로부터 수취한 기준 클럭을 지연시킴으로써, 주신호 공급부가 제1 타이밍 신호를 출력하는 타이밍과, 종신호 공급부가 제2 타이밍 신호를 출력하는 타이밍을 실질적으로 동일하게 한다.

도 8은, 위상 조정 회로 50의 구성의 일례를 도시한 도면이다. 위상 조정 회로 50은, 위상 조정용 가변 지연 회로 236, 종속 접속된 복수의 플립플롭 52, 주종 선택부 258, 및 클럭 선택부 54를 포함한다. 주종 선택부 258은, 위상 조정용 가변 지연 회로 236이 지연시킨 기준 클럭, 또는 기준 클럭 생성부 10이 생성하여, 기준 클럭용 가변 지연 회로 36이 지연시킨 기준 클럭 중 어느 것을 복수의 플립플롭 52에 공급할지를 선택한다.

제어부 12는, 신호 공급부 30이 주신호 공급부 또는 종신호 공급부 중 어느 것으로서 기능할지에 기초해, 주종 선택부 258에 어느 기준 클럭을 선택시킬지를 제어한다. 즉, 신호 공급부 30이 주신호 공급부로서 기능하는 경우, 주종 선택부 258은 기준 클럭용 가변 지연 회로 36이 지연시킨 기준 클럭을 선택하고, 종신호 공급부로서 기능하는 경우, 주종 선택부 258은 위상 조정용 가변 지연 회로 236이 지연시킨 기준 클럭을 선택한다.

복수의 플립플롭 52는, 주종 선택부 258이 선택한 기준 클럭을 수취하여, 기준 클럭 생성부 10이 생성하여, 기준 클럭 통과 경로 234로부터 분배되는 기준 클럭에 따라, 수취한 기준 클럭을 순차적으로 받아 넘겨준다. 클럭 선택부 54는, 복수의 플립플롭 52의 각각의 플립플롭이 출력하는 기준 클럭을 수취하여, 수취한 복수의 상기 기준 클럭 중 어느 하나를 선택하여, 제너레이트 회로 48, 타이밍 신호 분배 회로 56, 및 타이밍 공급부 60을 통해 제2 타이밍 신호로서 출력한다.

제어부 12는, 클럭 선택부 54가 어느 기준 클럭을 선택할지를 제어하여, 주신호 공급부가 제1 타이밍 신호를 출력하는 타이밍과, 종신호 공급부가 제2 타이밍 신호를 출력하는 타이밍을 실질적으로 동일하게 한다. 예를 들면 제어부 12는, 주신호 공급부의 클럭 선택부 54에, 미리 정해진 플립플롭이 출력하는 기준 클럭을 선택시키고, 종신호 공급부의 클럭 선택부 54가 어느 기준 클럭을 선택할지를 제어 하여, 주신호 공급부가 제1 타이밍 신호를 출력하는 타이밍과, 종신호 공급부가 제2 타이밍 신호를 출력하는 타이밍을 실질적으로 동일하게 한다. 이 경우 제어부 12는, 주신호 공급부의 클럭 선택부 54에, 종속 접속된 복수의 플립플롭 52 중, 실질적으로 중앙에 설치된 플립플롭이 출력하는 기준 클럭을 선택시키는 것이 바람직하다.

이러한 제어에 의해, 복수의 신호 공급부 30을 조합한 경우에 있어서의, 각각의 신호 공급부 30에 주어지는 기준 클럭의 위상의 편차에 의한, 제1 타이밍 신호가 출력되는 타이밍과, 제2 타이밍 신호가 출력되는 타이밍의 오차를 조정할 수 있다.

또, 위상 조정용 가변 지연 회로 236은, 주신호 공급부로부터 수취한 기준 클럭을 지연시켜 주종 선택부 258에 공급한다. 제어부 12는, 위상 조정용 가변 지연 회로 236의 지연량을 순차적으로 변화시켜, 당해 기준 클럭의 값이 변화하는 타이밍이, 복수의 플립플롭 52 중 어느 한 플립플롭이 기준 클럭의 값을 받아들이는 타이밍과 실질적으로 동일해지는 위상 조정용 가변 지연 회로 236의 지연량을 검출하여, 검출한 지연량으로부터 기준 클럭의 반 주기 어긋난 지연량으로, 위상 조정용 가변 지연 회로 236의 지연량을 설정한다. 위상 조정용 가변 지연 회로 236의 설정은, 클럭 선택부 54가 선택하는 플립플롭의 단 수의 조정보다 전에 행하는 것이 바람직하다.

이상 도 3~도 8에 있어서 설명한 바와 같이, 본 예에 있어서의 시험 장치 100에 의하면, 복수의 신호 공급부 30이 타이밍 신호를 출력하는 타이밍의 조정, 테스트 모듈 14의 특성에 따른 타이밍 신호의 위상의 조정, 복수의 신호 공급부 30을 조합한 경우에 있어서의 각각의 신호 공급부 30에 주어지는 기준 클럭의 위상의 조정을 행할 수 있어, 복수의 테스트 모듈 14를 동기하여 동작시켜, 전자 디바이스 200의 시험을 정밀도 높게 행할 수 있다.

도 9는, 제너레이트 회로 48 및 타이밍 신호 분배 회로 56의 구성의 일례를 도시한 도면이다. 제너레이트 회로 48은, 복수의 버스(120-1~120-8,이하 120으로 총칭한다), 및 연산 회로 130을 포함한다.

복수의 버스 120은, 제어부 12의 복수의 호스트 컴퓨터와 대응하여 설치되어 있고, 각각 대응하는 호스트 컴퓨터에 의해 제어된다. 버스 120은, 플립플롭 122,분배 회로 124, 및 복수의 플립플롭(126-1~126-64, 이하 126으로 총칭한다)을 포함한다.

분배 회로 124는, 64개의 출력 포트를 갖고 있고, 플립플롭 122를 통해 제어부 12로부터 주어지는 레이트 신호를, 위상 조정 회로 50로부터 주어지는 기준 클럭에 따라, 64개의 출력 포트 중 1개 또는 복수의 출력 포트로부터 출력한다. 또 분배 회로 124에는, 플립플롭 122를 통해 제어부 12로부터, 어느 출력 포트로부터 레이트 신호를 출력할지를 제어하는 제어 신호가 주어진다. 레이트 신호는, 예를 들면 H 논리를 나타내는 신호로서, 분배 회로 124가 레이트 신호를 출력하는 출력 포트를 기준 클럭에 따라 순차적으로 변화시킴으로써, 위상이 다른 복수의 타이밍 신호를 생성하여 출력할 수 있다. 예를 들면 기준 클럭에 따라, 분배 회로 124가 레이트 신호를 출력하는 출력 포트를, 1부터 64까지 순차적으로 전환함으로써, 위 상 분해능이 기준 클럭의 주기와 같은, 위상이 다른 64종류의 타이밍 신호를 생성할 수 있다. 또, 각각의 출력 포트를 원하는 주기로 선택함으로써, 임의의 주기의 타이밍 신호를 생성할 수 있다. 예를 들면 복수의 버스 120마다, 출력 포트를 선택하는 주기를 변화시킴으로써, 복수의 버스 120마다, 주기가 다른 복수의 타이밍 신호를 생성할 수 있다. 출력 포트를 선택하는 주기는, 제어부 12로부터 주어지는 제어 신호의 주기를 변경함으로써 용이하게 변경할 수 있다.

연산 회로 130은, 복수의 플립플롭(132-1~132-64, 이하 132로 총칭한다), 복수의 논리합 회로(134-1~134-64, 이하 134로 총칭한다), 및 복수의 플립플롭(136-1~136-64, 이하 136으로 총칭한다)을 포함한다.

복수의 플립플롭 132, 복수의 논리합 회로 134, 및 복수의 플립플롭 136은, 분배 회로 124의 출력 포트와 대응하여 설치되어, 대응하는 출력 포트가 출력하는 타이밍 신호를 수취한다. 논리합 회로 134는, 복수의 버스 120의 각각의 분배 회로 124의 대응하는 출력 포트가 출력하는 타이밍 신호를 수취하여, 수취한 각각의 타이밍 신호의 논리합을 출력한다. 제어부 12는, 복수의 분배 회로 124가 동시에 동일한 출력 포트로부터 타이밍 신호를 출력하지 않도록, 각각의 분배 회로 124를 배타적으로 제어한다. 예를 들면 복수의 호스트 컴퓨터는, 분배 회로 124의 1~64의 출력 포트 중, 어느 출력 포트의 제어를 행할지가 미리 할당된다. 그리고, 각각의 호스트 컴퓨터는, 대응하는 버스 120의 분배 회로 124에 있어서, 할당된 출력 포트로부터 타이밍 신호를 출력하는 출력 포트를 순차적으로 선택한다. 또 복수의 플립플롭 136은, 각각의 타이밍 신호를 동기하여 타이밍 신호 분배 회로 56에 공급 한다.

타이밍 신호 분배 회로 56은, 복수의 분배부(140-1~140-64, 이하 140으로 총칭한다), 복수의 논리합 회로(150-1~150-96, 이하 150으로 총칭한다), 및 복수의 플립플롭(152-1~152-96, 이하 152로 총칭한다)을 포함한다.

복수의 분배부 140은, 분배 회로 124의 복수의 출력 포트에 대응하여 설치되어, 대응하는 출력 포트가 출력하는 타이밍 신호를 수취한다. 각각의 분배부 140은, 플립플롭 142, 분배기 144, 레지스터부 146, 및 복수의 논리곱 회로(148-1~148-96, 이하 148로 총칭한다)를 포함한다.

분배기 144는, 플립플롭 142를 통해 타이밍 신호를 수취하여, 복수의 논리곱 회로 148의 각각에 타이밍 신호를 분배한다. 복수의 논리곱 회로 148은, 복수의 타이밍 공급부 60과 대응하여 설치되어, 수취한 타이밍 신호와, 레지스터부 146으로부터 주어지는 신호의 논리곱을 출력한다.

레지스터부 146에는, 당해 타이밍 신호를 어느 타이밍 공급부 60에 공급할지를 나타내는 커맨드 데이터를 격납한다. 본 예에 있어서, 레지스터부 146은 각각의 비트가 복수의 타이밍 공급부 60 중 어느 하나와 대응하는, 복수 비트의 커맨드 데이터를 격납한다. 레지스터부 146에는, 제어부 12로부터 당해 커맨드 데이터가 주어진다. 제어부 12는, 당해 타이밍 신호를 공급해야 할 타이밍 공급부 60에 대응하는 비트를 H 논리로 한 커맨드 데이터를 레지스터부 146에 격납한다.

또, 복수의 논리합 회로 150은, 복수의 논리곱 회로 148과 대응하여 설치되어, 복수의 분배부 140에 있어서, 각각 대응하는 논리곱 회로 148이 출력하는 타이 밍 신호의 논리합을 출력한다. 제어부 12는, 각각의 분배부 140에 있어서, 동일한 타이밍 공급부 60에 대응하는 논리곱 회로 148이 동시에 타이밍 신호를 출력하지 않도록 각각의 레지스터부 146에 커맨드 데이터를 격납한다. 즉, 각각의 레지스터부 146이 격납하는 커맨드 데이터에 있어서, 동일한 비트가 동시에 H 논리를 나타내지 않도록, 각각의 레지스터부 146에 커맨드 데이터를 공급한다.

복수의 플립플롭 152는, 복수의 논리합 회로 150과 대응하여 설치되어, 복수의 논리합 회로 150이 출력하는 타이밍 신호를 동기시켜, 대응하는 타이밍 공급부 60에 공급한다.

상술한 바와 같이 본 예에 있어서의 제너레이트 회로 48에 의하면, 기준 클럭의 주기와 같은 분해능으로, 위상 및 주파수를 임의로 설정 가능한 복수의 타이밍 신호를 생성할 수 있다. 또, 타이밍 신호 분배 회로 56에 의하면, 각각의 타이밍 공급부 60에, 제너레이트 회로 48이 생성한 복수의 타이밍 신호 중 어느 하나를 임의로 선택하여 공급할 수 있다.

도 10은, 집약 회로 46 및 타이밍 신호 분배 회로 56의 구성의 일례를 도시한 도면이다. 본 예에 있어서, 타이밍 신호 분배 회로 56은, 도 9에서 설명한 타이밍 신호 분배 회로 56과 동일한 구성을 갖는다.

집약 회로 46은 복수의 집약부(160-1~160-64, 이하 160으로 총칭한다)를 포함한다. 복수의 집약부 160은, 복수의 분배부 140과 대응하여 설치된다. 각각의 집약부 160은, 레지스터부 162, 복수의 논리곱 회로(164-1~164-96, 이하 164로 총칭한다), 논리합 회로 166, 및 시프트 레지스터부 168을 포함하고, 복수의 피드백 회로 40이 출력하는 페일 타이밍 신호를 수취하여, 복수의 페일 타이밍 신호 중의 2개 이상의 페일 타이밍 신호의 논리합을 출력한다. 또, 복수의 분배부 140은, 복수의 집약부 160에 대응하여 설치되어, 대응하는 집약부 160의 연산 결과를 복수의 테스트 모듈 14에 분배한다.

복수의 논리곱 회로 164는, 복수의 피드백 회로 40과 대응하여 설치되어, 대응하는 피드백 회로 40이 출력하는 페일 타이밍 신호 등을 수취한다. 그리고, 수취한 페일 타이밍 신호와, 레지스터부 162로부터 주어지는 신호의 논리곱을 출력한다. 그리고 논리합 회로 166은, 복수의 논리곱 회로 164가 출력하는 페일 타이밍 신호의 논리합을 출력한다.

레지스터부 162에는, 복수의 페일 타이밍 신호 중, 어느 페일 타이밍 신호의 논리합을 논리합 회로 166에 출력시킬지를 나타내는 커맨드 데이터를 격납한다. 본 예에 있어서, 레지스터부 162는, 각각의 비트가 복수의 피드백 회로 40 중 어느 하나와 대응하는, 복수 비트의 커맨드 데이터를 격납한다. 레지스터부 162에는, 제어부 12로부터 당해 커맨드 데이터가 주어진다. 제어부 12는, 논리합 회로 166에 공급해야 할 페일 타이밍 신호에 대응하는 비트를 H 논리로 한 커맨드 데이터를 레지스터부 162에 격납한다.

본 예에 있어서는, 제어부 12는, 각각의 분배부 140의 레지스터부 146에 격납한 커맨드 데이터와 동일한 커맨드 데이터를, 각각의 분배부 140에 대응하는 집약부 160의 레지스터부 162에 격납한다. 즉 제어부 12는, 레지스터부 146이 격납한 커맨드 데이터에 의해 그룹화되는 복수의 테스트 모듈 14 중 어느 하나가 페일 타이밍 신호를 생성한 경우에, 당해 페일 타이밍 신호에 기초한 타이밍 신호를 당해 복수의 테스트 모듈 14의 전부에 공급시킨다.

또, 대응하는 분배부 140과 집약부 160은, 공통의 레지스터부를 포함하고 있어도 된다. 예를 들면, 집약부 160은, 대응하는 분배부 140의 레지스터부 146으로부터 커맨드 데이터를 수취해도 된다. 이에 의해, 시험 장치 100의 레지스터 소자의 수를 저감할 수 있다.

도 11은, 복수의 집약부 160 및 복수의 분배부 140의, 반도체 기판(도시 생략) 상에서의 배치예를 도시한 도면이다. 도 11(a)~ 도 11(c)는, 각각 복수의 집약부 160 및 복수의 분배부 140의, 반도체 기판 상에 있어서의 배치의 일례를 도시한 도면이다.

도 11(a)에 도시한 바와 같이, 집약부 160 및 대응하는 분배부 140의 복수의 조합은 반도체 기판 상에서 병렬로 설치된다. 또, 집약 회로 46은, 복수의 집약부 160에 대응하여 설치된 복수의 플립플롭(172-1~172-64, 이하 172로 총칭한다)을 더 포함한다. 복수의 플립플롭 172는, 피드백 회로 40으로부터 수취한 복수의 페일 타이밍 신호를 복수의 집약 회로 46에 동기시켜 공급한다.

또, 타이밍 신호 분배 회로 56은, 복수의 분배부 140에 대응하여 설치된 복수의 플립플롭(174-1~174-64, 이하 174로 총칭한다)을 더 포함한다. 복수의 플립플롭 174는, 대응하는 분배부 140으로부터 수취한 복수의 페일 타이밍 신호를 논리합 회로 150에 동기시켜 공급한다. 이러한 구성에 의해, 각각의 집약부 160 및 분배부 140의 처리를, 동기하여 파이프라인 처리할 수 있다.

또, 도 11(b)에 도시한 바와 같이, 집약 회로 46은, 복수의 집약부 160에 대응하여 설치된 복수의 플립플롭(180-1~180-64, 이하 180으로 총칭한다)을 포함하고 있어도 된다. 복수의 플립플롭 180은 종속 접속되어, 각각 대응하는 집약 회로 46에 순차적으로 페일 타이밍 신호를 공급한다. 즉, 각각의 집약 회로 46에 다른 타이밍으로 페일 타이밍 신호를 공급한다.

또, 도 11(b)에 도시한 바와 같이, 논리합 회로 150 대신에, 복수의 논리합 회로(250-2~250-64, 이하 250으로 총칭한다)를 포함해도 된다. 복수의 논리합 회로 250은, 복수의 분배부(140-2~140-64)에 대응하여 설치된다. 각각의 논리합 회로 250은 종속 접속되고, 논리합 회로 250-2는 분배부 140-1 및 분배부 140-2가 출력하는 페일 타이밍 신호의 논리합을 출력한다. 또, 다른 논리합 회로 250은, 전단의 논리합 회로 250이 출력한 논리합과, 대응하는 분배부 140이 출력하는 페일 타이밍 신호의 논리합을 출력한다. 이러한 구성에 의해, 복수의 집약 회로 46 및 복수의 타이밍 신호 분배 회로 56의 동작의 지연을 저감할 수 있다.

또, 집약부 160 및 대응하는 분배부 140은, 반도체 기판 상에서의 제1 방향에서 직렬로 접속된다. 또, 도 10에 있어서는, 레지스터부 162 및 레지스터부 146은 각각 집약부 160 및 분배부 140에 설치되어 있지만, 본 예에 있어서는 공통의 레지스터부 146이 외부에 설치된다.

복수의 레지스터부 146은, 복수의 집약부 160 및 복수의 분배부 140에 대응하여 설치되어, 집약부 160에서 복수의 페일 타이밍 신호 중 어느 페일 타이밍 신호를 사용해 논리 연산을 행할지, 및 분배부 140에서 복수의 테스트 모듈 14 중 어 느 테스트 모듈 14에 논리 연산 결과를 분배할지를 제어하는 복수 비트의 제어 신호를, 대응하는 집약부 160 및 분배부 140에 공급한다. 도 11(b)에 도시한 바와 같이, 각각의 레지스터부 146과, 대응하는 집약부 160 및 분배부 140은, 제1 방향에서 접속되는 것이 바람직하다.

또, 도 11(c)에 도시한 바와 같이, 반도체 기판 상에서, 집약부 160과 테스트 모듈 14를 접속하는 배선, 즉 집약부 160과 피드백 회로 40을 접속하는 배선 중의 적어도 일부는, 제1 방향과 수직인 제2 방향을 따라 설치되는 것이 바람직하다. 또, 반도체 기판 상에서, 분배부 140과, 테스트 모듈 14를 접속하는 배선, 즉 분배부 140과 타이밍 공급부 60을 접속하는 배선 중의 적어도 일부는, 제1 방향과 수직인 제2 방향을 따라 설치되는 것이 바람직하다.

이러한 구성에 의해, 신호선이 다수 필요한 배선이, 반도체 기판 상에서의 가로방향 또는 세로방향으로 치우치는 것을 방지할 수 있다. 반도체 기판 상에 있어서, 동일 방향의 신호선 수는 일정 수 이상 작성할 수 없는데, 본 예에서의 구성에 의하면, 가로방향 및 세로방향으로 효율적으로 신호선을 배분할 수 있다.

도 12는, 복수의 플립플롭부(186-1~186-7, 이하 186으로 총칭한다) 및 복수의 선택부(188-1~188-7, 이하 188로 총칭한다)의 구성의 일례를 도시한다. 도 3과 관련하여 설명한 복수의 플립플롭(42, 52, 62)의 각각은, 도 12에서 설명하는 복수의 플립플롭부 186과 동일한 구성을 가져도 되고, 도 3과 관련하여 설명한 클럭 선택부 54, 피드백 신호 선택부 44, 및 타이밍 신호 선택부 64의 각각은, 도 12에서 설명하는 복수의 선택부 188과 동일한 구성을 가져도 된다.

복수의 플립플롭부 186은 종속 접속되어 있고, 각각의 플립플롭부 186은 종속 접속된 플립플롭을 포함한다. 플립플롭부 186은, 입력되는 기준 클럭, 타이밍 신호, 페일 타이밍 신호 등을 수취하여, 종속 접속된 플립플롭은 기준 클럭에 따라, 수취한 신호를 순차적으로 다음 단의 플립플롭에 받아 넘겨준다.

또, 각각의 플립플롭부 186에 있어서의 플립플롭의 종속 수는 다른 것이 바람직하다. 예를 들면, 각각의 플립플롭부 186-m은, 2^m-1단 종속 접속된 플립플롭을 포함한다. 그리고 복수의 선택부 188은, 복수의 플립플롭부 186과 대응하여 설치되어, 대응하는 플립플롭부 186에 입력되는 신호, 또는 대응하는 플립플롭부 186이 출력하는 신호 중 어느 하나를 선택하여, 다음 단의 플립플롭부 186에 공급한다. 각각의 선택부 188이 어느 신호를 선택할지는 제어부 12에 의해 제어된다. 이러한 구성에 의해, 기준 클럭, 타이밍 신호, 페일 타이밍 신호 등이, 원하는 수의 플립플롭를 통과하도록 용이하게 제어할 수 있다.

또, 피드백 회로 40, 위상 조정 회로 50, 및 타이밍 공급부 60은, 복수의 플립플롭(42, 52, 62)의 각각의 플립플롭이 격납한 값을 독출하는 수단을 더 포함하는 것이 바람직하다. 예를 들면 도 12에 도시한 바와 같이, 복수의 논리곱 회로 190을 더 포함해도 된다. 복수의 논리곱 회로 190은, 각각의 플립플롭이 격납한 값을 수취하여, 제어부 12로부터 주어지는 제어 신호에 따라, 각각의 플립플롭이 격납한 값을 제어부 12에 공급한다.

도 13은, 제어부 12에 설치되는, 복수의 레지스터부 146을 제어하는 기록 제 어 회로의 구성의 일례를 도시한다. 기록 제어 회로는, 복수의 요구 신호 격납부(212-1~212-8, 이하 212로 총칭한다), 셀렉터 202, 플립플롭 206, 복수의 플립플롭(208-1~208-4, 이하 208로 총칭한다), 복수의 논리곱 회로 210, 카운터 222, 리셋부 228, 논리곱 회로 216, 및 기록부 204를 포함한다.

셀렉터 202는, 제어부 12에 설치된 복수의 호스트 컴퓨터의 내부 클럭(CLKA~CLKH)을 수취 가능하게 설치되어, 어느 한 내부 클럭를 선택하여 출력한다. 셀렉터 202에는, 플립플롭 206으로부터 선택 제어 신호가 주어져, 선택 제어 신호에 따라 어느 한 클럭을 선택한다.

플립플롭 206은, 선택 제어 신호가 주어져, 입력되는 클럭에 따라 선택 제어 신호를 셀렉터 202에 공급한다. 선택 제어 신호는, 호스트 컴퓨터로부터 셀렉터 202에 주어지는 내부 클럭 중에서 어느 하나를 선택시키는 신호이다.

복수의 요구 신호 격납부 212는, 복수의 호스트 컴퓨터에 대응하여 설치되어, 대응하는 호스트 컴퓨터로부터의 기록 요구 신호를 격납한다. 본 예에 있어서 기록 요구 신호란, 어느 한 레지스터부 146의 커맨드 데이터를 다시쓰기한다는 것을 나타내는 H 논리의 신호이다. 각각의 요구 신호 격납부 212는, 복수의 플립플롭 208 및 논리곱 회로 210을 통해 기록 요구 신호를 수취한다. 복수의 플립플롭(208-1~208-3)은, 기록 요구 신호의 소위 불안정 상태(metastable)를 제거한다.

또, 플립플롭 208-4 및 논리곱 회로 210은, 주어지는 기록 제어 신호의 상승 에지부터 미소 시간 동안만, 기록 제어 신호를 대응하는 요구 신호 격납부 212에 공급하기 위해서 설치된다.

호스트 선택부 214는, 복수의 요구 신호 격납부 212를 순차적으로 선택하여, 선택한 요구 신호 격납부 212가 격납하고 있는 격납 데이터를 수취하여 출력한다. 카운터 222는, 복수의 요구 신호 격납부 212를 나타내는 복수의 호스트 특정 신호를 순차적으로 생성하여 호스트 선택부 214에 공급하고, 호스트 선택부 214는, 순차적으로 수취하는 호스트 특정 신호로 특정되는 요구 신호 격납부 212를 순차적으로 선택한다. 카운터 222는, 예를 들면 0부터, 복수의 요구 신호 격납부 212의 수의 2배의 수까지의 2진수를 순차적으로 생성하여, 생성한 2진수로부터 최하위 비트를 제거한 데이터를 호스트 특정 신호로서 출력한다. 본 예에 있어서는, 기록 제어 회로는 8개의 요구 신호 격납부 212를 포함하고 있고, 카운터 222는 0000~1111까지의 2진수를 승순으로 순차적으로 생성한다.

또, 호스트 선택부 214는, 각각의 호스트 컴퓨터로부터 기록 요구 신호에 대응하여 기록해야 할 커맨트 데이터(CS_ST1~CS_ST8), 및 커맨드 데이터를 기록해야 할 레지스터부 146을 특정하는 레지스터부 특정 데이터(WDT_ST1~WDT-ST8)를 수취하여, 선택한 요구 신호 격납부 212에 대응하는 호스트 컴퓨터로부터 수취한 커맨드 데이터 및 레지스터부 특정 데이터를 기록부 204에 공급한다.

기록부 204는, 호스트 선택부 214가 출력한 격납 데이터, 레지스터부 146에 기록해야 할 커맨드 데이터, 및 커맨드 데이터를 기록해야 할 레지스터부 146을 특정하는 레지스터부 특정 데이터를 수취하여, 수취한 격납 데이터가 기록 요구 신호인 경우에, 레지스터부 특정 데이터로 특정되는 레지스터부 146에 커맨드 데이터를 기록한다. 기록부 204는, 플립플롭 218 및 플립플롭 220을 포함한다. 플립플롭 218은, 레지스터부 특정 데이터로 특정되는 레지스터부 146에 커맨드 데이터를 공급하고, 플립플롭 220은, 레지스터부 146으로의 기록을 허가하는 라이트 인에이블 신호를 출력한다.

리셋부 228은, 호스트 선택부 214가 수취한 격납 데이터가 기록 요구 신호인 경우에, 호스트 선택부 214가 선택한 요구 신호 격납부 212가 격납하고 있는 기록 요구 신호를 리셋한다. 예를 들면 리셋부 228은, 복수의 요구 신호 격납부 212가 격납하고 있는 복수의 격납 데이터, 및 카운터부가 생성하는 호스트 특정 신호를 수취하여, 호스트 특정 신호에 따른 요구 신호 격납부 212가 격납하고 있는 격납 데이터가 기록 요구 신호인 경우에, 호스트 특정 신호로 특정되는 요구 신호 격납부 212가 격납하고 있는 기록 요구 신호를 리셋한다.

리셋부 228은, 셀렉터 224 및 논리곱 회로 226을 포함한다. 셀렉터 224는, 복수의 요구 신호 격납부 212가 격납하고 있는 격납 데이터를 각각의 비트로 한 8비트의 신호를 수취하여, 수취한 신호에 있어서, 호스트 특정 신호로 특정되는 비트가 H 논리인 경우에, 당해 비트만을 H 논리로 한 리셋 신호를 논리곱 회로 226에 공급한다. 논리곱 회로 226은, 카운터 222가 생성한 2진수의 최하위 비트를 수취하여, 카운터 222가 생성한 2진수의 최하위 비트가 H 논리인 경우에, 리셋 신호를 요구 신호 격납부 212에 공급하여, H 논리를 나타내는 리셋 신호의 비트의 위치에 따른 요구 신호 격납부 212를 리셋한다.

또, 논리곱 회로 216은, 카운터 222가 생성한 2진수의 최하위 비트가 H 논리를 나타내는 경우에, 호스트 선택부 214가 출력한 격납 데이터를 기록부 204의 플 립플롭 220에 공급한다.

본 예에 있어서의 기록 제어 회로에 의하면, 각각의 레지스터부 146의 커맨드 데이터를 효율적으로 다시쓰기 할 수 있다. 또, 복수의 호스트 컴퓨터 중 어느 것으로부터도 레지스터부 146의 커맨드 데이터를 다시쓰기할 수 있으므로, 복수의 호스트 컴퓨터에서 레지스터부 146을 공유하여 사용할 수 있다. 예를 들면, 시험마다, 각각의 레지스터부 146을 어느 호스트 컴퓨터가 사용할지를 할당할 수 있어, 시험 장치 100의 레지스터 소자의 수를 저감할 수 있다.

이상, 본 발명을 실시형태를 사용해 설명했는데, 본 발명의 기술적 범위는 상기 실시형태의 기재 범위에는 한정되지 않는다. 상기 실시형태에 다양한 변경 또는 개량을 가하는 것이 가능한 것이 당업자에게 분명하다. 그러한 변경 또는 개량을 가한 형태도 본 발명의 기술적 범위에 포함될 수 있는 것이, 청구범위의 기재로부터 분명하다.

본 발명에 의하면, 복수의 신호 공급부가, 타이밍 신호를 출력하는 타이밍의 조정을 행할 수 있다.

Claims (12)

1. 전자 디바이스를 시험하는 시험 장치에 있어서,

   입력되는 입력 신호에 기초하여, 상기 전자 디바이스를 시험하기 위한 출력 신호를 출력하는 복수의 신호 공급부와,

   상기 출력 신호를 루프시켜, 각각의 상기 출력 신호를 출력한 상기 신호 공급부에 상기 입력 신호로서 입력하는 루프 회로와,

   각각의 상기 신호 공급부에 있어서, 상기 입력 신호가 입력되고 나서, 상기 루프 신호가 입력될 때까지의 주기를 측정하는 카운터부와,

   상기 카운터부가 측정한 각각의 상기 신호 공급부에 있어서의 상기 주기가 실질적으로 동일하도록, 상기 신호 공급부가 상기 출력 신호를 출력하는 타이밍을 제어하는 제어부를 포함하는 시험 장치.
2. 제1항에 있어서,

   기준 클럭을 생성하는 기준 클럭 생성부와,

   상기 전자 디바이스의 시험에 사용하는 시험 패턴을, 상기 전자 디바이스에 공급하는 복수의 테스트 모듈을 더 포함하고,

   각각의 상기 신호 공급부는, 상기 기준 클럭을 상기 입력 신호로서 수취하여, 수취한 상기 기준 클럭에 기초하여, 상기 테스트 모듈을 동작시키는 타이밍 신 호를 생성하고, 상기 기준 클럭과 상기 타이밍 신호를 동기하여 출력하고,

   상기 루프 회로는, 상기 신호 공급부가 출력한 상기 기준 클럭을 루프시켜 당해 신호 공급부에 입력 신호로서 입력하는 시험 장치.
3. 제2항에 있어서,

   각각의 상기 신호 공급부는, 위상이 다른 복수의 상기 타이밍 신호를 생성하고,

   상기 제어부는, 상기 신호 공급부가 생성한 상기 복수의 타이밍 신호 중 상기 타이밍 신호의 어느 것을 각각의 상기 테스트 모듈에 공급시킬 것인가를 전환함으로써, 각각의 상기 테스트 모듈이, 상기 전자 디바이스에 상기 시험 패턴을 공급하는 타이밍을 제어하는 시험 장치.
4. 제3항에 있어서,

   각각의 상기 신호 공급부는,

   상기 기준 클럭 생성부로부터 기준 클럭을 수취하여, 상기 루프 회로에 출력하는 기준 클럭 통과 경로와,

   상기 기준 클럭 통과 경로에 있어서의 제1 분배점으로부터 상기 기준 클럭이 분배되어, 분배된 상기 기준 클럭에 기초하여 상기 복수의 타이밍 신호를 생성하는 제너레이트 회로와,

   상기 제너레이트 회로가 생성한 상기 복수의 타이밍 신호 중 어느 것인가의 상기 타이밍 신호를 선택하는 제1 매트릭스 회로와,

   상기 기준 클럭 통과 경로에 있어서 상기 제1 분배점보다 하류에 설치된 제2 분배점으로부터 상기 기준 클럭이 분배되어, 분배된 상기 기준 클럭에 동기하여, 상기 제1 매트릭스 회로가 선택한 상기 타이밍 신호를 상기 테스트 모듈에 출력하는 동기 회로를 포함하고,

   상기 루프 회로는, 상기 제2 분배점을 통과한 상기 기준 클럭을 수취하여, 수취한 상기 기준 클럭을 루프시키는 시험 장치.
5. 제4항에 있어서,

   각각의 상기 신호 공급부는, 상기 기준 클럭 통과 경로에 설치되어 상기 기준 클럭을 지연시키는 기준 클럭용 가변 지연 회로를 더 포함하고,

   상기 제어부는, 상기 카운터부가 측정한 각각의 상기 신호 공급부에 있어서의 상기 주기에 기초하여, 각각의 상기 기준 클럭용 가변 지연 회로의 지연 시간을 제어함으로써, 상기 동기 회로에 상기 기준 클럭이 분배되는 타이밍을 실질적으로 동일하게 하는 시험 장치.
6. 제4항에 있어서,

   상기 기준 클럭 통과 경로는, 상기 기준 클럭을 상기 신호 공급부 각각의 블록에 분배하기 위한 복수의 분배점을 포함하고, 상기 제2 분배점을, 상기 복수의 분배점 중 가장 하류에 포함하는 시험 장치.
7. 제2항에 있어서,

   상기 루프 회로는, 상기 복수의 신호 공급부가 출력하는 상기 기준 클럭을 순차적으로 선택하여 루프시키고,

   상기 카운터부는, 상기 루프 회로가 순차적으로 루프시킨 상기 기준 클럭에 대응하는 상기 신호 공급부에 있어서의 상기 주기를 측정하는 시험 장치.
8. 제7항에 있어서,

   상기 루프 회로는, 순차적으로 선택한 각각의 상기 기준 클럭을, 실질적으로 동일한 경로로 루프시켜 상기 신호 공급부에 입력하는 시험 장치.
9. 제8항에 있어서,

   상기 기준 클럭 생성부가 생성한 상기 기준 클럭을 수취하여, 수취한 상기 기준 클럭을 각각의 상기 신호 공급부에 분배하는 기준 클럭 분배 회로를 더 포함하고,

   상기 루프 회로는, 순차적으로 선택한 각각의 상기 기준 클럭을, 동일한 경로로 상기 기준 클럭 분배 회로에 루프하고,

   상기 기준 클럭 분배 회로는, 상기 루프 회로로부터 수취한 상기 기준 클럭을, 대응하는 상기 신호 공급부에 입력하는 시험 장치.
10. 제2항에 있어서,

    상기 루프 회로는, 하나의 상기 신호 공급부로부터 수취하는 상기 기준 클럭을 연속하여 루프시키고,

    상기 카운터부는, 미리 정해진 시간에, 상기 기준 클럭이 몇 회 루프했는지를 계수함으로써, 당해 신호 공급부에 있어서의 상기 주기를 측정하는 시험 장치.
11. 제2항에 있어서,

    상기 시험 장치는, 복수의 상기 테스트 모듈로부터, 하나의 상기 전자 디바이스에 상기 시험 패턴을 공급 가능하고,

    상기 제어부는, 하나의 상기 전자 디바이스에 상기 시험 패턴을 공급하는 상기 복수의 테스트 모듈에 상기 타이밍 신호를 공급하는 상기 신호 공급부에 있어서 의 상기 주기를 실질적으로 동일하게 하는 시험 장치.
12. 입력되는 입력 신호에 기초하여, 전자 디바이스를 시험하기 위한 출력 신호를 출력하는 복수의 신호 공급부를 포함하는 시험 장치에 있어서, 상기 신호 공급부가 출력 신호를 출력하는 타이밍을 조정하는 시험 방법에 있어서,

    상기 출력 신호를 루프시켜, 각각의 상기 출력 신호를 출력한 상기 신호 공급부에 상기 입력 신호로서 입력시키는 루프 단계와,

    각각의 상기 신호 공급부에 있어서, 상기 입력 신호가 입력되고 나서, 상기 루프 신호가 입력될 때까지의 주기를 측정하는 측정 단계와,

    상기 측정 단계에 있어서 측정한 각각의 상기 신호 공급부에 있어서의 상기 주기가 실질적으로 동일하도록, 상기 신호 공급부가 상기 출력 신호를 출력하는 타이밍을 제어하는 제어 단계를 포함하는 시험 방법.

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