CN100485403C

CN100485403C - 测试装置

Info

Publication number: CN100485403C
Application number: CNB2004800243402A
Authority: CN
Inventors: 佐藤浩
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2003-09-12
Filing date: 2004-09-10
Publication date: 2009-05-06
Anticipated expiration: 2024-09-10
Also published as: KR20060129164A; JP2005091040A; US20050134287A1; EP1666903A1; TWI339734B; US7157916B2; JP4354236B2; TW200514992A; EP1666903A4; CN1842715A; WO2005026758A1

Abstract

一种测试装置，具有测试模块、主信号供给部，及从信号供给部。测试模块供给至电子元件。主信号供给部依照被给予的时序信号的相位而生成第一时序信号，并将其供给到测试模块。从信号供给部接收自主信号供给部而来的时序信号，生成第二时序信号并供给到测试模块，此第二时序信号用以控制测试模块提供给电子元件的测试图案。从信号供给部具有相位调整电路，其通过延迟自主信号供给部接收的时序信号，使主信号供给部输出第一时序信号的时序，与从信号供给部输出第二时序信号的时序约略相同。

Description

测试装置

技术领域

本发明涉及一种对电子元件进行测试的测试装置。对认可参照文献的指定国，可将下述申请中所记述的内容利用参照加入本申请中，作为本申请记述的一部分。

日本专利早期公开的特愿2003—322094，申请日2003年9月12日。

背景技术

在公知技术中，对半导体电路等电子元件进行测试的测试装置，通过在电子元件上施加一定的图案(pattern)而进行测试。测试装置包括向电子元件施加预先所确定的图案和测试速率等的测试模块、用于控制测试模块向电子元件施加图案等的时序的时序控制模块。

测试模块依据应测试的电子元件的管脚数设置有多个，而且多个时序控制模块是用于产生测试开始时序的模块与用于产生图案施加时序的模块等之类的模块。在公知技术中，时序控制模块依据其机能而分别构成。

因为还未找到与本发明相关的专利文献等，所以省略其说明。

发明内容

发明要解决的问题

如前所述，在公知技术中，因为是将时序控制模块依据其机能而构成，所以需要制造多个种类的时序控制模块，导致制造成本上升。而且，各个时序控制模块的通用性低，使电子元件的测试效率降低。为了解决这种问题，考虑在各个模块设置能够实现全部机能的构成，并可转换成各模块的机能。以此，可只由一种模块进行电子元件的测试。

但是，为了测试电子元件所必需的机能涉及多种，而且为了实现各个机能需要多个管脚，如要以一个模块来实现所有的机能，会使模块的管脚数变得庞大，是不切实际地。因此，考虑利用具有同一构成的多个模块，实现所有的机能。但是，在这种情况下，又会产生必须取得各个模块间的同步的问题。

而且，作为其它的课题，在由不同的制造设备所制造的测试模块间，有时从信号的输入到输出的时间等的特性不同，所以难以同时使用这些测试模块。而且，有时时序控制模块要从多个测试模块分别获取故障数据等，并将对多个故障数据进行逻辑运算及汇总的多个数据分配到多个测试模块。即使在这种情况下，各个汇总处理与各个分配处理也需要同步进行。在如上所述，测试装置利用多个信号供给部30与多个测试模块14进行电子元件的测试的情况下，需要由它们之间信号的授受而取得同步。

而且，为了从多台主计算机分别进行各个汇总处理与分配处理，需要多个缓存器，导致电路规模和成本的增大。所以，需要降低缓存器数目。而且，为了进行汇总处理与分配处理，需要多根信号线，但如在半导体基板上形成多根信号线，则需要对电路配置进行研讨。

课题的解决方案

为了解决上述问题，在本发明的实施例中提供一种测试装置，测试电子元件，此测试装置包括：测试模块，把用于测试电子元件的测试图案供给至电子元件；主信号供给部，生成第一时序信号，用以控制测试模块把测试图案供给到电子元件，并将第一时序信号供给到测试模块中预定的一个或多个管脚；以及从信号供给部，从主信号供给部接收第三时序信号，并依照自主信号供给部所接收的上述第三时序信号的相位，生成第二时序信号，用以控制测试模块把该测试图案供给到电子元件，并将第二时序信号供给到测试模块的管脚之中与主信号供给部不同的一个或多个管脚。其中从信号供给部具有相位调整电路，通过延迟自主信号供给部接收的第三时序信号，使主信号供给部输出第一时序信号的时序，与从信号供给部输出第二时序信号的时序约略相同。

在上述测试装置中，还可包括生成基准时钟脉冲的基准时钟脉冲生成部。且此相位调整电路包括：多个串联连接的触发器，自主信号供给部接收第三时序信号，并根据基准时钟脉冲生成部所生成的基准时钟脉冲，依次地接收传送来自该主信号供给部的上述第三时序信号；以及时序选择部，接收自各个触发器所输出的上述第三时序信号，选择从上述这些触发器中的一个输出的上述第三时序信号作为第二时序信号而输出。其中测试装置还可包括控制部，控制时序选择部选择从上述这些触发器中的一个输出的上述第三时序信号中的哪一个，以使主信号供给部输出第一时序信号的时序，与从信号供给部输出第二时序信号的时序约略相同。

在上述测试装置中，其中相位调整装置包括相位调整用可变延迟电路，延迟自主信号供给部所接收的上述第三时序信号。控制部使相位调整用可变延迟电路的延迟量依次变化，并检测出自该主信号供给部所接收的上述第三时序信号的值发生变化的时序与触发器中的任意一个触发器所取出自该主信号供给部所接收的上述第三时序信号的值的时序约略相同时的相位调整用可变延迟电路的延迟量。并将相位调整用可变延迟电路的延迟量设定在检测出的延迟量至偏离约略基准时钟脉冲的半周期的延迟量之间亦可。

在上述测试装置中，其中控制部生成第四时序信号，且主信号供给部与从信号供给部为具有相同结构的电路。主信号供给部及从信号供给部还包括主从选择部，选择把相位调整用可变延迟电路所延迟的自该主信号供给部接收的上述第三时序信号，或是控制部所生成的上述第四时序信号供给到上述这些触发器。且控制部根据主信号供给部及从信号供给部是发挥主信号供给部或从信号供给部中哪一个的功能，来控制主从选择部选择上述第三时序信号或上述第四时序信号。

在上述测试装置中，其中控制部使主信号供给部的时序选择部选择预定的触发器所输出由该控制部所生成的上述第四时序信号，作为该第一时序信号，并控制从信号供给部的时序选择部选择从上述这些触发器中的一个输出的哪一个上述第三时序信号，使主信号供给部输出第一时序信号的时序，与从信号供给部输出第二时序信号的时序约略相同。

在上述测试装置中，其中控制部使主信号供给部的时序选择部从串联的触发器中，把设于略中央的触发器所输出由该控制部所生成的上述第四时序信号选为第一时序信号亦可。

然而，上述发明的概要，并未列举本发明全部的必要特征，上述特征群的次组合也可作为本发明。

发明的效果

依照本发明的特征，具备根据被给予的时序信号而输出第一时序信号的主信号供给部、与根据通过主信号供给部而被给予的时序信号而输出第二时序信号的从信号供给部，在此情况下可调整被给予至各信号供给部的时序信号的相位的差异。

附图说明

图1为关于本发明的实施形态的测试装置100的构成的一个实施例。

图2为开关矩阵20的构成的一个实施例。

图3为信号供给部30及时钟脉冲控制电路70的构成的一个实施例。

图4为环形电路110的构成的一个实施例。

图5为基准时钟脉冲分配电路80的构成的一个实施例。

图6为在从图3至图5中所说明的，多个信号供给部30输出时序信号的时序的调整方法的一个实施例的流程图。

图7A、图7B为时序信号和基准时钟脉冲的关系，其中图7A为不对基准时钟脉冲用可变延迟电路36的延迟量进行调整的情况的一个实施例，图7B为对基准时钟脉冲用可变延迟电路36的延迟量进行调整的情况的一个实施例。

图8为相位调整电路50的构成的一个实施例。

图9为发生电路48及时序信号分配电路56的构成的一个实施例。

图10为汇总电路46及时序信号分配电路56的构成的一个实施例。

图11A～11C为多个汇总部160及多个分配部140的，在半导体基板(图中未示出)上的配置实施例，其中图11A～图11C分别表示多个汇总部160及多个分配部140的，在半导体基板上的配置的一个实施例。

图12为多个触发器部186及多个选择部188的构成的一个实施例。

图13为在控制部12上所设置的，用于控制多个缓存器部146的写入控制电路的构成的一个实施例。

主要元件标记说明

10：基准时钟脉冲生成部

12：控制部

14：测试模块

16：元件接触部

18：分配器

20：开关矩阵

22：测试板

30：信号供给部

32：计数器部

34：返回用可变延迟电路

36：基准时钟脉冲用可变延迟电路

38：触发器

40：返回电路

42：多个触发器

44：返回信号选择部

46：汇总电路

48：发生电路

50：相位调整电路

52：多个触发器

54：时序选择部

56：时序信号分配电路

60：时序供给部

62：多个触发器

64：时序信号选择部

66：同步电路

70：时钟脉冲控制电路

72：触发器

74：选择部

76：计数器

78：逻辑电路

80：基准时钟脉冲分配电路

82：分配器

84：与门电路

86：或门电路

88：分配器

90：输出部

100：测试装置

110：环形电路

112、114：基准时钟脉冲选择部

116：或门电路

117：与门电路

118：分配器

119：触发器

120：汇流排

122：触发器

124：分配电路

126：触发器

130：运算电路

132：触发器

134：或门电路

136：触发器

140：分配部

142：触发器

144：分配器

146：缓存器部

148：与门电路

150：或门电路

152：触发器

160：汇总部

162：缓存器部

164：与门电路

166：或门电路

168：移位缓存器部

172、174、178、180、186：触发器

188：选择部

190：与门电路

200：电子元件

202：选择器

204：写入部

206、208：触发器

210：与门电路

212：要求信号储存部

214：主选择部

216：与门电路

218、220：触发器

222：计数器

224：选择器

226：与门电路

228：重置部

230：第1分配点

232：第2分配点

234：基准时钟脉冲通过路径

236：相位调整用可变延迟电路

250：或门电路

258：主从选择部

具体实施方式

下面，通过发明的实施例对本发明进行说明，但是以下的实施例并不对关于权利要求的发明进行限定，而且实施例中所说明的特征的所有组合也未必是发明的解决方法所必须的。

图1为关于本发明的实施形态的测试装置100的构成的一个实施例。测试装置100对多个电子元件(200—1～200—n，以下统称200)进行测试。测试装置100包括基准时钟脉冲生成部10、控制部12、多个测试模块(14—1～14—48，以下统称14)、元件接触部16及开关矩阵20。

元件接触部16，例如为载置有多个电子元件200的测试头，将多个测试模块14与多个电子元件200电连接。各个测试模块14分别与一个或多个电子元件200电连接。而且，各个电子元件200分别与一个或多个测试模块14电连接。例如，测试模块14及电子元件200分别具有预先确定的数目的输出入管脚，并分别对应管脚数使测试模块14和电子元件200被连接。

而且，测试模块14也可将接收的测试图案，供给到对应的电子元件200的模块。在本实施例中，各个测试模块14分别从控制部12预先接收测试图案，并从开关矩阵20分别接收的时序信号对应的时序，将测试图案供给到电子元件200。而且，测试模块14也可根据电子元件200输出的信号，判定电子元件200的好坏。在这种情况下，测试模块14既可具有用于储存电子元件200的故障数据的故障存储器，也可将故障数据供给到控制部12。

而且，当故障数据从电子元件200返回多个测试模块14的某一个时，此测试模块14为了将故障数据向其它的多个测试模块14进行分配，也可将故障数据供给到开关矩阵20。在这种情况下，开关矩阵20将故障数据分配到所需的一个或多个测试模块14。

基准时钟脉冲生成部10生成预先所确定频率的基准时钟脉冲。测试装置100的各个构成要素依据基准时钟脉冲进行工作。开关矩阵20根据基准时钟脉冲，生成相位不同的多个时序信号，并供给到各个测试模块14。即，开关矩阵20通过向测试模块14供给时序信号，可对各个测试模块14工作的时序进行控制。

控制部12控制开关矩阵20要将哪一个相位的时序信号供给到各个测试模块14。而且，控制部12预先将测试图案供给到各个测试模块14。控制部12也可为工作站等主计算机。而且，控制部12也可具有多台主计算机。在这种情况下，各台主计算机被分配以分别进行测试电子元件200，并控制与所分配的电子元件200连接的测试模块14、及向测试模块14供给的时序信号的相位。

图2为开关矩阵20的构成的一个实施例。开关矩阵20具有多个测试板(22—1、22—2，以下统称22)。在测试板22上设置有基准时钟脉冲分配电路80、时钟脉冲控制电路70、多个信号供给部(30—1～30—16，以下统称30)、多个输出部90及环形电路110。对环形电路110及时钟脉冲控制电路70的构成及工作，将在后面的图3中进行说明。

基准时钟脉冲分配电路80接收基准时钟脉冲生成部10所生成的基准时钟脉冲，并向开关矩阵20的各构成要素进行分配。信号供给部30根据作为输入信号被输入的基准时钟脉冲，输出用于测试电子元件200的输出信号。例如，信号供给部30通过输出部90，向测试模块14供给用于表示在电子元件200上施加测试图案的时序的时序信号、用于表示开始电子元件200的测试的时序的时序信号、用于表示停止电子元件200的测试的时序的时序信号、用于表示取入电子元件200的故障数据的时序的时序信号等。

在本实施例中，各个信号供给部30根据所输入的基准时钟脉冲，将生成相位不同的多个时序信号以作为前述的输出信号。而且，控制部12将信号供给部30所生成的多个时序信号中的任意一个时序信号供给各个测试模块14，在各个信号供给部30中进行切换。以此，各个测试模块14例如可控制向电子元件200供给测试图案的时序。而且，信号供给部30与时序信号同步，输出用于时序信号的生成的基准时钟脉冲。

而且，多个信号供给部30被预先分配以进行例如对电子元件200施加测试图案的时序的控制、开始电子元件200的测试的时序的控制、停止电子元件200的测试的时序的控制、取入电子元件200的故障数据的时序的控制等这样的机能。而且，各个信号供给部30为具有同一构成的集成电路，具有通过转换工作模式而执行前述所有机能的电路构成。工作模式由加在测试板22上的信号电平进行控制。这样，通过使各个信号供给部30的构成相同，可使信号供给部30的通用性提高。

而且，根据信号供给部30的管脚数，如使一个信号供给部30具有能够执行前述所有机能的电路构成，有时信号供给部30的输出入的管脚数会不足。在这种情况下，通过组合多个信号供给部30，可解决输出入管脚不足的问题。例如，测试装置100如图2所示，使信号供给部30—1和信号供给部30—2组合进行工作。本实施例的控制部12对信号供给部30的各个组合，分配上述机能的某一种并使其工作。

多个输出部90与多个测试模块14对应设置，并从多个信号供给部30中的某一个接收时序信号，且将接收的时序信号供给至对应的测试模块14。至于从哪一个信号供给部30向各个输出部90供给时序信号，由控制部12依据各个测试模块14的机能、及各个信号供给部30的机能进行控制。

测试装置100因为利用多个信号供给部30、多个测试模块14进行电子元件200的测试，所以利用它们间的信号的授受而取得同步为佳。本实施例中的测试装置100进行以下调整。

(1)多个信号供给部30输出时序信号的时序的调整；

(2)依据测试模块14的特性的时序信号的相位的调整；

(3)在使多个信号供给部30进行组合的情况下，各个信号供给部30所接收的基准时钟脉冲的相位的调整。

首先，对多个信号供给部30输出时序信号的时序的调整，利用图3到图6进行说明。

图3为信号供给部30及时钟脉冲控制电路70的构成的一个实施例。信号供给部30具有时序信号分配电路56、汇总电路46、发生电路48、多个返回电路40、多个时序供给部60、相位调整电路50、基准时钟脉冲用可变延迟电路36、触发器38、计数器部32及基准时钟脉冲通过路径234。而且，时钟脉冲控制电路70具有触发器72、选择部74、计数器76及逻辑电路78。

基准时钟脉冲通过路径234从基准时钟脉冲生成部10，通过基准时钟脉冲分配电路80接收基准时钟脉冲并向环形电路110输出。基准时钟脉冲通过路径234具有用于将接收的基准时钟脉冲分配为信号供给部30的各个时钟脉冲的多个分配点，而设置于信号供给部30上的触发器等，依据基准时钟脉冲进行工作。

基准时钟脉冲用可变延迟电路36设置在基准时钟脉冲通过路径234上，并使基准时钟脉冲延迟。基准时钟脉冲用可变延迟电路36与基准时钟脉冲通过路径234上的多个分配点相比，为设置于上级为佳。通过基准时钟脉冲通过路径234的基准时钟脉冲，被输入环形电路110中。

环形电路110使各个信号供给部30输出的基准时钟脉冲循环，并通过基准时钟脉冲分配电路80，作为输入信号输入分别输出基准时钟脉冲的信号供给部30中。环形电路110使依次选择的各个基准时钟脉冲，沿大致相同的路径循环并输入信号供给部30为佳。测试装置100通过测定循环的周期，而检测出各个信号供给部30输出时序信号的时序的差异。各个信号供给部30通过对输出时序信号的时序进行调整，即使从多个信号供给部30向多个测试模块14供给时序信号，也可使多个测试模块14同步进行工作。

图4为环形电路110的构成的一个实施例。环形电路110具有多个基准时钟脉冲选择部(112-1～112-4、114-1～114-2)、或门电路116、与门电路117、触发器119及分配器118。环形电路110接收多个信号供给部30输出的基准时钟脉冲，并依次选择所接收的基准时钟脉冲进行循环。

在本实施例中，多个基准时钟脉冲选择部(112-1～112-4、114-1～114-2)及或门电路116，依次选择多个基准时钟脉冲中的基准时钟脉冲。与门电路117将所选择的基准时钟脉冲和触发器119输出的信号逻辑积(logic product)，向分配器118输出。触发器119控制是否要进行基准时钟脉冲的循环。从控制部12给予用于控制是否要进行基准时钟脉冲的循环的信号至触发器119中，并依据从分配器18所给予的基准时钟脉冲的反转信号，输出该信号。分配器118使与门电路117输出的基准时钟脉冲，沿基准时钟脉冲分配电路80进行循环。环形电路110使依次选择的各个基准时钟脉冲，分别以相同路径沿基准时钟脉冲分配电路80进行循环。以此，能够降低各个信号供给部30的周期测定误差。

图5为基准时钟脉冲分配电路80的构成的一个实施例。基准时钟脉冲分配电路80具有分配器82、与门电路84、或门电路86及分配器88。分配器82从基准时钟脉冲生成部10接收基准时钟脉冲，并向应依据基准时钟脉冲进行工作的构成要素分配基准时钟脉冲。与门电路84从分配器82接收基准时钟脉冲，并输出由后述的时钟脉冲控制电路70所接收的信号与基准时钟脉冲的逻辑积。即，与门电路84根据从时钟脉冲控制电路70所接收的信号，选择是否让基准时钟脉冲通过。

或门电路86输出从与门电路84接收的基准时钟脉冲与由环形电路110进行循环的基准时钟脉冲的逻辑和(logic sum)。在测定循环周期的情况下，时钟脉冲控制电路70进行控制，以向与门电路84输入L逻辑，并使基准时钟脉冲生成部10所供给的基准时钟脉冲不通过。在不测定循环周期的情况下，时钟脉冲控制电路70向与门电路84输入H逻辑。分配器88将或门电路86输出的基准时钟脉冲，供给到多个信号供给部30。在测定循环周期的情况下，分配器88向进行循环周期的测定的信号供给部30供给所接收的基准时钟脉冲。

而且，使环形电路110从一个信号供给部30所接收的基准时钟脉冲连续循环为佳。即，使各个基准时钟脉冲在一定时间内循环多次为佳。计数器部32(参照图3)对在一定时间内基准时钟脉冲循环次数进行计数，并根据计数结果，测定环形电路110依次被循环的基准时钟脉冲对应的信号供给部30的周期。

例如，计数器部32从分配器82接收基准时钟脉冲，并在对基准时钟脉冲的脉冲进行一定次数的计数期间，计测环形电路110使基准时钟脉冲循环多少次。在这种情况下，向计数器部32输入利用环形电路110进行循环的基准时钟脉冲。

然后，计数器部32根据这些计数结果，在各个信号供给部30中，测定从输入信号(基准时钟脉冲)被输入开始到环路信号(基准时钟脉冲)被输入为止的周期。通过使基准时钟脉冲循环多次，可更佳精度良好地测定各个信号供给部30的周期。例如，环形电路110使各个基准时钟脉冲循环4000次左右为佳。

控制部12根据计数器部32测定的各个信号供给部30的周期，控制在各个信号供给部30中所设置的基准时钟脉冲用可变延迟电路36的延迟时间，使各个信号供给部30的周期大致相同。利用这种控制，能够减少因多个信号供给部30间的差异所造成的时序信号的输出时序的偏离。

而且，信号供给部30的发生电路48，接收相位调整电路50所输出的时序信号，并根据所接收的时序信号生成相位不同的多个时序信号。在本实施例中，发生电路48以与基准时钟脉冲的周期相同的相位鉴别力，生成相位不同的多个时序信号。

时序信号分配电路56为每一个时序供给部60选择发生电路48所生成的多个时序信号中的某一个时序信号，并供给各个时序供给部60。多个时序供给部60以每两个对应一个输出部90的形态而设置，并向对应的输出部90供给时序信号。各个时序供给部60，具有从在基准时钟脉冲通过路径中设置于最下级的第二分配点232被分配以基准时钟脉冲，并与所分配的基准时钟脉冲同步，将时序信号分配电路56所选择的时序信号向测试模块输出的同步电路66。

环形电路110接收通过第二分配点232的基准时钟脉冲，并使所取得的基准时钟脉冲进行循环。控制部12通过控制基准时钟脉冲用可变延迟电路36的延迟量，可使向多个信号供给部30的同步电路66分配基准时钟脉冲的时序大致相同。所以，多个信号供给部30可以大致相同的时序输出时序信号。

而且，基准时钟脉冲通过路径234在多个分配点中的最下级具有第二分配点232为佳。而且，各个信号供给部30在形成有信号供给部30的半导体基板上，从第二分配点232附近将基准时钟脉冲向环形电路110输出为佳。通过缩短从第二分配点232到向环形电路110输出的路径，并测定基准时钟脉冲的循环周期，能够减少环形电路110接收的基准时钟脉冲和信号供给部30输出的时序信号的相位的偏离。因此，能够更加减少各个信号供给部30输出时序信号的时序的偏离。

而且，也可使测试装置100从多个测试模块14，向其中一个电子元件200供给测试图案；控制部12对各个基准时钟脉冲用可变延迟电路36的延迟量分别进行控制，以使向多个测试模块14供给时序信号的信号供给部30的周期大致相同，其中测试模块14向其中一个电子元件200供给测试图案。

图6为图3至图5中所说明的，多个信号供给部30输出时序信号的时序的调整方法的一个实施例的流程图。首先，在步骤S1000中，环形电路110选择多个信号供给部30所输出的多个基准时钟脉冲的其中一个。接着，在步骤S1002中，使环形电路110选择的基准时钟脉冲进行循环，并向输出基准时钟脉冲的信号供给部30进行输入。

然后，在S1004中，计数器部32判定是否经过一定时间，如没有经过一定时间，则继续基准时钟脉冲的循环。如经过了一定时间，则在S1006中，根据基准时钟脉冲的环形电路，计算信号供给部30的周期。接着，在S1008中，判定是否选择了多个信号供给部30所输出的所有基准时钟脉冲，如未选择所有的基准时钟脉冲，则选择下面的基准时钟脉冲(S1000)，并反复S1002～S1006的处理。

如选择了所有的基准时钟脉冲，并计算了所有的信号供给部30的周期，则在S1010中，分别调整各个信号供给部30的基准时钟脉冲用可变延迟电路36的延迟量，并使各个信号供给部30输出时序信号的时序大致相同，然后结束调整。

下面，对依据测试模块14的特性的时序信号的相位调整，利用图3、图7A与图7B进行说明。如上所述，信号供给部30的多个时序供给部60，与多个测试模块14对应设置。但是，在各个测试模块14中，从接收时序信号开始，到输出测试图案为止的时间未必相同。例如，因各个测试模块14的特性，在时间上会产生差异。因此，即使对多个测试模块14同时输入时序信号，有时也不能对电子元件200同时输入测试图案等。本实施例的测试装置100为了补偿此差异，而对各个信号供给部30所输出的时序信号的相位进行调整。

如图3所示，各个时序供给部60具有被串联的多个触发器62、时序信号选择部64及同步电路66。而且，各个时序供给部60与多个测试模块14对应设置，并从时序信号分配电路56接收时序信号，且向对应的测试模块14供给时序信号。

发生电路48生成在一定时间中只具有下降边或上升边的边缘的时序信号，并供给到时序分配电路56。此一定时间与基准时钟脉冲的周期相比足够大为佳。多个触发器62从时序信号分配电路56接收时序信号，并依据从基准时钟脉冲通过路径234所分配的基准时钟脉冲，将时序信号向下一级的触发器依次交付。即，多个触发器62的各个触发器依据基准时钟脉冲，将时序信号的值依次交付给下一级的触发器。

时序信号选择部64通过接收多个触发器62的各个触发器输出的时序信号，并选择所接收的多个时序信号中的某一个供给测试模块，可对供给测试模块的时序信号的相位进行调整。

控制部12对多个时序供给部60分别向各个测试模块14供给的时序信号的相位进行控制。在本实施例中，控制部12是以使各个测试模块14依据时序信号输出测试图案的时序大致相同的方式，控制对时序信号选择部64选择多个时序信号中的哪一个。测试装置100具有用于检测测试模块14输出测试图案的时序的装置为佳。

在本实施例中，利用多个返回电路40，对测试模块14输出测试图案的时序进行检测。多个返回电路40与多个时序供给部60同样地，与多个测试模块14对应设置，而测试模块14将在输出测试图案的时序发生值的变化的信号，输入对应的返回电路40。返回电路40具有串联的多个触发器42。多个触发器42的各个触发器，将由测试模块14所输入的信号，依据基准时钟脉冲依次交付下一级的触发器。

控制部12读出多个触发器42储存的值，并根据在哪一级的触发器的值会发生变化，以检测出测试模块14输出测试图案的时序。而且，对控制部12，也可根据各个测试模块14的规格，预先给予应供给各个测试模块14的时序信号的相位。

图7A、7B为时序信号和基准时钟脉冲的关系，其中图7A为不调整基准时钟脉冲用可变延迟电路36的延迟量的情况的一个实施例，图7B为对基准时钟脉冲用可变延迟电路36的延迟量进行调整的情况的一个实施例。

在不调整基准时钟脉冲用可变延迟电路36的延迟量的情况下，当多个触发器62中的任意一个触发器依据基准时钟脉冲取入时序信号的值时，如图7A所示，有时会在时序信号的值发生变化的时序中取入时序信号的值。在这种情况下，此触发器不能稳定地取入时序信号的值。

因此，本实施例中的控制部12如上述那样对基准时钟脉冲用可变延迟电路36的延迟量进行调整，并如图7B所示，使触发器取入时序信号的值的时序，和时序信号的值发生变化的时序错开。

而且，各个返回电路40从对应的多个测试模块14，接收用于表示在电子元件200输出的输出图案中产生故障的时序的故障时序信号等这样的、来自测试模块14的信号，并将故障时序信号通过汇总电路46及时序信号分配电路56供给到时序供给部60。此时，根据各个测试模块14的特性，有时在各个返回电路40的故障时序信号的相位上会产生偏离。即，各个测试模块14从生成故障时序信号开始到向各个返回电路40供给的时间，有时因测试模块14而有所不同。

测试装置100在利用例如任意一个测试模块14检测到故障的情况下，有时要如停止多个测试模块14中的测试图案的施加一般，根据从测试模块14供给到信号供给部30的信号，控制多个测试模块14的工作。当进行这种工作时，如各个测试模块14从生成例如故障时序信号开始到供给各个返回电路40为止的时间，因测试模块14而有所不同，则不能同步地控制多个测试模块14。控制部12对多个返回电路40进行控制并补偿前述偏离，以使各个返回电路40输出故障时序信号的时序变得大致相同。

在本实施例中，各个返回电路40具有被串联的多个触发器42、返回用可变延迟电路34及返回信号选择部44。多个触发器42中的各个触发器，接收故障时序信号，并依据从基准时钟脉冲通过路径234所分配的基准时钟脉冲，将故障时序信号依次交付给下一级的触发器。

返回信号选择部44接收多个触发器42的各个触发器输出的故障时序信号，并选择所接收的多个故障时序信号中的任意一个。然后，通过将所选择的故障时序信号，通过汇总电路46及时序信号分配电路56供给到时序供给部60，而对向时序供给部60供给故障时序信号的时序进行调整。

控制部12对多个返回电路40分别向各个时序供给部60供给的故障时序信号的相位进行控制。在本实施例中，控制部12对返回信号选择部44控制要选择多个故障时序信号中的哪一个。在本实施例中，控制部12读出多个触发器42所储存的值，并检测出在哪一级的触发器的值会产生变化。然后，依据所检测的触发器的级数、各个返回电路40的差异，控制返回信号选择部44选择哪一个故障时序信号。

而且，返回用可变延迟电路34设置于测试模块14和多个触发器42之间，使故障时序信号延迟并供给到多个触发器42。控制部12使返回用可变延迟电路34的延迟量依次变化，并对故障时序信号的值产生变化的时序与多个触发器42中的任意一个触发器取入故障时序信号值的时序大致相同时的返回用可变延迟电路34的延迟量进行检测，且将返回用可变延迟电路34的延迟量，设定为从检测到的延迟量偏离基准时钟脉冲的半周期的延迟量。

而且，当对多个触发器(42、52、62)的各个触发器储存的值进行检测时，停止从基准时钟脉冲分配电路80所供给的基准时钟脉冲，并停止多个触发器(42、52、62)的工作为佳。在本实施例中，时钟脉冲控制电路70向基准时钟脉冲分配电路80供给用于停止基准时钟脉冲的信号。

时钟脉冲控制电路70具有触发器72、选择部74、计数器76及逻辑电路78。触发器72接收多个信号供给部30输出的时序信号，并供给选择部74。选择部74在从触发器72所接收的多个时序信号中，选择进行时序或相位的调整的信号供给部30所输出的时序信号，并供给到计数器76。计数器76在所接收的时序信号的值进行变化的情况下，开始基准时钟脉冲的计数，并在形成一定的数目时，向逻辑电路78输出表示停止基准时钟脉冲的意思的信号。逻辑电路78将从计数器76所接收的信号供给到基准时钟脉冲分配电路80的与门电路84，并停止向信号供给部30所供给的基准时钟脉冲。

控制部12在计数器76设定一定的数值，并控制停止基准时钟脉冲的时序。例如，控制部12控制计数器76，以使多个触发器42中的设置于大致中央的触发器，对故障时序信号的值的变化进行检测。

而且，多个返回电路40通过汇总电路46、时序信号分配电路56及时序供给部60，向各个测试模块14供给故障时序信号。汇总电路46接收多个返回电路40输出的故障时序信号，并根据多个故障时序信号进行多个种类的逻辑运算，且将各个运算结果分别供给时序信号分配电路56。时序信号分配电路56将所接收的运算结果分别供给任意的一个或多个时序供给部60。对汇总电路46及时序信号分配电路56的构成，将在后面的图8及图9中进行说明。

接着，对在使多个信号供给部30组合的情况下的各个信号供给部30所接收的基准时钟脉冲的相位的调整，利用图3及图8进行说明。在使多个信号供给部30组合的情况下，所组合的信号供给部30中的任意一个作为依据所接收的时序信号，生成用于控制测试模块14向电子元件200供给测试图案的时序的第一时序信号，并供给到测试模块14所预先确定的一个或多个管脚，以发挥主信号供给部的功能。而且，其它的信号供给部30，作为从主信号供给部接收时序信号，并依据所接收的基准时钟脉冲的相位，生成用于控制测试模块14向电子元件200供给测试图案的时序的第二时序信号，且供给到测试模块14的管脚中的与主信号供给部不同的一个或多个管脚，以发挥从信号供给部的功能。在本实施例中，对信号供给部30—1作为主信号供给部发挥作用，信号供给部30—2作为从信号供给部发挥作用的情况进行说明。

在各个信号供给部30中，当此信号供给部30作为从信号供给部30发挥作用时，具有用于使从主信号供给部30所接收的时序信号延迟的相位调整电路50。在相位调整电路50中，控制部12所生成的时序信号是通过主信号供给部30而被供给，基准时钟脉冲是由基准时钟脉冲通过路径234而被分配。

而且，相位调整电路50在信号供给部30作为主信号供给部发挥作用的情况下，将从控制部12所接收的时序信号，供给到从信号供给部的相位调整电路50。各个信号供给部30在作为主信号供给部发挥作用的情况下，具有用于向从信号供给部供给时序信号的触发器38。触发器38将所接收的时序信号供给到从信号供给部。

而且，在信号供给部30作为从信号供给部发挥作用的情况下，相位调整电路50从主信号供给部的触发器38接收时序信号。相位调整电路50调整所接收的时序信号的相位，并供给到发生电路48。发生电路48、时序信号分配电路56及时序供给部60根据所接收的时序信号的相位，生成时序信号并供给到测试模块14。这里，从信号供给部的相位调整电路50通过延迟从主信号供给部所接收的时序信号，而使主信号供给部输出第一时序信号的时序和从信号供给部输出第二时序信号的时序大致相同。

图8为相位调整电路50的构成的一个实施例。相位调整电路50具有相位调整用可变延迟电路236、被串联的多个触发器52、主从选择部258及时钟脉冲选择部54。相位调整用可变延迟电路236在此信号供给部30作为从信号供给部发挥作用的情况下，从主信号供给部接收时序信号，并使此时序信号延迟一定的延迟量而供给到主从选择部258。主从选择部258选择向多个触发器52供给使相位调整用可变延迟电路236延迟的时序信号，或从控制部12所接收的时序信号的某一个。

控制部12根据信号供给部30作为主信号供给部或从信号供给部的哪一个发挥作用，而控制主从选择部258选择哪一个时序信号。即，在信号供给部30作为主信号供给部发挥作用的情况下，主从选择部258选择从控制部12所接收的时序信号，在作为从信号供给部发挥作用的情况下，主从选择部258选择使相位调整用可变延迟电路236延迟的时序信号。

多个触发器52接收主从选择部258所选择的时序信号，并依据基准时钟脉冲生成部10生成并从基准时钟脉冲通过路径234被分配的基准时钟脉冲，将所接收的时序信号依次交付。时序选择部54接收多个触发器52的各个触发器输出的时序信号，并从所接收的多个前述时序信号中选择任意一个，通过发生电路48、时序信号分配电路56及时序供给部60，作为第二时序信号输出。

控制部12控制要选择时序选择部54的哪一个时序信号，并使主信号供给部输出第一时序信号的时序和从信号供给部输出第二时序信号的时序大致相同。例如，控制部12进行控制使主信号供给部的时序选择部54选择预先所确定的触发器输出的时序信号，并使从信号供给部的时序选择部54选择某一个时序信号，且使主信号供给部输出第一时序信号的时序，和从信号供给部输出第二时序信号的时序大致相同。在这种情况下，控制部12使主信号供给部的时序选择部54，选择在被串联的多个触发器52中的、设置于大致中央的触发器输出的时序信号为佳。

利用这种构成，能够对在多个信号供给部30被组合的情况下的，各个信号供给部30所接收的时序信号的相位差异进行调整。

下面，对主信号供给部和从信号供给部的时序信号的相位调整方法进行说明。

(1)首先，时钟脉冲控制电路70为了在主信号供给部及从信号供给部中，能够在多个触发器52中保持从控制部12所接收的时序信号，而在一定的时序停止基准时钟脉冲分配电路80向主信号供给部及从信号供给部供给的基准时钟脉冲。

(2)此时，控制部12向主信号供给部供给时序信号，由主信号供给部的多个触发器52中的一个检测出时序信号值的变化，并利用从信号供给部的多个触发器52中的一个，通过相位调整用可变延迟电路236检测出接收的时序信号的值的变化点。控制部12具有用于检测多个触发器52的各个触发器储存的时序信号的值的装置为佳。

(3)然后，使从信号供给部的相位调整用可变延迟电路236的延迟量依次变化，并检测出时序信号的值发生变化的时序和多个触发器52的任意一个触发器取入时序信号的值的时序大致相同的时候的延迟量。即，在每次使相位调整用可变延迟电路236的延迟量进行变化时，重复上述(2)的工作，并检测多个触发器52保持的值进行移位的延迟量。然后，控制部12将从信号供给部的相位调整用可变延迟电路236的延迟量，设定为从所检测的延迟量偏离基准时钟脉冲的半周期的延迟量。利用这种控制，可进行基准时钟脉冲的一个周期以下的时序调整。

(4)接着，在设定相位调整用可变延迟电路236的延迟量以后，如(2)中所说明的，由主信号供给部的多个触发器52中的哪一个检测出时序信号值的变化进行检测，及由从信号供给部的多个触发器52中的哪一个，通过相位调整用可变延迟电路236检测出所接收的时序信号值的变化点。然后，当在主信号供给部和从信号供给部，由多个触发器52的某一个对时序信号的值的变化进行检测中产生差异时，通过对各个时序选择部54选择的触发器进行调整，可吸收此差异。利用这种控制，可进行基准时钟脉冲周期的整数倍的时序调整。

如上面在图3～图8中所说明的，如利用本实施例的测试装置100，可进行多个信号供给部30输出时序信号的时序的调整、依据测试模块14的特性的时序信号相位的调整、在使多个信号供给部30组合的情况下的各个信号供给部30所接收的基准时钟脉冲相位的调整，并可使多个测试模块14同步进行工作，精度良好地进行电子元件200的测试。

图9为发生电路48及时序信号分配电路56的构成的一个实施例。发生电路48具有多个汇流排(120—1～120—8，以下统称120)及运算电路130。

多个汇流排120与控制部12的多台主计算机对应设置，并分别由对应的主计算机被控制。汇流排120具有触发器122、分配电路124及多个触发器(126—1～126—64，以下统称126)。

分配电路124具有64个输出端口，并将通过触发器122从控制部12所接收的速率信号，依据从相位调整电路50所接收的基准时钟脉冲，从64个输出端口中的一个或多个输出端口输出。而且，在分配电路124中，通过触发器122从控制部12，接收用于控制从哪一个输出端口输出速率信号的控制信号。速率信号为例如表示H逻辑的信号，通过使分配电路124输出速率信号的输出端口，依据基准时钟脉冲依次变化，可生成相位不同的多个时序信号并输出。例如，通过依据基准时钟脉冲，将分配电路124输出速率信号的输出端口，从1到64依次进行转换，可生成相位鉴别力与基准时钟脉冲的周期相等的、相位不同的64种时序信号。而且，通过以所需的周期选择各个输出端口，可生成任意周期的时序信号。例如，通过在多个汇流排120的每一个，使选择输出端口的周期变化，可在多个汇流排120的每一个，生成周期不同的多个时序信号。选择输出端口的周期，可通过变更从控制部12所接收的控制信号的周期，而轻松地进行变更。

运算电路130具有多个触发器(132—1～132—64，以下统称132)、多个或门电路(134—1～134—64，以下统称134)及多个触发器(136—1～136—64，以下统称136)。

多个触发器132、多个或门电路134及多个触发器136与分配电路124的输出端口对应设置，并接收对应的输出端口所输出的时序信号。或门电路134接收多个汇流排120的各个分配电路124所分别对应的输出端口所输出的时序信号，并输出所接收的各个时序信号的逻辑和。控制部12对各个分配电路124进行互斥控制，以避免多个分配电路124同时从同一输出端口输出时序信号。例如，多台主计算机被预先分配对分配电路124的1～64的输出端口中的哪一个输出端口进行控制。而且，各台主计算机在对应的汇流排120的分配电路124中，从所分配的输出端口中依次选择输出时序信号的输出端口。而且，多个触发器136使各个时序信号同步，并供给到时序信号分配电路56。

时序信号分配电路56具有多个分配部(140—1～140—64，以下统称140)、多个或门电路(150—1～150—96，以下统称150)及多个触发器(152—1～152—96，以下统称152)。

多个分配部140与分配电路124的多个输出端口对应设置，并接收对应的输出端口所输出的时序信号。各个分配部140具有触发器142、分配器144、缓存器部146及多个与门电路(148—1～148—96，以下统称148)。

分配器144通过触发器142接收时序信号，并向多个与门电路148分别分配时序信号。多个与门电路148与多个时序供给部60对应设置，并输出所接收的时序信号和从缓存器部146所接收的信号的逻辑积。

在缓存器部146中，储存有用于表示将此时序信号供给哪一个时序供给部60的命令数据。在本实施例中，缓存器部146储存有多个位的命令数据，上述这些各个位分别与多个时序供给部60的某一个对应。缓存器部146从控制部12接收此命令数据。控制部12在缓存器部146中储存命令数据，其中此命令数据将应供给此时序信号的时序供给部60所对应的位作为H逻辑。

而且，多个或门电路150与多个与门电路148对应设置，并在多个分配部140中，输出分别对应的与门电路148所输出的时序信号的逻辑和。控制部12在各个缓存器部146中储存命令数据，以在各个分配部140中，使与同一时序供给部60对应的与门电路148不同时输出时序信号。即，在各个缓存器部146储存的命令数据中，为了不使同一位同时表示H逻辑，而向各个缓存器部146供给命令数据。

多个触发器152与多个或门电路150对应设置，并使多个或门电路150输出的时序信号同步，且供给到对应的时序供给部60。

如上所述，如利用本实施例中的发生电路48，能够以与基准时钟脉冲的周期相等的鉴别力，生成相位及频率可任意设定的多个时序信号。而且，如利用时序信号分配电路56，可任意选择发生电路48所生成的多个时序信号中的某一个，并分别供给到各个时序供给部60。

图10为汇总电路46及时序信号分配电路56的构成的一个实施例。在本实施例中，时序信号分配电路56与图9所说明的时序信号分配电路56具有相同的构成。

汇总电路46具有多个汇总部(160—1～160—64，以下统称160)。多个汇总部160与多个分配部140对应设置。各个汇总部160具有缓存器部162、多个与门电路(164—1～164—96，以下统称164)、或门电路166及移位缓存器部168，并接收多个返回电路40输出的故障时序信号，且输出多个故障时序信号中的两个以上的故障时序信号的逻辑和。而且，多个分配部140与多个汇总部160对应设置，并将对应的汇总部160的运算结果分配到多个测试模块14。

多个与门电路164与多个返回电路40对应设置，并接收对应的返回电路40输出的故障时序信号等。然后，输出所接收的故障时序信号和从缓存器部162所接收的信号的逻辑积。然后，或门电路166输出多个与门电路164所输出的故障时序信号的逻辑和。

在缓存器部162中，储存有用于表示使或门电路166输出多个故障时序信号中的哪一个故障时序信号的逻辑和的命令数据。在本实施例中，缓存器部162储存有多个位的命令数据，上述这些各个位分别与多个返回电路40的某一个对应。缓存器部162从控制部12接收此命令数据。控制部12在缓存器部162中储存命令数据，其中此命令数据将与应供给或门电路166的故障时序对应的位作为H逻辑。

在本实施例中，控制部12将与各个分配部140的缓存器部146中储存的命令数据相同的命令数据，在各个分配部140所对应的汇总部160的缓存器部162中进行储存。即，控制部12在由缓存器部146储存的命令数据被组化的多个测试模块14的某一个生成故障时序信号的情况下，将根据该故障时序信号的时序信号供给到此多个测试模块14的全部。

而且，对应的分配部140和汇总部160也可具有共同的缓存器部。例如，汇总部160也可从对应的分配部140的缓存器部146接收命令数据。以此，能够降低测试装置100的缓存器元件的数目。

图11A～图11C分别表示多个汇总部160及多个分配部140在半导体基板上的配置的一个实施例。

如图11A所示，汇总部160及对应的分配部140的多个组合，在半导体基板上并列设置。而且，汇总电路46还具有与多个汇总部160对应设置的多个触发器(172—1～172—64，以下统称为172)。多个触发器172使从返回电路40所接收的多个故障时序信号，同步供给多个汇总电路46。

而且，时序信号分配电路56还具有与多个分配部140对应设置的多个触发器(174—1～174—64，以下统称174)。多个触发器174使从对应的分配部140所接收的多个故障时序信号，同步供给或门电路150。利用这种构成，可使各个汇总部160及分配部140的处理同步，进行流水线处理。

而且，如图11B所示，汇总电路46也可具有与多个汇总部160对应设置的多个触发器(180—1～180—64，以下统称180)。多个触发器180形成串联，并向分别对应的汇总电路46依次供给故障时序信号。即，分别向各个汇总电路46以不同的时序供给故障时序信号。

而且，如图11B所示，也可取代或门电路150，而配置多个或门电路(250—2～250—64，以下统称250)。多个或门电路250与多个分配部(140—2～140—64)对应设置。各个或门电路250形成串联，且或门电路250—2输出分配部140—1及分配部140—2输出的故障时序信号的逻辑和。而且，其它的或门电路250输出前一级的或门电路250输出的逻辑和与对应的分配部140输出的故障时序信号的逻辑和。利用这种构成，能够降低多个汇总电路46及多个时序信号分配电路56的工作延迟。

而且，汇总部160及对应的分配部140，在半导体基板上的第一方向上被串联连接。而且，虽然在图10中，缓存器部162及缓存器部146分别设置于汇总部160及分配部140上，但在本实施例中，共同的缓存器146被设置于外部。

多个缓存器部146与多个汇总部160及多个分配部140对应设置，并将用于控制在汇总部160要利用多个故障时序信号中的哪一个故障时序信号进行逻辑运算，及在分配部140要向多个测试模块14中的哪一个测试模块14分配逻辑运算结果的多个位的控制信号，供给对应的汇总部160及分配部140。如图11B所示，各个缓存器部146与对应的汇总部160及分配部140，在第一方向上连接为佳。

而且，如图11C所示，在半导体基板上，使连接汇总部160和测试模块14的配线，即连接汇总部160和返回电路40的配线中的至少一部分，沿与第一方向垂直的第二方向设置为佳。而且，在半导体基板上，使连接分配部140和测试模块14的配线，即连接分配部140和时序供给部60的配线中的至少一部分，沿与第一方向垂直的第二方向设置为佳。

利用这种构成，能够防止需要多根信号线的配线沿半导体基板上的横方向或纵方向产生偏斜。在半导体基板上，同一方向的信号线数目虽然不能制造到一定数以上，但如利用本发明的构成，则可沿横方向及纵方向效率良好地分配信号线。

图12为多个触发器部(186—1～186—7，以下统称186)及多个选择部(188—1～188—7，以下统称188)的构成的一个实施例。关于图3所说明的多个触发器(42、52、62)，可分别与图12中所说明的多个触发器186具有相同的构成，而关于图3所说明的时序选择部54、返回信号选择部44及时序信号选择部64，可分别与图12中所说明的多个选择部188具有相同的构成。

多个触发器部186形成串联，且各个触发器部186具有被串联的触发器。触发器部186接收被输入的基准时钟脉冲、时序信号、故障时序信号等，而被串联的触发器依据基准时钟脉冲，将所接收的信号依次交付给下一级的触发器。

而且，各个触发器部186中的触发器的串联数不同为佳。例如各个触发器部186—m具有2^m-1级串联的触发器。而且，多个选择部188与多个触发器部186对应设置，并选择被输入对应的触发器部186的信号，或对应的触发器部186所输出的信号的某一个，供给到下一级的触发器部186。各个选择部188选择哪一个信号，由控制部12进行控制。利用这种构成可轻松地进行控制，以使基准时钟脉冲、时序信号、故障时序信号等通过所需数目的触发器。

而且，返回电路40、相位调整电路50及时序供给部60，还具有用于读出多个触发器(42、52、62)的各个触发器所储存的值的装置为佳。例如，如图12所示，也可还具有多个与门电路190。多个与门电路190分别接收各个触发器所储存的值，并依据从控制部12所接收的控制信号，向控制部12供给各个触发器所储存的值。

图13为在控制部12中所设置的、用于控制多个缓存器部146的写入控制电路的构成的一个实施例。写入控制电路包括多个要求信号储存部(212—1～212—8，以下统称212)、选择器202、触发器206、多个触发器(208—1～208—4，以下统称208)、多个与门电路210、计数器222、重置部228、与门电路216及写入部204。

选择器202被设置用于选择在控制部12中所设置的多台主计算机的内部时钟脉冲(CLKA～CLKH)，其选择某一个内部时钟脉冲并作为写入控制电路用时钟脉冲使用。在选择器202中，从触发器206接收选择控制信号，并依据选择控制信号而选择某一个时钟脉冲。

触发器206保持选择控制信号。此选择控制信号为用于控制在从主计算机向选择器202所交付的内部时钟脉冲中选择某一个的信号。

多个要求信号储存部212与多台主计算机对应设置，并储存来自对应主计算机的写入要求信号。在本实施例中，所说的写入要求信号，为用于表示要改写哪一个缓存器部146的命令数据的意思的H逻辑的信号。各个要求信号储存部212通过多个触发器208及与门电路210接收写入要求信号。多个触发器(208—1～208—3)除去因与写入要求信号同步的时钟脉冲和写入控制电路用时钟脉冲不一致而造成的亚稳态。因此，需要使被输入的写入要求信号的周期，比内部时钟脉冲(CLKA—CLKH)的周期长。

而且，触发器208—4及与门电路210是为了从所接收的写入控制信号的上升缘，在所选择的内部时钟脉冲的一个周期间，将写入控制信号供给到对应的要求信号储存部212而设置的。

主选择部214依次选择多个要求信号储存部212，并接收、输出所选择的要求信号储存部212储存的储存数据。计数器222依次生成用于表示多个要求信号储存部212的多个主指定信号，并供给到主选择部214，而主选择部214依次选择由依次接收的主指定信号所指定的要求信号储存部212。计数器222依次生成从例如零开始到多个要求信号储存部212的数目的2倍的数为止的二进位数，并将从生成的二进位数中除去最低位的数据，作为主指定信号输出。在本实施例中，写入控制电路包括8个要求信号储存部212，而计数器222按升序依次生成0000～1111的二进位数。

而且，主选择部214从各台主计算机，接收应与写入要求信号对应写入的命令数据(CS＿ST1～CS＿ST8)、及用于指定应写入命令数据的缓存器部146的缓存器部指定数据(WDT＿ST1～WDT＿ST8)，并将从选择的要求信号储存部212所对应的主计算机接收的命令数据及缓存器部指定数据，供给到写入部204。

写入部204接收主选择部214输出的储存数据、应写入缓存器部146中的命令数据、及用于指定应写入命令数据的缓存器部146的缓存器部指定数据，并在所接收的储存数据为写入要求信号的情况下，将命令数据写入由缓存器部指定数据所指定的缓存器部146中。写入部204具有触发器218及触发器220。触发器218向由缓存器部指定数据所指定的缓存器部146供给命令数据，而触发器220输出允许向缓存器部146的写入的允许写入信号。

重置部228在主选择部214所接收的储存数据，为写入要求信号的情况下，使主选择部214所选择的要求信号储存部212储存的写入要求信号重置。例如，重置部228接收多个要求信号储存部212储存的多个储存数据、及计数器部生成的主指定信号，并在依据主指定信号的要求信号储存部212所储存的储存数据为写入要求信号的情况下，使主指定信号所指定的要求信号储存部212储存的写入要求信号重置。

重置部228具有选择器224及与门电路226。选择器224接收将多个要求信号储存部212储存的储存数据形成各个位的8位的信号，当在接收的信号中，由主指定信号所指定的位为H逻辑时，向与门电路226供给只将该位形成H逻辑的重置信号。与门电路226接收计数器222生成的二进位数的最低位，并在计数器222生成的二进位数的最低位为H逻辑的情况下，向要求信号储存部212供给重置信号，且将依据表示H逻辑的重置信号的位的位置的要求信号储存部212进行重置。

而且，与门电路216在计数器222生成的二进位数的最低位表示H逻辑的情况下，向写入部204的触发器220供给主选择部214输出的储存数据。

如利用本例中的写入控制电路，可效率良好地改写各个缓存器部146的命令数据。而且，由于多台主计算机的任意一个都可改写缓存器部146的命令数据，所以可利用多台主计算机而共同使用缓存器部146。例如，可在每次测试时，对将各个缓存器部146分别由哪一个主计算机使用进行分配，并可减少测试装置100的缓存器元件的数目。

以上，利用实施例对本发明进行了说明，但本发明的技术范围并不限定于上述实施例所记述的范围。在上述实施例上可加以多种多样的变更或改进，这对所属领域技术人员是很清楚的。由权利要求的说明可知，那种加以变更或改进的形态也可包含于本发明的技术范围中。

产业利用可能性

如利用本发明，在具有主信号供给部与从信号供给部，且该主信号供给部依照被给予的时序信号生成第一时序信号，而从信号供给部依照自该主信号供给部所被给予的时序信号生成第二时序信号的情况下，可对被给予至各信号供给部的时序信号的相位的差异进行调整。

Claims

1.一种测试装置，其特征是测试电子元件，该测试装置包括：

测试模块，把用于测试该电子元件的测试图案供给至该电子元件；

主信号供给部，生成第一时序信号，用以控制该测试模块把该测试图案供给到该电子元件，并将该第一时序信号供给到该测试模块中预定的一个或多个管脚；以及

从信号供给部，从该主信号供给部接收第三时序信号，并依照自该主信号供给部所接收的上述第三时序信号的相位，生成第二时序信号，用以控制该测试模块把该测试图案供给到该电子元件，并将该第二时序信号供给到该测试模块的管脚之中与该主信号供给部不同的一个或多个管脚，

其中该从信号供给部具有相位调整电路，通过延迟自该主信号供给部接收的上述第三时序信号，使该主信号供给部输出该第一时序信号的时序，与该从信号供给部输出该第二时序信号的时序约略相同。

2.根据权利要求1所述的测试装置，其特征是还包括基准时钟脉冲生成部，生成基准时钟脉冲，且该相位调整电路还包括：

多个串联连接的触发器，自该主信号供给部接收上述第三时序信号，并根据该基准时钟脉冲生成部所生成的该基准时钟脉冲，依次地接收传送来自该主信号供给部的上述第三时序信号；以及

时序选择部，接收自各该触发器所输出的上述第三时序信号，选择从上述这些触发器中的一个输出的上述第三时序信号作为该第二时序信号而输出，

其中该测试装置还包括控制部，控制该时序选择部选择从上述这些触发器中的一个输出上述第三时序信号中的哪一个，以使该主信号供给部输出该第一时序信号的时序，与该从信号供给部输出该第二时序信号的时序约略相同。

3.根据权利要求2所述的测试装置，其特征是该相位调整装置包括相位调整用可变延迟电路，延迟自该主信号供给部所接收的上述第三时序信号，

该控制部使该相位调整用可变延迟电路的延迟量依次变化，并检测出自该主信号供给部所接收的上述第三时序信号的值发生变化的时序、与上述这些触发器中的任意一个触发器所取出自该主信号供给部所接收的上述第三时序信号的值的时序约略相同时的该相位调整用可变延迟电路的延迟量，并将该相位调整用可变延迟电路的延迟量设定在检测出的该延迟量至偏离约略该基准时钟脉冲的半周期的延迟量之间。

4.根据权利要求3所述的测试装置，其特征是该控制部生成第四时序信号，且该主信号供给部与该从信号供给部为具有相同结构的电路，

该主信号供给部及该从信号供给部还包括主从选择部，选择把该相位调整用可变延迟电路所延迟的自该主信号供给部接收的上述第三时序信号，或是该控制部所生成的上述第四时序信号供给到上述这些触发器，

且该控制部根据该主信号供给部及该从信号供给部发挥该主信号供给部或该从信号供给部哪一个的功能，来控制该主从选择部选择上述第三时序信号或上述第四时序信号。

5.根据权利要求4所述的测试装置，其特征是该控制部是使该主信号供给部的该时序选择部选择预定的该触发器所输出由该控制部所生成的上述第四时序信号，作为该第一时序信号，以及

控制该从信号供给部的该时序选择部选择从上述这些触发器中的一个输出的哪一个上述第三时序信号，使该主信号供给部输出该第一时序信号的时序，与该从信号供给部输出该第二时序信号的时序约略相同。

6.根据权利要求5所述的测试装置，其特征是该控制部是使该主信号供给部的该时序选择部从串联的上述这些触发器中，把设置于略中央的该触发器所输出由该控制部所生成的上述第四时序信号选为该第一时序信号。