JP2002131392A - アナログ・ディジタル特性試験回路 - Google Patents

アナログ・ディジタル特性試験回路

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JP2002131392A
JP2002131392A JP2000324216A JP2000324216A JP2002131392A JP 2002131392 A JP2002131392 A JP 2002131392A JP 2000324216 A JP2000324216 A JP 2000324216A JP 2000324216 A JP2000324216 A JP 2000324216A JP 2002131392 A JP2002131392 A JP 2002131392A
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Akiyasu Kawai
晃泰 川合
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Ando Electric Co Ltd
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    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
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Abstract

(57)【要約】 【課題】 本発明の課題は、アナログ・ディジタル特性
試験の効率を向上し、また、アナログ・ディジタル特性
試験回路の製造コストを抑えることである。 【解決手段】 テストコントローラ1から順次複数の異
なる試験条件データ「A」〜「N」を出力し、カウンタ
回路3にて試験条件データの出力数を計数し、その計数
値に応じてテストコントローラ1から出力されるデータ
書込クロックをクロック分配回路4によって分配して、
各アナログ・ディジタル特性測定回路61〜6nに夫々
対応する試験条件データを書き込ませる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、アナログ・ディ
ジタル特性試験回路に係り、詳細には、被試験ICのア
ナログ・ディジタル特性を試験するアナログ・ディジタ
ル特性試験回路に関する。
【0002】
【従来の技術】従来より、被試験IC(以下、DUTと
いう)のアナログ・ディジタル特性試験を行うアナログ
・ディジタル特性試験回路を備えたIC試験装置(以
下、ICテスタという)がある。アナログ・ディジタル
特性試験とは、例えばアナログディジタル変換器の特性
試験、ディジタルアナログ変換器の特性試験である。
【0003】従来のアナログ・ディジタル特性試験回路
300を図8に示す。図8に示すように、従来のアナロ
グ・ディジタル特性試験回路300は、テストコントロ
ーラ20、複数のアナログ・ディジタル特性測定回路2
1,22,23,24,…,2nにより構成され、n個
の被試験IC(DUT"1"〜DUT"n")は、夫々アナ
ログ・ディジタル特性測定回路21,22,23,2
4,…,2nに接続される。
【0004】テストコントローラ20は、アナログ・デ
ィジタル特性試験の試験条件データとその試験条件デー
タをアナログ・ディジタル特性測定回路21〜2nに書
き込むためのデータ書込クロックを出力する。また、各
アナログ・ディジタル特性測定回路21〜2nから出力
された試験結果データを管理する。
【0005】また、各アナログ・ディジタル特性測定回
路21〜2nは夫々演算器21a、メモリ21b、電圧
測定回路21c、電圧発生回路21dにより構成され
る。メモリ21bには、テストコントローラ20から出
力された試験条件データがデータ書込クロックのタイミ
ングで格納される。また、メモリ21bにはアナログ・
ディジタル特性測定のための測定アルゴリズムが予め格
納されている。
【0006】特性試験対象がアナログディジタル変換器
の場合、演算器21aは電圧発生回路21dを制御し、
電圧発生回路21dよりDUTのアナログディジタル変
換器にアナログ信号を印加する。
【0007】DUTは印加されたアナログ信号に対応し
たディジタル信号を出力し、演算器21aはそのディジ
タル信号をメモリ21bに格納する。演算器21aは電
圧発生回路21dを制御して印加するアナログ信号を変
化させ、アナログ・ディジタル特性測定に必要なデータ
を収集する。必要なデータが収集できた場合、演算器2
1aはデータ演算を行い、試験条件データに基づき良/
不良を判定し、試験結果としてテストコントローラ20
に出力する。
【0008】特性試験対象がディジタルアナログ変換器
の場合、演算器21aはDUTのディジタルアナログ変
換器にディジタル信号を印加する。DUTのディジタル
アナログ変換器は印加されたディジタル信号に対応した
アナログ信号を出力し、そのアナログ信号は電圧測定回
路21cにより測定される。
【0009】演算器21aは電圧測定回路21cにおけ
る測定値をメモリ21bに格納する。演算器21aは印
加するディジタル信号を変化させ、アナログ・ディジタ
ル特性測定に必要なデータを収集する。必要なデータが
収集できた場合、演算器21aはデータ演算を行い、試
験条件データに基づき良/不良を判定し、試験結果とし
てテストコントローラ20に出力する。
【0010】アナログ・ディジタル特性測定回路22,
23,24,…,2nも21と同一の構成、機能を持っ
ている。
【0011】
【発明が解決しようとする課題】以上説明したように、
従来のアナログ・ディジタル特性試験回路300ではア
ナログ・ディジタル特性測定回路を複数備えることがで
きるが、アナログ・ディジタル特性測定回路は高精度な
電圧発生回路や電圧測定回路を構成要素として必要とす
るため高価であり、そのためICテスタの同時測定可能
DUT数と同じか、それより少ない数しか実装されない
のが一般的である。
【0012】また、アナログ・ディジタル特性試験回路
300に複数台のアナログ・ディジタル特性測定回路を
備えた場合、同一の試験条件データを同一タイミングの
データ書込クロックにて書き込むことにより同時に複数
のDUTを測定しているが、1つのDUT内に複数のア
ナログディジタル変換器またはディジタルアナログ変換
器等のアナログ・ディジタル特性試験対象回路が実装さ
れている場合、それら複数のアナログ・ディジタル特性
試験対象回路を同時に測定することはできない。
【0013】また、通常複数のアナログ・ディジタル特
性試験対象回路を実装したDUTは大規模で、論理機能
試験の対象となるピンも多くなるためにICテスタにて
同時測定可能なDUTの数も少なくなってしまう。その
ようなDUTのアナログ・ディジタル特性試験を行う場
合、アナログ・ディジタル特性測定回路が複数台備えら
れていたとしても有効に利用されないこととなる。
【0014】本発明の課題は、アナログ・ディジタル特
性試験の効率を向上し、また、アナログ・ディジタル特
性試験回路の製造コストを抑えることである。
【0015】
【課題を解決するための手段】このような課題を解決す
るため、請求項1記載の発明は、所与の試験条件データ
に基づいて被試験ICのアナログ・ディジタル特性を測
定する測定回路(例えば、図1に示すアナログ・ディジ
タル特性測定回路61〜6n)を複数備えたアナログ・
ディジタル特性試験回路であって、前記各測定回路に対
して、異なる試験条件データを夫々設定する設定手段
(例えば、図1に示すテストコントローラ1、デコード
回路2、カウンタ回路3、クロック分配回路4)を備え
ることを特徴とするアナログ・ディジタル特性試験回
路。
【0016】請求項1記載の発明によれば、設定手段に
よって複数の測定回路に対して、夫々異なる試験条件デ
ータを設定して被試験ICのアナログ・ディジタル特性
を試験できるので、試験効率が向上する。例えば、一つ
の被試験IC内に複数のアナログ・ディジタル変換器や
ディジタル・アナログ変換器等の試験対象回路を含む場
合にも各試験対象回路に夫々異なる試験条件を設定して
試験できる。
【0017】また、請求項2記載の発明のように、請求
項1記載のアナログ・ディジタル特性試験回路におい
て、前記設定手段は、試験条件データを順次出力する試
験条件出力手段(例えば、図1に示すテストコントロー
ラ1)と、この試験条件出力手段から出力される試験条
件データを計数する計数手段(例えば、カウンタ回路
3)と、この計数手段における計数値に応じて前記試験
条件データの書き込み先を特定する特定手段(例えば、
図1に示すクロック分配回路4)と、を備えることが有
効である。
【0018】請求項2記載の発明によれば、試験条件出
力手段と、計数手段と、特定手段と、によって、順次出
力される試験条件データを計数し、その計数値、即ち出
力順に応じて何れの試験条件データを何れの測定回路に
書き込むか特定できる。
【0019】また、請求項3記載の発明のように、請求
項2記載のアナログ・ディジタル特性試験回路におい
て、前記特定手段は、前記試験条件出力手段からはじめ
に出力される試験条件データを前記計数手段により計数
した際に、その試験条件データの書き込み先を全ての測
定回路とする(図3)ことが有効である。
【0020】請求項3記載の発明によれば、試験条件デ
ータが一つの場合には、全ての測定回路に同一の試験条
件データを設定して複数の被試験ICを同時に試験でき
る。
【0021】また、請求項4記載の発明のように、請求
項1記載のアナログ・ディジタル特性試験回路におい
て、前記各測定回路における試験結果データを管理する
管理手段(例えば、図1に示すテストコントローラ1)
を更に備えることが有効である。
【0022】請求項4記載の発明によれば、管理手段に
よってアナログ・ディジタル特性試験の結果を容易に管
理でき、試験効率が向上する。
【0023】また、請求項5記載の発明のように、請求
項4記載のアナログ・ディジタル特性試験回路におい
て、前記管理手段は、前記各測定回路から入力される試
験結果データを前記計数手段の計数値に応じて所定の出
力端子から出力するマルチプレクサ回路(例えば、図1
に示すマルチプレクサ回路5)と、このマルチプレクサ
回路から出力された試験結果データに基づいて被試験I
Cの良・不良を判定する判定手段(例えば、図1に示す
テストコントローラ1)と、を備えることが有効であ
る。
【0024】請求項5記載の発明によれば、マルチプレ
クス回路と、判定手段と、によって、各測定回路から入
力される試験結果データに基づいて被試験ICの良・不
良を判定でき、試験者は様々な試験条件における試験結
果を容易に取得できる。
【0025】
【発明の実施の形態】以下、図を参照して本発明に係る
アナログ・ディジタル特性試験回路の実施の形態を詳細
に説明する。
【0026】〔第1の実施の形態〕まず第1の実施の形
態のアナログ・ディジタル特性試験回路100の構成を
説明する。図1は、アナログ・ディジタル特性試験回路
100の回路構成図である。図1に示すように、アナロ
グ・ディジタル特性試験回路100は、テストコントロ
ーラ1、デコード回路2、カウンタ回路3、クロック分
配回路4、マルチプレクサ回路5、複数の(第1〜第n
の)アナログ・ディジタル特性測定回路61,62,6
3,64,…,6nにより構成される。以下の説明にお
いて、各アナログ・ディジタル特性測定回路61,6
2,63,64,…,6nを夫々区別する必要がない場
合は総称して「アナログ・ディジタル特性測定回路6」
という。
【0027】テストコントローラ1は被試験IC(以
下、DUTという)のアナログ・ディジタル特性を試験
するための試験プログラムを格納しており、試験プログ
ラムに基づき試験条件データを出力し、また試験条件デ
ータを第1〜第nのアナログ・ディジタル特性測定回路
6へ書き込むためのデータ書込クロックを出力する。D
UTの試験プログラムは、図2に示すようにn台のアナ
ログ・ディジタル特性測定回路61〜6nに対応するn
個の試験条件データ「A」,「B」,「C」,「D」,
…,「N」が記述されている。
【0028】デコード回路2は、テストコントローラ1
から出力されるデータを入力とし、入力されたデータを
デコードすることによりアナログ・ディジタル特性測定
回路6に試験条件データが送信されたことを検出する。
【0029】カウンタ回路3はデコード回路2の出力を
入力とし、試験条件データが送信された回数を計数す
る。
【0030】クロック分配回路4はテストコントローラ
1からのデータ書込クロックをカウンタ回路3の出力信
号(計数値)に基づき分配する。第1の実施の形態で
は、カウンタ回路3における計数値が「1」のとき、全
てのアナログ・ディジタル特性測定回路61〜6nに対
してデータ書込みクロックCLK1〜CLKnを供給す
るとともに、カウンタ回路3における計数値が「n」の
とき、第nのアナログ・ディジタル特性測定回路6nに
対してデータ書込みクロックCLKnを供給する。
【0031】アナログ・ディジタル特性測定回路6は、
演算器6a、メモリ6b、電圧測定回路6c、電圧発生
回路6dにより構成される。
【0032】テストコントローラ1からの試験条件デー
タはクロック分配回路4から出力されるクロック信号に
て演算器6a内のレジスタ及びメモリ6bに格納され
る。アナログ・ディジタル特性測定回路6と同一構成、
機能である任意の台数のアナログ・ディジタル特性測定
回路62,63,64,…,6nは夫々クロック分配回
路4からのクロック信号によりテストコントローラ1か
らの試験条件データが書き込まれる。
【0033】また、メモリ6bにはアナログ・ディジタ
ル特性測定のための測定アルゴリズムがあらかじめ格納
されており、その測定アルゴリズム及び試験条件データ
に従い、演算器6aは電圧測定回路6c及び電圧発生回
路6dを制御する。
【0034】例えば、DUTに実装されたアナログディ
ジタル変換器の試験を行う場合、演算器6aは電圧発生
回路6dを制御し、DUTにアナログ信号を印加する。
DUTのアナログディジタル変換器は印加されたアナロ
グ信号に対応したディジタル信号を出力するため、演算
器6aはそのディジタル信号をメモリ6bに格納する。
演算器6aは電圧発生回路6dを制御して印加するアナ
ログ信号を変化させ、アナログ・ディジタル特性測定に
必要なデータを収集する。必要なデータが収集できた場
合、演算器6aはデータ演算を行い、試験条件データに
基づき良/不良の試験結果を出力する。
【0035】また、DUTに実装されたディジタルアナ
ログ変換器の試験を行う場合、演算器6aはディジタル
信号をDUTに印加する。DUTのディジタルアナログ
変換器は印加されたディジタル信号に対応したアナログ
信号を出力し、そのアナログ信号は電圧測定回路6cに
より測定される。演算器6aはその測定結果をメモリ6
bに格納する。また、演算器6aは印加するディジタル
信号を変化させ、アナログ・ディジタル特性測定に必要
なデータを収集する。必要なデータが収集できた場合、
演算器6aはデータ演算を行い、試験条件データに基づ
き良/不良の試験結果を出力する。
【0036】アナログ・ディジタル特性測定回路6から
出力された各試験結果データ「a」,「b」,「c」,
「d」,…,「n」はマルチプレクサ回路5に入力され
る。
【0037】マルチプレクサ回路5は、n個の入力端子
及びn個の出力端子を備え、第nの入力端子には第nの
アナログ・ディジタル特性測定回路6nから出力される
試験結果データが入力される。また、マルチプレクサ回
路5は、カウンタ回路3の出力信号(計数値)に応じ
て、入力された試験結果データをマルチプレクスし、テ
ストコントローラ1へ出力する。テストコントローラ1
はマルチプレクサ回路5から入力された試験結果データ
を管理し、1つのDUTに対し複数の試験条件で、複数
回のアナログ・ディジタル特性試験を行った場合におけ
る最終的な良/不良の試験結果を求める。
【0038】次に動作を説明する。図1に示すアナログ
・ディジタル特性試験回路100において、アナログ・
ディジタル特性測定回路6が任意の台数であるn台であ
り、そのn台のアナログ・ディジタル特性測定回路6を
1つのDUTに対して割り当てる動作について、図3及
び図4を参照して説明する。
【0039】図3はアナログ・ディジタル特性測定回路
61〜6nへ試験条件データを書込むタイミングを説明
するタイミングチャートであり、図4は、マルチプレク
サ回路5の各端子における試験結果データの入出力の関
係を示す図である。一つのDUT内の複数のアナログデ
ィジタル変換器またはディジタルアナログ変換器を試験
する場合について説明する。
【0040】DUTの特性試験実行時、n個の試験条件
データは図3に示すように「A」から「N」まで順次テ
ストコントローラ1から送信される。送信された試験条
件データがアナログ・ディジタル特性試験の試験条件デ
ータであることはデコード回路2にて検出される。検出
された試験条件データの数はカウンタ回路3により計数
される。
【0041】クロック分配回路4はカウンタ回路3の計
数値に応じて、テストコントローラ1から送信されるデ
ータ書込クロックを各アナログ・ディジタル特性測定回
路61〜6nに分配する。即ち、図3に示すように、カ
ウンタ回路3の出力(計数値)が「1」である時は入力
されたデータ書込クロックのタイミングでクロックCL
K1,CLK2,CLK3,CLK4,…,CLKnを
発生し、全てのアナログ・ディジタル特性測定回路6
1,62,63,64,…,6nに出力する。
【0042】カウンタ回路3の計数値が「2」であると
きはデータ書き込みクロックのタイミングでクロックC
LK2を発生し、第2のアナログ・ディジタル特性測定
回路62に出力する。以下同様にカウンタ回路3の出力
(計数値)が「n」であるときはデータ書込みクロック
のタイミングでクロックCLKnを発生し、第nのアナ
ログ・ディジタル特性測定回路6nに出力する。
【0043】各アナログ・ディジタル特性測定回路6n
はクロック分配回路4から入力されるクロックCLKn
に応じて、演算器6a内のレジスタまたはメモリ6bに
試験条件データを書き込む。
【0044】以上の試験条件書き込み動作により、試験
条件データが1つ(「A」)のみである場合には全ての
アナログ・ディジタル特性測定回路6に同一の試験条件
データが同時に設定され、n台のアナログ・ディジタル
特性測定回路でn個のDUTを同時に測定する従来回路
と同一の試験ができ、かつ試験条件データがn個である
場合にはn台のアナログ・ディジタル特性測定回路6に
夫々固有の試験条件データを設定し、1つのDUT内の
n個のアナログ・ディジタル特性試験対象回路を同時に
試験することが可能となる。
【0045】次に、試験結果データについて説明する。
アナログ・ディジタル特性測定回路61〜6nから出力
される試験結果データはマルチプレクサ回路5に入力さ
れる。マルチプレクサ回路5はカウンタ回路3の出力信
号(計数値)に基づき、図4に示すように入力された試
験結果データをマルチプレクスする。
【0046】カウンタ回路3の出力(計数値)が「1」
である場合に、マルチプレクサ回路5には各入力端子I
N1〜INnに夫々各アナログ・ディジタル特性測定回
路61〜6nからの試験結果データ「a」〜「n」が入
力され、そのまま対応する出力端子OUT1〜OUTn
から出力される。
【0047】カウンタ回路3の出力(計数値)が「2」
である場合は、マルチプレクサ回路5には入力端子IN
1に第1のアナログ・ディジタル特性測定回路61から
の試験結果データ「a」が入力され、入力端子IN2に
第2のアナログ・ディジタル特性測定回路62からの試
験結果データ「b」が入力され、マルチプレクサ回路5
は入力された試験結果データ「a」及び「b」の論理積
を演算し、第1の出力端子OUT1から出力する。
【0048】以下同様にカウンタ回路3の出力が「n」
である場合は、マルチプレクサ回路5には入力端子IN
1〜INnに第1〜第nのアナログ・ディジタル特性測
定回路61〜6nからの試験結果データ「a」〜「n」
が夫々入力され、マルチプレクサ回路5は入力された試
験結果データ「a」〜「n」の論理積を演算し、第1の
出力端子OUT1から出力する。マルチプレクサ回路5
から出力された信号は試験結果データとしてテストコン
トローラ1にて管理される。
【0049】テストコントローラ1は、マルチプレクス
回路5から入力される全ての試験結果データに基づいて
DUTの良/不良を判定し、DUTのアナログ・ディジ
タル特性試験結果として出力する。
【0050】以上説明したように、第1の実施の形態の
アナログ・ディジタル特性試験回路100によれば、テ
ストコントローラ1から順次複数の異なる試験条件デー
タ「A」〜「N」を出力し、カウンタ回路3にて試験条
件データの出力数を計数し、その計数値、即ち試験条件
データの出力順に応じてテストコントローラ1から出力
されるデータ書込クロックをクロック分配回路4によっ
て分配して、各アナログ・ディジタル特性測定回路6に
夫々対応する試験条件データを書き込ませる。
【0051】従って、複数の異なる試験条件データを各
アナログ・ディジタル特性測定回路61〜6nに設定で
きるため、一つのDUT内の複数のアナログ・ディジタ
ル特性試験対象回路を異なる試験条件で同時に試験で
き、試験効率を向上できる。また、高価な高精度部品を
必要とするアナログ・ディジタル特性測定回路の追加を
必要とせず、安価な論理IC(デコード回路、カウンタ
回路、クロック分配回路、マルチプレクサ回路)を追加
するのみで実現できるため、アナログ・ディジタル特性
試験回路100の製造コストを抑えることができる。
【0052】また、カウンタ回路3の計数値が「1」の
場合に、一つの試験条件データを全てのアナログ・ディ
ジタル特性測定回路61〜6nに書き込むようにし、か
つ、マルチプレクサ回路5は各アナログ・ディジタル特
性測定回路61〜6nにおける試験結果データの入力を
受付けるようにしているので、全てのアナログ・ディジ
タル特性測定回路61〜6nに同一の試験条件データを
設定して複数のDUTを同時に試験することも可能とな
る。
【0053】また、各アナログ・ディジタル特性測定回
路61〜6nにおける試験結果データはマルチプレクサ
回路5に入力され、マルチプレクサ回路5はカウンタ回
路3の計数値に応じて、入力された試験結果データの論
理積を演算し、所定の出力端子からテストコントローラ
1に対して出力する。テストコントローラ1は、マルチ
プレクサ5から出力される信号を試験結果データとして
管理し、例えば、複数の異なる試験条件での複数回の試
験結果に基づいてDUTの良/不良判定を行い、その結
果を出力する。従って、試験者は試験を効率よく行い、
かつ試験結果を容易に取得できる。
【0054】〔第2の実施の形態〕次に、第2の実施の
形態としてアナログ・ディジタル特性試験回路200に
ついて説明する。
【0055】図5は、アナログ・ディジタル特性試験回
路200の回路構成を示す図であり、例としてアナログ
・ディジタル特性測定回路6を4台とし、二つのDUT
(DUT"1",DUT"2")を試験する場合の構成を示
している。図6は、アナログ・ディジタル特性測定回路
6へ各試験条件データを書込むタイミングを説明するタ
イミングチャートであり、図7は、マルチプレクサ回路
5の各端子における試験結果データの入出力の関係を示
す図である。
【0056】図5に示すように、アナログ・ディジタル
特性試験回路200は、第1の実施の形態のアナログ・
ディジタル特性試験回路100と同一の構成をなすた
め、各部の詳細な説明を省略し、同一の各部には同一の
符号を付す。
【0057】第2の実施の形態では、クロック分配回路
4はカウンタ回路3の計数値が「1」のとき全てのアナ
ログ・ディジタル特性測定回路6に対してクロックCL
K1〜CLKnを出力して同一の試験条件データ「A」
を設定し、カウンタ回路3の計数値が「2」のときは第
2及び第4のアナログ・ディジタル特性測定回路62,
64へクロックCLK2,CLK4を出力し、試験条件
データ「B」を夫々設定する。そして、クロック分配回
路4はカウンタ回路3の計数値が「3」あるいは「4」
のときは第3あるいは第4のアナログ・ディジタル特性
測定回路63,64に対して夫々クロックCLK3,C
LK4を出力して試験条件データ「C」あるいは「D」
を設定する。
【0058】次に、図6及び図7を参照して、第2の実
施の形態における動作を説明する。図6は各アナログ・
ディジタル特性測定回路61〜64へ各試験条件データ
を書込むタイミングを説明するタイミングチャートであ
り、図7は、マルチプレクサ回路5の各端子における試
験結果データの入出力の関係を示す図である。ここで
は、各DUT"1",DUT"2"内に夫々内蔵された二つ
のアナログディジタル変換器またはディジタルアナログ
変換器を試験する場合について説明する。
【0059】DUTの特性試験実行時、4つの試験条件
データは図6に示すように「A」から「D」まで順次テ
ストコントローラ1から送信される。送信された試験条
件データがアナログ・ディジタル特性試験の試験条件デ
ータであることはデコード回路2にて検出される。検出
された試験条件データの数はカウンタ回路3により計数
される。
【0060】クロック分配回路4はカウンタ回路3の計
数値に応じて、テストコントローラ1から送信されるデ
ータ書込クロックを各アナログ・ディジタル特性測定回
路61〜64に分配する。即ち、図6に示すように、カ
ウンタ回路3の出力(計数値)が「1」の時は入力され
たデータ書込クロックのタイミングでクロックCLK
1,CLK2,CLK3,CLK4を発生し、全てのア
ナログ・ディジタル特性測定回路61〜64に出力す
る。
【0061】また、カウンタ回路3の計数値が「2」で
あるときはデータ書込クロックのタイミングでクロック
CLK2及びCLK4を発生し、第2のアナログ・ディ
ジタル特性測定回路62及び第4のアナログ・ディジタ
ル特性測定回路64に出力する。
【0062】カウンタ回路3の計数値が「3」であると
きはデータ書込クロックのタイミングでクロックCLK
3を発生し、第3のアナログ・ディジタル特性測定回路
63に出力する。カウンタ回路3の計数値が「4」であ
るときはデータ書込クロックのタイミングでクロックC
LK4を発生し、第4のアナログ・ディジタル特性測定
回路64に出力する。
【0063】各アナログ・ディジタル特性測定回路61
〜64はクロック分配回路4から入力されるクロックC
LK1〜CLK4のタイミングで、演算器6a内のレジ
スタまたはメモリ6bにそのときテストコントローラ1
から出力されている試験条件データを書き込む。
【0064】以上の試験条件書き込み動作により、試験
条件データが1つ(「A」)のみである場合には全ての
アナログ・ディジタル特性測定回路61〜64に同一の
試験条件データが同時に設定され、二つ目の試験条件デ
ータ「B」は、アナログ・ディジタル特性測定回路62
及び64に設定され、三つ目の試験条件データ「C」
は、アナログ・ディジタル特性測定回路63に設定さ
れ、四つ目の試験条件データ「D」は、アナログ・ディ
ジタル特性測定回路64に設定される。
【0065】即ち、テストコントローラ1から試験条件
データが1回のみ送信された場合、第1から第4までの
各アナログ・ディジタル特性測定回路61,62,6
3,64には夫々同一の試験条件データ「A」が設定さ
れ、各アナログ・ディジタル特性測定回路61〜64が
対応するDUTを夫々測定することにより同一機能を持
つ4つのDUTを同時に測定することができる。
【0066】また、試験条件データが2回送信された場
合には、第1のアナログ・ディジタル特性測定回路61
と第3のアナログ・ディジタル特性測定回路63に同一
の試験条件データ「A」が設定され、また第2のアナロ
グ・ディジタル特性測定回路62と第4のアナログ・デ
ィジタル特性測定回路64に同一の試験条件データ
「B」が設定される。これにより、アナログ・ディジタ
ル特性測定回路61,62にて、DUT1に内蔵された
2つのアナログ・ディジタル特性試験対象回路を同時に
測定することができ、かつ、DUT1と同一機能を持つ
DUT2についても、アナログ・ディジタル特性測定回
路63,64にてDUT1の試験条件と同一の試験条件
で同時に測定することができる。
【0067】更に、試験条件データが3回あるいは4回
送信された場合には、アナログ・ディジタル特性測定回
路61,62,63あるいは61,62,63,64に
は夫々異なった試験条件データを設定することができ、
1つのDUTに内蔵された3つあるいは4つのアナログ
・ディジタル特性試験対象回路を同時に測定することが
できる。
【0068】次に、試験結果データについて説明する。
アナログ・ディジタル特性測定回路61〜64から出力
される試験結果データはマルチプレクサ回路5に入力さ
れる。マルチプレクサ回路5はカウンタ回路3の出力信
号(計数値)に応じて、図7に示すように入力された試
験結果データをマルチプレクスする。
【0069】カウンタ回路3の出力(計数値)が「1」
である場合に、マルチプレクサ回路5には各入力端子I
N1〜IN4に夫々各アナログ・ディジタル特性測定回
路61〜64からの試験結果データ「a」〜「d」が入
力され、そのまま対応する出力端子OUT1〜OUT4
から出力する。
【0070】カウンタ回路3の出力信号(計数値)が
「2」である場合には第1のアナログ・ディジタル特性
測定回路61からの試験結果データ「a」と第2のアナ
ログ・ディジタル特性測定回路62からの試験結果デー
タ「b」の論理積を演算し、第1の出力端子OUT1に
出力する。また、第3のアナログ・ディジタル特性測定
回路63からの試験結果データ「c」と第4のアナログ
・ディジタル特性測定回路19からの試験結果データ
「d」の論理積を演算し、第2の出力端子OUT2に出
力する。
【0071】また、カウンタ回路3の出力信号(計数
値)が「3」である場合には第1から第3までのアナロ
グ・ディジタル特性測定回路61,62,63からの試
験結果データ「a」,「b」,「c」の論理積をとって
第1の出力端子OUT1に出力し、カウンタ回路3の出
力信号(計数値)が「4」である場合には第1から第4
までのアナログ・ディジタル特性測定回路61,62,
63,64からの試験結果データ「a」,「b」,
「c」,「d」の論理積をとって、第1の出力端子OU
T1に出力する。
【0072】マルチプレクサ回路5の第1〜第4の出力
端子OUT1〜OUT4からの出力信号は試験結果デー
タとしてテストコントローラ1にて管理される。
【0073】テストコントローラ1は、マルチプレクス
回路5から入力される全ての試験結果データに基づいて
DUT1及びDUT2の良/不良を判定し、アナログ・
ディジタル特性試験結果として出力する。
【0074】以上説明したように、第2の実施の形態で
は、クロック分配回路4はカウンタ回路3の計数値に応
じて試験条件データの書込み先を特定し、複数のアナロ
グディジタル特性試験対象回路を持つ同一のDUTを複
数同時に試験するための試験条件データを設定する。即
ち、クロック分配回路4にはカウンタ回路3の計数値に
よって何れのクロックを出力するかが設定されている。
【0075】従って、各アナログ・ディジタル特性測定
回路6に対して、同一または異なる試験条件データを柔
軟に設定できるので、例えば、同一の機能を有し、複数
のアナログディジタル特性試験対象回路を有するDUT
を複数個同時に試験することも可能となり、試験効率が
向上する。
【0076】なお、何れのアナログ・ディジタル特性測
定回路に何れの試験条件データを設定するかは、上述の
実施の形態における例に限定されるものではなく、オペ
レータの入力指示によりDUTの個数やDUT内のアナ
ログディジタル特性試験対象回路数に応じて、テストコ
ントローラ1にその試験条件設定プログラムを登録して
おき、テストコントローラ1はその試験条件設定プログ
ラムに従って、クロック分配回路4を制御し、試験条件
データを対応する書込み先に書き込ませるようにしても
よい。その他、具体的な試験条件等は任意であり、ま
た、テストコントローラにおける試験結果の判定や出力
の方法についても、本発明の趣旨を逸脱しない範囲で適
宜変更可能である。
【0077】
【発明の効果】請求項1記載の発明によれば、設定手段
によって複数の測定回路に対して、夫々異なる試験条件
データを設定して被試験ICのアナログ・ディジタル特
性を試験できるので、試験効率が向上する。例えば、一
つの被試験IC内に複数のアナログ・ディジタル変換器
やディジタル・アナログ変換器等の試験対象回路を含む
場合にも各試験対象回路に夫々異なる試験条件を設定し
て試験できる。
【0078】請求項2記載の発明によれば、試験条件出
力手段と、計数手段と、特定手段と、によって、順次出
力される試験条件データを計数し、その計数値、即ち出
力順に応じて何れの試験条件データを何れの測定回路に
書き込むか特定できる。
【0079】請求項3記載の発明によれば、試験条件デ
ータが一つの場合には、全ての測定回路に同一の試験条
件データを設定して複数の被試験ICを同時に試験でき
る。
【0080】請求項4記載の発明によれば、管理手段に
よってアナログ・ディジタル特性試験の結果を容易に管
理できる。
【0081】請求項5記載の発明によれば、マルチプレ
クス回路と、判定手段と、によって、各測定回路から入
力される試験結果データに基づいて被試験ICの良・不
良を判定でき、試験者は様々な試験条件における試験結
果を容易に取得できる。
【図面の簡単な説明】
【図1】アナログ・ディジタル特性試験回路100の回
路構成図である。
【図2】アナログ・ディジタル特性試験のためのプログ
ラム記述例である。
【図3】アナログ・ディジタル特性測定回路61〜6n
へ試験条件データを書込むタイミングを説明するタイミ
ングチャートである。
【図4】マルチプレクサ回路5の各端子における試験結
果データの入出力の関係を示す図である。
【図5】アナログ・ディジタル特性試験回路200の回
路構成図である。
【図6】図5のアナログ・ディジタル特性試験回路20
0において、アナログ・ディジタル特性測定回路61〜
64へ試験条件データを書込むタイミングを説明するタ
イミングチャートである。
【図7】図5のアナログ・ディジタル特性試験回路20
0において、マルチプレクサ回路5の各端子における試
験結果データの入出力の関係を示す図である。
【図8】従来のアナログ・ディジタル特性試験回路30
0の回路構成図である。
【符号の説明】
1 テストコントローラ 2 デコード回路 3 カウンタ回路 4 クロック分配回路 5 マルチプレクサ 61〜6n アナログ・ディジタル特性測定回路

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】所与の試験条件データに基づいて被試験I
    Cのアナログ・ディジタル特性を測定する測定回路を複
    数備えたアナログ・ディジタル特性試験回路であって、 前記各測定回路に対して、異なる試験条件データを夫々
    設定する設定手段を備えることを特徴とするアナログ・
    ディジタル特性試験回路。
  2. 【請求項2】前記設定手段は、 試験条件データを順次出力する試験条件出力手段と、 この試験条件出力手段から出力される試験条件データを
    計数する計数手段と、 この計数手段における計数値に応じて前記試験条件デー
    タの書き込み先を特定する特定手段と、 を備えることを特徴とする請求項1記載のアナログ・デ
    ィジタル特性試験回路。
  3. 【請求項3】前記特定手段は、前記試験条件出力手段か
    らはじめに出力される試験条件データを前記計数手段に
    より計数した際に、その試験条件データの書き込み先を
    全ての測定回路とすることを特徴とする請求項2記載の
    アナログ・ディジタル特性試験回路。
  4. 【請求項4】前記各測定回路における試験結果データを
    管理する管理手段を更に備えることを特徴とする請求項
    1記載のアナログ・ディジタル特性試験回路。
  5. 【請求項5】前記管理手段は、 前記各測定回路から入力される試験結果データを前記計
    数手段の計数値に応じて所定の出力端子から出力するマ
    ルチプレクサ回路と、 このマルチプレクサ回路から出力された試験結果データ
    に基づいて被試験ICの良・不良を判定する判定手段
    と、 を備えることを特徴とする請求項4記載のアナログ・デ
    ィジタル特性試験回路。
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