JP2002131392A

JP2002131392A - アナログ・ディジタル特性試験回路

Info

Publication number: JP2002131392A
Application number: JP2000324216A
Authority: JP
Inventors: Akiyasu Kawai; 晃泰川合
Original assignee: Ando Electric Co Ltd
Current assignee: Ando Electric Co Ltd
Priority date: 2000-10-24
Filing date: 2000-10-24
Publication date: 2002-05-09
Also published as: US6892338B2; US20020049942A1

Abstract

(57)【要約】【課題】本発明の課題は、アナログ・ディジタル特性
試験の効率を向上し、また、アナログ・ディジタル特性
試験回路の製造コストを抑えることである。【解決手段】テストコントローラ１から順次複数の異
なる試験条件データ「Ａ」〜「Ｎ」を出力し、カウンタ
回路３にて試験条件データの出力数を計数し、その計数
値に応じてテストコントローラ１から出力されるデータ
書込クロックをクロック分配回路４によって分配して、
各アナログ・ディジタル特性測定回路６１〜６ｎに夫々
対応する試験条件データを書き込ませる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、アナログ・ディ
ジタル特性試験回路に係り、詳細には、被試験ＩＣのア
ナログ・ディジタル特性を試験するアナログ・ディジタ
ル特性試験回路に関する。

【０００２】

【従来の技術】従来より、被試験ＩＣ（以下、ＤＵＴと
いう）のアナログ・ディジタル特性試験を行うアナログ
・ディジタル特性試験回路を備えたＩＣ試験装置（以
下、ＩＣテスタという）がある。アナログ・ディジタル
特性試験とは、例えばアナログディジタル変換器の特性
試験、ディジタルアナログ変換器の特性試験である。

【０００３】従来のアナログ・ディジタル特性試験回路
３００を図８に示す。図８に示すように、従来のアナロ
グ・ディジタル特性試験回路３００は、テストコントロ
ーラ２０、複数のアナログ・ディジタル特性測定回路２
１，２２，２３，２４，…，２ｎにより構成され、ｎ個
の被試験ＩＣ（ＤＵＴ"１"〜ＤＵＴ"ｎ"）は、夫々アナ
ログ・ディジタル特性測定回路２１，２２，２３，２
４，…，２ｎに接続される。

【０００４】テストコントローラ２０は、アナログ・デ
ィジタル特性試験の試験条件データとその試験条件デー
タをアナログ・ディジタル特性測定回路２１〜２ｎに書
き込むためのデータ書込クロックを出力する。また、各
アナログ・ディジタル特性測定回路２１〜２ｎから出力
された試験結果データを管理する。

【０００５】また、各アナログ・ディジタル特性測定回
路２１〜２ｎは夫々演算器２１ａ、メモリ２１ｂ、電圧
測定回路２１ｃ、電圧発生回路２１ｄにより構成され
る。メモリ２１ｂには、テストコントローラ２０から出
力された試験条件データがデータ書込クロックのタイミ
ングで格納される。また、メモリ２１ｂにはアナログ・
ディジタル特性測定のための測定アルゴリズムが予め格
納されている。

【０００６】特性試験対象がアナログディジタル変換器
の場合、演算器２１ａは電圧発生回路２１ｄを制御し、
電圧発生回路２１ｄよりＤＵＴのアナログディジタル変
換器にアナログ信号を印加する。

【０００７】ＤＵＴは印加されたアナログ信号に対応し
たディジタル信号を出力し、演算器２１ａはそのディジ
タル信号をメモリ２１ｂに格納する。演算器２１ａは電
圧発生回路２１ｄを制御して印加するアナログ信号を変
化させ、アナログ・ディジタル特性測定に必要なデータ
を収集する。必要なデータが収集できた場合、演算器２
１ａはデータ演算を行い、試験条件データに基づき良／
不良を判定し、試験結果としてテストコントローラ２０
に出力する。

【０００８】特性試験対象がディジタルアナログ変換器
の場合、演算器２１ａはＤＵＴのディジタルアナログ変
換器にディジタル信号を印加する。ＤＵＴのディジタル
アナログ変換器は印加されたディジタル信号に対応した
アナログ信号を出力し、そのアナログ信号は電圧測定回
路２１ｃにより測定される。

【０００９】演算器２１ａは電圧測定回路２１ｃにおけ
る測定値をメモリ２１ｂに格納する。演算器２１ａは印
加するディジタル信号を変化させ、アナログ・ディジタ
ル特性測定に必要なデータを収集する。必要なデータが
収集できた場合、演算器２１ａはデータ演算を行い、試
験条件データに基づき良／不良を判定し、試験結果とし
てテストコントローラ２０に出力する。

【００１０】アナログ・ディジタル特性測定回路２２，
２３，２４，…，２ｎも２１と同一の構成、機能を持っ
ている。

【００１１】

【発明が解決しようとする課題】以上説明したように、
従来のアナログ・ディジタル特性試験回路３００ではア
ナログ・ディジタル特性測定回路を複数備えることがで
きるが、アナログ・ディジタル特性測定回路は高精度な
電圧発生回路や電圧測定回路を構成要素として必要とす
るため高価であり、そのためＩＣテスタの同時測定可能
ＤＵＴ数と同じか、それより少ない数しか実装されない
のが一般的である。

【００１２】また、アナログ・ディジタル特性試験回路
３００に複数台のアナログ・ディジタル特性測定回路を
備えた場合、同一の試験条件データを同一タイミングの
データ書込クロックにて書き込むことにより同時に複数
のＤＵＴを測定しているが、１つのＤＵＴ内に複数のア
ナログディジタル変換器またはディジタルアナログ変換
器等のアナログ・ディジタル特性試験対象回路が実装さ
れている場合、それら複数のアナログ・ディジタル特性
試験対象回路を同時に測定することはできない。

【００１３】また、通常複数のアナログ・ディジタル特
性試験対象回路を実装したＤＵＴは大規模で、論理機能
試験の対象となるピンも多くなるためにＩＣテスタにて
同時測定可能なＤＵＴの数も少なくなってしまう。その
ようなＤＵＴのアナログ・ディジタル特性試験を行う場
合、アナログ・ディジタル特性測定回路が複数台備えら
れていたとしても有効に利用されないこととなる。

【００１４】本発明の課題は、アナログ・ディジタル特
性試験の効率を向上し、また、アナログ・ディジタル特
性試験回路の製造コストを抑えることである。

【００１５】

【課題を解決するための手段】このような課題を解決す
るため、請求項１記載の発明は、所与の試験条件データ
に基づいて被試験ＩＣのアナログ・ディジタル特性を測
定する測定回路（例えば、図１に示すアナログ・ディジ
タル特性測定回路６１〜６ｎ）を複数備えたアナログ・
ディジタル特性試験回路であって、前記各測定回路に対
して、異なる試験条件データを夫々設定する設定手段
（例えば、図１に示すテストコントローラ１、デコード
回路２、カウンタ回路３、クロック分配回路４）を備え
ることを特徴とするアナログ・ディジタル特性試験回
路。

【００１６】請求項１記載の発明によれば、設定手段に
よって複数の測定回路に対して、夫々異なる試験条件デ
ータを設定して被試験ＩＣのアナログ・ディジタル特性
を試験できるので、試験効率が向上する。例えば、一つ
の被試験ＩＣ内に複数のアナログ・ディジタル変換器や
ディジタル・アナログ変換器等の試験対象回路を含む場
合にも各試験対象回路に夫々異なる試験条件を設定して
試験できる。

【００１７】また、請求項２記載の発明のように、請求
項１記載のアナログ・ディジタル特性試験回路におい
て、前記設定手段は、試験条件データを順次出力する試
験条件出力手段（例えば、図１に示すテストコントロー
ラ１）と、この試験条件出力手段から出力される試験条
件データを計数する計数手段（例えば、カウンタ回路
３）と、この計数手段における計数値に応じて前記試験
条件データの書き込み先を特定する特定手段（例えば、
図１に示すクロック分配回路４）と、を備えることが有
効である。

【００１８】請求項２記載の発明によれば、試験条件出
力手段と、計数手段と、特定手段と、によって、順次出
力される試験条件データを計数し、その計数値、即ち出
力順に応じて何れの試験条件データを何れの測定回路に
書き込むか特定できる。

【００１９】また、請求項３記載の発明のように、請求
項２記載のアナログ・ディジタル特性試験回路におい
て、前記特定手段は、前記試験条件出力手段からはじめ
に出力される試験条件データを前記計数手段により計数
した際に、その試験条件データの書き込み先を全ての測
定回路とする（図３）ことが有効である。

【００２０】請求項３記載の発明によれば、試験条件デ
ータが一つの場合には、全ての測定回路に同一の試験条
件データを設定して複数の被試験ＩＣを同時に試験でき
る。

【００２１】また、請求項４記載の発明のように、請求
項１記載のアナログ・ディジタル特性試験回路におい
て、前記各測定回路における試験結果データを管理する
管理手段（例えば、図１に示すテストコントローラ１）
を更に備えることが有効である。

【００２２】請求項４記載の発明によれば、管理手段に
よってアナログ・ディジタル特性試験の結果を容易に管
理でき、試験効率が向上する。

【００２３】また、請求項５記載の発明のように、請求
項４記載のアナログ・ディジタル特性試験回路におい
て、前記管理手段は、前記各測定回路から入力される試
験結果データを前記計数手段の計数値に応じて所定の出
力端子から出力するマルチプレクサ回路（例えば、図１
に示すマルチプレクサ回路５）と、このマルチプレクサ
回路から出力された試験結果データに基づいて被試験Ｉ
Ｃの良・不良を判定する判定手段（例えば、図１に示す
テストコントローラ１）と、を備えることが有効であ
る。

【００２４】請求項５記載の発明によれば、マルチプレ
クス回路と、判定手段と、によって、各測定回路から入
力される試験結果データに基づいて被試験ＩＣの良・不
良を判定でき、試験者は様々な試験条件における試験結
果を容易に取得できる。

【００２５】

【発明の実施の形態】以下、図を参照して本発明に係る
アナログ・ディジタル特性試験回路の実施の形態を詳細
に説明する。

【００２６】〔第１の実施の形態〕まず第１の実施の形
態のアナログ・ディジタル特性試験回路１００の構成を
説明する。図１は、アナログ・ディジタル特性試験回路
１００の回路構成図である。図１に示すように、アナロ
グ・ディジタル特性試験回路１００は、テストコントロ
ーラ１、デコード回路２、カウンタ回路３、クロック分
配回路４、マルチプレクサ回路５、複数の（第１〜第ｎ
の）アナログ・ディジタル特性測定回路６１，６２，６
３，６４，…，６ｎにより構成される。以下の説明にお
いて、各アナログ・ディジタル特性測定回路６１，６
２，６３，６４，…，６ｎを夫々区別する必要がない場
合は総称して「アナログ・ディジタル特性測定回路６」
という。

【００２７】テストコントローラ１は被試験ＩＣ（以
下、ＤＵＴという）のアナログ・ディジタル特性を試験
するための試験プログラムを格納しており、試験プログ
ラムに基づき試験条件データを出力し、また試験条件デ
ータを第１〜第ｎのアナログ・ディジタル特性測定回路
６へ書き込むためのデータ書込クロックを出力する。Ｄ
ＵＴの試験プログラムは、図２に示すようにｎ台のアナ
ログ・ディジタル特性測定回路６１〜６ｎに対応するｎ
個の試験条件データ「Ａ」，「Ｂ」，「Ｃ」，「Ｄ」，
…，「Ｎ」が記述されている。

【００２８】デコード回路２は、テストコントローラ１
から出力されるデータを入力とし、入力されたデータを
デコードすることによりアナログ・ディジタル特性測定
回路６に試験条件データが送信されたことを検出する。

【００２９】カウンタ回路３はデコード回路２の出力を
入力とし、試験条件データが送信された回数を計数す
る。

【００３０】クロック分配回路４はテストコントローラ
１からのデータ書込クロックをカウンタ回路３の出力信
号（計数値）に基づき分配する。第１の実施の形態で
は、カウンタ回路３における計数値が「１」のとき、全
てのアナログ・ディジタル特性測定回路６１〜６ｎに対
してデータ書込みクロックＣＬＫ１〜ＣＬＫｎを供給す
るとともに、カウンタ回路３における計数値が「ｎ」の
とき、第ｎのアナログ・ディジタル特性測定回路６ｎに
対してデータ書込みクロックＣＬＫｎを供給する。

【００３１】アナログ・ディジタル特性測定回路６は、
演算器６ａ、メモリ６ｂ、電圧測定回路６ｃ、電圧発生
回路６ｄにより構成される。

【００３２】テストコントローラ１からの試験条件デー
タはクロック分配回路４から出力されるクロック信号に
て演算器６ａ内のレジスタ及びメモリ６ｂに格納され
る。アナログ・ディジタル特性測定回路６と同一構成、
機能である任意の台数のアナログ・ディジタル特性測定
回路６２，６３，６４，…，６ｎは夫々クロック分配回
路４からのクロック信号によりテストコントローラ１か
らの試験条件データが書き込まれる。

【００３３】また、メモリ６ｂにはアナログ・ディジタ
ル特性測定のための測定アルゴリズムがあらかじめ格納
されており、その測定アルゴリズム及び試験条件データ
に従い、演算器６ａは電圧測定回路６ｃ及び電圧発生回
路６ｄを制御する。

【００３４】例えば、ＤＵＴに実装されたアナログディ
ジタル変換器の試験を行う場合、演算器６ａは電圧発生
回路６ｄを制御し、ＤＵＴにアナログ信号を印加する。
ＤＵＴのアナログディジタル変換器は印加されたアナロ
グ信号に対応したディジタル信号を出力するため、演算
器６ａはそのディジタル信号をメモリ６ｂに格納する。
演算器６ａは電圧発生回路６ｄを制御して印加するアナ
ログ信号を変化させ、アナログ・ディジタル特性測定に
必要なデータを収集する。必要なデータが収集できた場
合、演算器６ａはデータ演算を行い、試験条件データに
基づき良／不良の試験結果を出力する。

【００３５】また、ＤＵＴに実装されたディジタルアナ
ログ変換器の試験を行う場合、演算器６ａはディジタル
信号をＤＵＴに印加する。ＤＵＴのディジタルアナログ
変換器は印加されたディジタル信号に対応したアナログ
信号を出力し、そのアナログ信号は電圧測定回路６ｃに
より測定される。演算器６ａはその測定結果をメモリ６
ｂに格納する。また、演算器６ａは印加するディジタル
信号を変化させ、アナログ・ディジタル特性測定に必要
なデータを収集する。必要なデータが収集できた場合、
演算器６ａはデータ演算を行い、試験条件データに基づ
き良／不良の試験結果を出力する。

【００３６】アナログ・ディジタル特性測定回路６から
出力された各試験結果データ「ａ」，「ｂ」，「ｃ」，
「ｄ」，…，「ｎ」はマルチプレクサ回路５に入力され
る。

【００３７】マルチプレクサ回路５は、ｎ個の入力端子
及びｎ個の出力端子を備え、第ｎの入力端子には第ｎの
アナログ・ディジタル特性測定回路６ｎから出力される
試験結果データが入力される。また、マルチプレクサ回
路５は、カウンタ回路３の出力信号（計数値）に応じ
て、入力された試験結果データをマルチプレクスし、テ
ストコントローラ１へ出力する。テストコントローラ１
はマルチプレクサ回路５から入力された試験結果データ
を管理し、１つのＤＵＴに対し複数の試験条件で、複数
回のアナログ・ディジタル特性試験を行った場合におけ
る最終的な良／不良の試験結果を求める。

【００３８】次に動作を説明する。図１に示すアナログ
・ディジタル特性試験回路１００において、アナログ・
ディジタル特性測定回路６が任意の台数であるｎ台であ
り、そのｎ台のアナログ・ディジタル特性測定回路６を
１つのＤＵＴに対して割り当てる動作について、図３及
び図４を参照して説明する。

【００３９】図３はアナログ・ディジタル特性測定回路
６１〜６ｎへ試験条件データを書込むタイミングを説明
するタイミングチャートであり、図４は、マルチプレク
サ回路５の各端子における試験結果データの入出力の関
係を示す図である。一つのＤＵＴ内の複数のアナログデ
ィジタル変換器またはディジタルアナログ変換器を試験
する場合について説明する。

【００４０】ＤＵＴの特性試験実行時、ｎ個の試験条件
データは図３に示すように「Ａ」から「Ｎ」まで順次テ
ストコントローラ１から送信される。送信された試験条
件データがアナログ・ディジタル特性試験の試験条件デ
ータであることはデコード回路２にて検出される。検出
された試験条件データの数はカウンタ回路３により計数
される。

【００４１】クロック分配回路４はカウンタ回路３の計
数値に応じて、テストコントローラ１から送信されるデ
ータ書込クロックを各アナログ・ディジタル特性測定回
路６１〜６ｎに分配する。即ち、図３に示すように、カ
ウンタ回路３の出力（計数値）が「１」である時は入力
されたデータ書込クロックのタイミングでクロックＣＬ
Ｋ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４，…，ＣＬＫｎを
発生し、全てのアナログ・ディジタル特性測定回路６
１，６２，６３，６４，…，６ｎに出力する。

【００４２】カウンタ回路３の計数値が「２」であると
きはデータ書き込みクロックのタイミングでクロックＣ
ＬＫ２を発生し、第２のアナログ・ディジタル特性測定
回路６２に出力する。以下同様にカウンタ回路３の出力
（計数値）が「ｎ」であるときはデータ書込みクロック
のタイミングでクロックＣＬＫｎを発生し、第ｎのアナ
ログ・ディジタル特性測定回路６ｎに出力する。

【００４３】各アナログ・ディジタル特性測定回路６ｎ
はクロック分配回路４から入力されるクロックＣＬＫｎ
に応じて、演算器６ａ内のレジスタまたはメモリ６ｂに
試験条件データを書き込む。

【００４４】以上の試験条件書き込み動作により、試験
条件データが１つ（「Ａ」）のみである場合には全ての
アナログ・ディジタル特性測定回路６に同一の試験条件
データが同時に設定され、ｎ台のアナログ・ディジタル
特性測定回路でｎ個のＤＵＴを同時に測定する従来回路
と同一の試験ができ、かつ試験条件データがｎ個である
場合にはｎ台のアナログ・ディジタル特性測定回路６に
夫々固有の試験条件データを設定し、１つのＤＵＴ内の
ｎ個のアナログ・ディジタル特性試験対象回路を同時に
試験することが可能となる。

【００４５】次に、試験結果データについて説明する。
アナログ・ディジタル特性測定回路６１〜６ｎから出力
される試験結果データはマルチプレクサ回路５に入力さ
れる。マルチプレクサ回路５はカウンタ回路３の出力信
号（計数値）に基づき、図４に示すように入力された試
験結果データをマルチプレクスする。

【００４６】カウンタ回路３の出力（計数値）が「１」
である場合に、マルチプレクサ回路５には各入力端子Ｉ
Ｎ１〜ＩＮｎに夫々各アナログ・ディジタル特性測定回
路６１〜６ｎからの試験結果データ「ａ」〜「ｎ」が入
力され、そのまま対応する出力端子ＯＵＴ１〜ＯＵＴｎ
から出力される。

【００４７】カウンタ回路３の出力（計数値）が「２」
である場合は、マルチプレクサ回路５には入力端子ＩＮ
１に第１のアナログ・ディジタル特性測定回路６１から
の試験結果データ「ａ」が入力され、入力端子ＩＮ２に
第２のアナログ・ディジタル特性測定回路６２からの試
験結果データ「ｂ」が入力され、マルチプレクサ回路５
は入力された試験結果データ「ａ」及び「ｂ」の論理積
を演算し、第１の出力端子ＯＵＴ１から出力する。

【００４８】以下同様にカウンタ回路３の出力が「ｎ」
である場合は、マルチプレクサ回路５には入力端子ＩＮ
１〜ＩＮｎに第１〜第ｎのアナログ・ディジタル特性測
定回路６１〜６ｎからの試験結果データ「ａ」〜「ｎ」
が夫々入力され、マルチプレクサ回路５は入力された試
験結果データ「ａ」〜「ｎ」の論理積を演算し、第１の
出力端子ＯＵＴ１から出力する。マルチプレクサ回路５
から出力された信号は試験結果データとしてテストコン
トローラ１にて管理される。

【００４９】テストコントローラ１は、マルチプレクス
回路５から入力される全ての試験結果データに基づいて
ＤＵＴの良／不良を判定し、ＤＵＴのアナログ・ディジ
タル特性試験結果として出力する。

【００５０】以上説明したように、第１の実施の形態の
アナログ・ディジタル特性試験回路１００によれば、テ
ストコントローラ１から順次複数の異なる試験条件デー
タ「Ａ」〜「Ｎ」を出力し、カウンタ回路３にて試験条
件データの出力数を計数し、その計数値、即ち試験条件
データの出力順に応じてテストコントローラ１から出力
されるデータ書込クロックをクロック分配回路４によっ
て分配して、各アナログ・ディジタル特性測定回路６に
夫々対応する試験条件データを書き込ませる。

【００５１】従って、複数の異なる試験条件データを各
アナログ・ディジタル特性測定回路６１〜６ｎに設定で
きるため、一つのＤＵＴ内の複数のアナログ・ディジタ
ル特性試験対象回路を異なる試験条件で同時に試験で
き、試験効率を向上できる。また、高価な高精度部品を
必要とするアナログ・ディジタル特性測定回路の追加を
必要とせず、安価な論理ＩＣ（デコード回路、カウンタ
回路、クロック分配回路、マルチプレクサ回路）を追加
するのみで実現できるため、アナログ・ディジタル特性
試験回路１００の製造コストを抑えることができる。

【００５２】また、カウンタ回路３の計数値が「１」の
場合に、一つの試験条件データを全てのアナログ・ディ
ジタル特性測定回路６１〜６ｎに書き込むようにし、か
つ、マルチプレクサ回路５は各アナログ・ディジタル特
性測定回路６１〜６ｎにおける試験結果データの入力を
受付けるようにしているので、全てのアナログ・ディジ
タル特性測定回路６１〜６ｎに同一の試験条件データを
設定して複数のＤＵＴを同時に試験することも可能とな
る。

【００５３】また、各アナログ・ディジタル特性測定回
路６１〜６ｎにおける試験結果データはマルチプレクサ
回路５に入力され、マルチプレクサ回路５はカウンタ回
路３の計数値に応じて、入力された試験結果データの論
理積を演算し、所定の出力端子からテストコントローラ
１に対して出力する。テストコントローラ１は、マルチ
プレクサ５から出力される信号を試験結果データとして
管理し、例えば、複数の異なる試験条件での複数回の試
験結果に基づいてＤＵＴの良／不良判定を行い、その結
果を出力する。従って、試験者は試験を効率よく行い、
かつ試験結果を容易に取得できる。

【００５４】〔第２の実施の形態〕次に、第２の実施の
形態としてアナログ・ディジタル特性試験回路２００に
ついて説明する。

【００５５】図５は、アナログ・ディジタル特性試験回
路２００の回路構成を示す図であり、例としてアナログ
・ディジタル特性測定回路６を４台とし、二つのＤＵＴ
（ＤＵＴ"１"，ＤＵＴ"２"）を試験する場合の構成を示
している。図６は、アナログ・ディジタル特性測定回路
６へ各試験条件データを書込むタイミングを説明するタ
イミングチャートであり、図７は、マルチプレクサ回路
５の各端子における試験結果データの入出力の関係を示
す図である。

【００５６】図５に示すように、アナログ・ディジタル
特性試験回路２００は、第１の実施の形態のアナログ・
ディジタル特性試験回路１００と同一の構成をなすた
め、各部の詳細な説明を省略し、同一の各部には同一の
符号を付す。

【００５７】第２の実施の形態では、クロック分配回路
４はカウンタ回路３の計数値が「１」のとき全てのアナ
ログ・ディジタル特性測定回路６に対してクロックＣＬ
Ｋ１〜ＣＬＫｎを出力して同一の試験条件データ「Ａ」
を設定し、カウンタ回路３の計数値が「２」のときは第
２及び第４のアナログ・ディジタル特性測定回路６２，
６４へクロックＣＬＫ２，ＣＬＫ４を出力し、試験条件
データ「Ｂ」を夫々設定する。そして、クロック分配回
路４はカウンタ回路３の計数値が「３」あるいは「４」
のときは第３あるいは第４のアナログ・ディジタル特性
測定回路６３，６４に対して夫々クロックＣＬＫ３，Ｃ
ＬＫ４を出力して試験条件データ「Ｃ」あるいは「Ｄ」
を設定する。

【００５８】次に、図６及び図７を参照して、第２の実
施の形態における動作を説明する。図６は各アナログ・
ディジタル特性測定回路６１〜６４へ各試験条件データ
を書込むタイミングを説明するタイミングチャートであ
り、図７は、マルチプレクサ回路５の各端子における試
験結果データの入出力の関係を示す図である。ここで
は、各ＤＵＴ"１"，ＤＵＴ"２"内に夫々内蔵された二つ
のアナログディジタル変換器またはディジタルアナログ
変換器を試験する場合について説明する。

【００５９】ＤＵＴの特性試験実行時、４つの試験条件
データは図６に示すように「Ａ」から「Ｄ」まで順次テ
ストコントローラ１から送信される。送信された試験条
件データがアナログ・ディジタル特性試験の試験条件デ
ータであることはデコード回路２にて検出される。検出
された試験条件データの数はカウンタ回路３により計数
される。

【００６０】クロック分配回路４はカウンタ回路３の計
数値に応じて、テストコントローラ１から送信されるデ
ータ書込クロックを各アナログ・ディジタル特性測定回
路６１〜６４に分配する。即ち、図６に示すように、カ
ウンタ回路３の出力（計数値）が「１」の時は入力され
たデータ書込クロックのタイミングでクロックＣＬＫ
１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４を発生し、全てのア
ナログ・ディジタル特性測定回路６１〜６４に出力す
る。

【００６１】また、カウンタ回路３の計数値が「２」で
あるときはデータ書込クロックのタイミングでクロック
ＣＬＫ２及びＣＬＫ４を発生し、第２のアナログ・ディ
ジタル特性測定回路６２及び第４のアナログ・ディジタ
ル特性測定回路６４に出力する。

【００６２】カウンタ回路３の計数値が「３」であると
きはデータ書込クロックのタイミングでクロックＣＬＫ
３を発生し、第３のアナログ・ディジタル特性測定回路
６３に出力する。カウンタ回路３の計数値が「４」であ
るときはデータ書込クロックのタイミングでクロックＣ
ＬＫ４を発生し、第４のアナログ・ディジタル特性測定
回路６４に出力する。

【００６３】各アナログ・ディジタル特性測定回路６１
〜６４はクロック分配回路４から入力されるクロックＣ
ＬＫ１〜ＣＬＫ４のタイミングで、演算器６ａ内のレジ
スタまたはメモリ６ｂにそのときテストコントローラ１
から出力されている試験条件データを書き込む。

【００６４】以上の試験条件書き込み動作により、試験
条件データが１つ（「Ａ」）のみである場合には全ての
アナログ・ディジタル特性測定回路６１〜６４に同一の
試験条件データが同時に設定され、二つ目の試験条件デ
ータ「Ｂ」は、アナログ・ディジタル特性測定回路６２
及び６４に設定され、三つ目の試験条件データ「Ｃ」
は、アナログ・ディジタル特性測定回路６３に設定さ
れ、四つ目の試験条件データ「Ｄ」は、アナログ・ディ
ジタル特性測定回路６４に設定される。

【００６５】即ち、テストコントローラ１から試験条件
データが１回のみ送信された場合、第１から第４までの
各アナログ・ディジタル特性測定回路６１，６２，６
３，６４には夫々同一の試験条件データ「Ａ」が設定さ
れ、各アナログ・ディジタル特性測定回路６１〜６４が
対応するＤＵＴを夫々測定することにより同一機能を持
つ４つのＤＵＴを同時に測定することができる。

【００６６】また、試験条件データが２回送信された場
合には、第１のアナログ・ディジタル特性測定回路６１
と第３のアナログ・ディジタル特性測定回路６３に同一
の試験条件データ「Ａ」が設定され、また第２のアナロ
グ・ディジタル特性測定回路６２と第４のアナログ・デ
ィジタル特性測定回路６４に同一の試験条件データ
「Ｂ」が設定される。これにより、アナログ・ディジタ
ル特性測定回路６１，６２にて、ＤＵＴ１に内蔵された
２つのアナログ・ディジタル特性試験対象回路を同時に
測定することができ、かつ、ＤＵＴ１と同一機能を持つ
ＤＵＴ２についても、アナログ・ディジタル特性測定回
路６３，６４にてＤＵＴ１の試験条件と同一の試験条件
で同時に測定することができる。

【００６７】更に、試験条件データが３回あるいは４回
送信された場合には、アナログ・ディジタル特性測定回
路６１，６２，６３あるいは６１，６２，６３，６４に
は夫々異なった試験条件データを設定することができ、
１つのＤＵＴに内蔵された３つあるいは４つのアナログ
・ディジタル特性試験対象回路を同時に測定することが
できる。

【００６８】次に、試験結果データについて説明する。
アナログ・ディジタル特性測定回路６１〜６４から出力
される試験結果データはマルチプレクサ回路５に入力さ
れる。マルチプレクサ回路５はカウンタ回路３の出力信
号（計数値）に応じて、図７に示すように入力された試
験結果データをマルチプレクスする。

【００６９】カウンタ回路３の出力（計数値）が「１」
である場合に、マルチプレクサ回路５には各入力端子Ｉ
Ｎ１〜ＩＮ４に夫々各アナログ・ディジタル特性測定回
路６１〜６４からの試験結果データ「ａ」〜「ｄ」が入
力され、そのまま対応する出力端子ＯＵＴ１〜ＯＵＴ４
から出力する。

【００７０】カウンタ回路３の出力信号（計数値）が
「２」である場合には第１のアナログ・ディジタル特性
測定回路６１からの試験結果データ「ａ」と第２のアナ
ログ・ディジタル特性測定回路６２からの試験結果デー
タ「ｂ」の論理積を演算し、第１の出力端子ＯＵＴ１に
出力する。また、第３のアナログ・ディジタル特性測定
回路６３からの試験結果データ「ｃ」と第４のアナログ
・ディジタル特性測定回路１９からの試験結果データ
「ｄ」の論理積を演算し、第２の出力端子ＯＵＴ２に出
力する。

【００７１】また、カウンタ回路３の出力信号（計数
値）が「３」である場合には第１から第３までのアナロ
グ・ディジタル特性測定回路６１，６２，６３からの試
験結果データ「ａ」，「ｂ」，「ｃ」の論理積をとって
第１の出力端子ＯＵＴ１に出力し、カウンタ回路３の出
力信号（計数値）が「４」である場合には第１から第４
までのアナログ・ディジタル特性測定回路６１，６２，
６３，６４からの試験結果データ「ａ」，「ｂ」，
「ｃ」，「ｄ」の論理積をとって、第１の出力端子ＯＵ
Ｔ１に出力する。

【００７２】マルチプレクサ回路５の第１〜第４の出力
端子ＯＵＴ１〜ＯＵＴ４からの出力信号は試験結果デー
タとしてテストコントローラ１にて管理される。

【００７３】テストコントローラ１は、マルチプレクス
回路５から入力される全ての試験結果データに基づいて
ＤＵＴ１及びＤＵＴ２の良／不良を判定し、アナログ・
ディジタル特性試験結果として出力する。

【００７４】以上説明したように、第２の実施の形態で
は、クロック分配回路４はカウンタ回路３の計数値に応
じて試験条件データの書込み先を特定し、複数のアナロ
グディジタル特性試験対象回路を持つ同一のＤＵＴを複
数同時に試験するための試験条件データを設定する。即
ち、クロック分配回路４にはカウンタ回路３の計数値に
よって何れのクロックを出力するかが設定されている。

【００７５】従って、各アナログ・ディジタル特性測定
回路６に対して、同一または異なる試験条件データを柔
軟に設定できるので、例えば、同一の機能を有し、複数
のアナログディジタル特性試験対象回路を有するＤＵＴ
を複数個同時に試験することも可能となり、試験効率が
向上する。

【００７６】なお、何れのアナログ・ディジタル特性測
定回路に何れの試験条件データを設定するかは、上述の
実施の形態における例に限定されるものではなく、オペ
レータの入力指示によりＤＵＴの個数やＤＵＴ内のアナ
ログディジタル特性試験対象回路数に応じて、テストコ
ントローラ１にその試験条件設定プログラムを登録して
おき、テストコントローラ１はその試験条件設定プログ
ラムに従って、クロック分配回路４を制御し、試験条件
データを対応する書込み先に書き込ませるようにしても
よい。その他、具体的な試験条件等は任意であり、ま
た、テストコントローラにおける試験結果の判定や出力
の方法についても、本発明の趣旨を逸脱しない範囲で適
宜変更可能である。

【００７７】

【発明の効果】請求項１記載の発明によれば、設定手段
によって複数の測定回路に対して、夫々異なる試験条件
データを設定して被試験ＩＣのアナログ・ディジタル特
性を試験できるので、試験効率が向上する。例えば、一
つの被試験ＩＣ内に複数のアナログ・ディジタル変換器
やディジタル・アナログ変換器等の試験対象回路を含む
場合にも各試験対象回路に夫々異なる試験条件を設定し
て試験できる。

【００７８】請求項２記載の発明によれば、試験条件出
力手段と、計数手段と、特定手段と、によって、順次出
力される試験条件データを計数し、その計数値、即ち出
力順に応じて何れの試験条件データを何れの測定回路に
書き込むか特定できる。

【００７９】請求項３記載の発明によれば、試験条件デ
ータが一つの場合には、全ての測定回路に同一の試験条
件データを設定して複数の被試験ＩＣを同時に試験でき
る。

【００８０】請求項４記載の発明によれば、管理手段に
よってアナログ・ディジタル特性試験の結果を容易に管
理できる。

【００８１】請求項５記載の発明によれば、マルチプレ
クス回路と、判定手段と、によって、各測定回路から入
力される試験結果データに基づいて被試験ＩＣの良・不
良を判定でき、試験者は様々な試験条件における試験結
果を容易に取得できる。

【図面の簡単な説明】

【図１】アナログ・ディジタル特性試験回路１００の回
路構成図である。

【図２】アナログ・ディジタル特性試験のためのプログ
ラム記述例である。

【図３】アナログ・ディジタル特性測定回路６１〜６ｎ
へ試験条件データを書込むタイミングを説明するタイミ
ングチャートである。

【図４】マルチプレクサ回路５の各端子における試験結
果データの入出力の関係を示す図である。

【図５】アナログ・ディジタル特性試験回路２００の回
路構成図である。

【図６】図５のアナログ・ディジタル特性試験回路２０
０において、アナログ・ディジタル特性測定回路６１〜
６４へ試験条件データを書込むタイミングを説明するタ
イミングチャートである。

【図７】図５のアナログ・ディジタル特性試験回路２０
０において、マルチプレクサ回路５の各端子における試
験結果データの入出力の関係を示す図である。

【図８】従来のアナログ・ディジタル特性試験回路３０
０の回路構成図である。

【符号の説明】

１テストコントローラ２デコード回路３カウンタ回路４クロック分配回路５マルチプレクサ６１〜６ｎアナログ・ディジタル特性測定回路

Claims

【特許請求の範囲】

【請求項１】所与の試験条件データに基づいて被試験Ｉ
Ｃのアナログ・ディジタル特性を測定する測定回路を複
数備えたアナログ・ディジタル特性試験回路であって、前記各測定回路に対して、異なる試験条件データを夫々
設定する設定手段を備えることを特徴とするアナログ・
ディジタル特性試験回路。
【請求項２】前記設定手段は、試験条件データを順次出力する試験条件出力手段と、この試験条件出力手段から出力される試験条件データを
計数する計数手段と、この計数手段における計数値に応じて前記試験条件デー
タの書き込み先を特定する特定手段と、を備えることを特徴とする請求項１記載のアナログ・デ
ィジタル特性試験回路。
【請求項３】前記特定手段は、前記試験条件出力手段か
らはじめに出力される試験条件データを前記計数手段に
より計数した際に、その試験条件データの書き込み先を
全ての測定回路とすることを特徴とする請求項２記載の
アナログ・ディジタル特性試験回路。
【請求項４】前記各測定回路における試験結果データを
管理する管理手段を更に備えることを特徴とする請求項
１記載のアナログ・ディジタル特性試験回路。
【請求項５】前記管理手段は、前記各測定回路から入力される試験結果データを前記計
数手段の計数値に応じて所定の出力端子から出力するマ
ルチプレクサ回路と、このマルチプレクサ回路から出力された試験結果データ
に基づいて被試験ＩＣの良・不良を判定する判定手段
と、を備えることを特徴とする請求項４記載のアナログ・デ
ィジタル特性試験回路。