JP4866506B2 - 自己診断回路及びシステムｌｓｉテスタ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、システムＬＳＩテスタを構成する自己診断回路及びそれを備えたシステムＬＳＩテスタに関し、特に、短時間で自己診断やキャリブレーションを行うことができる、アナログユニットの自己診断に用いて好適な自己診断回路及びシステムＬＳＩテスタに関する。
【０００２】
【従来の技術】
システムＬＳＩテスタにおいては、定期的に自己診断プログラムを実行して動作を確認している。さらに、ハードウエアの増設や機能拡張、故障修理、ＯＳのリビジョンアップの際にも、最終チェックとして自己診断プログラムを実行して動作を確認している。
【０００３】
また、設置環境の温度変化や経時変化に対して、システムＬＳＩテスタの測定精度を維持するため、強制的又は自動的にキャリブレーション（イニシャライズとも称する。）が実行され、アナログユニットの出力電圧の誤差が補正されている。
【０００４】
自己診断又はキャリブレーションの実行にあたっては、テストヘッドに、通常のパフォーマンス・ボードの代わりに、診断用パフォーマンス・ボードを接続する。そして、診断用パフォーマンス・ボードに対するアナログユニットの出力電圧を測定する。
【０００５】
ここで、図９を参照して、システムＬＳＩテスタにおける従来の診断回路の一例について説明する。
図９に示すように、このシステムＬＳＩテスタは、メインフレーム１と第一及び第二テストヘッド２ａ及び２ｂとにより構成されている。そして、メインフレーム１には、二系統の第一及び第二アナログユニット（ＡＵ１、ＡＵ２）１２ａ、１２ｂが設けられている。また、第一及び第二テストヘッド２ａ及び２ｂには、それぞれ、二系統の第一及び第二アナログユニット・ピンエレクトロニクス（ＡＵＰ１、ＡＵＰ２）２２ａ及び２２ｂが設けられている。
【０００６】
次に、図１０を参照して、二つのアナログユニット・ピンエレクトロニクスのうち、ＡＵＰ１（２２ａ）の構成について代表して説明する。
図１０に示すように、ＡＵＰ１（２２ａ）には、二系統のアナログ試験信号を扱えるように、二系統のチャンネルＣＨ１及びＣＨ２経路が設けられている。
【０００７】
ＣＨ１入力２２４ａ又はＣＨ２入力２２４ｂに入力されたアナログ試験信号は、ローパスフィルタ（ＬＰＦ）２２１で高周波の雑音成分を除去される。続いて、減衰器（ＡＴＴ）２２２で、信号振幅を調整される。さらに、デジタル／アナログ変換器（Ｄ／Ａ）２２３によりＤＣオフセット電圧をデジタル／アナログ変換された、アナログ試験信号と同相のオフセット信号が加算される。このようにして、ゲイン及びオフセットが調整されたアナログ試験信号が生成される。
【０００８】
そして、ＬＳＩ試験の際には、図１０のＣＨ１又はＣＨ２系とのスイッチＳＷ１が閉じられて導通状態となり、かつ、ＳＷ２が開いて非導通状態となる。その結果、第一アナログユニット１２ａから出力されたアナログ試験信号は、ＡＵＰ１（２２ａ）を介して、パフォーマンス・ボードへ出力される。また、第二アナログユニット１２ｂから出力されたアナログ試験信号は、ＡＵＰ２（２２ｂ）を介して、パフォーマンス・ボードへ出力される。
【０００９】
これに対して、自己診断又はキャリブレーションの際には、図１０のＣＨ１又はＣＨ２系とのスイッチＳＷ１が開いて非導通状態となり、かつ、ＳＷ２が閉じて導通状態となる。その結果、ＡＵＰ１（２２ａ）又はＡＵＰ２（２２ｂ）の出力は、ユニット経路分配器２１及びテストヘッド分配器１１を介して、デジタルボルトメータ１０へ入力される。
【００１０】
また、このシステムＬＳＩテスタは、自己診断回路として、メインフレーム１内のデジタルボルトメータ１０と、診断用アナログ経路４を備えている。
診断用アナログ経路４は、各テストヘッド２ａ及び２ｂの各ＡＵＰ１及びＡＵＰ２とデジタルボルトメータ１０とを接続する。そして、デジタルボルトメータ１０には、診断用アナログ経路４上のユニット経路分配器２１及びテストヘッド分配器１１を介して、第一テストヘッド２ａ又は第二テストヘッド２ｂのＡＵＰ１（２２ａ）又はＡＵＰ２（２２ｂ）からの出力電圧が入力される。したがって、診断精度を確保するため、全テストヘッドの各ユニットの出力電圧確度は一つのデジタルボルトメータ１０にトレースされている。
【００１１】
自己診断又はキャリブレーションにあたっては、テストヘッド分配器１１において、まず、第一及び第二テストヘッド２ａ及び２ｂのうちのどちらか一方が選択される。さらに、選択された方のテストヘッドのユニット経路分配器２１において、ＡＵＰ１（２２ａ）及びＡＵＰ２（２２ｂ）のうちのどちらか一方が選択される。そして、全テストヘッドの各ユニットは、一つずつ順次に、デジタルボルトメータ１０に接続される。
【００１２】
次に、図１１を参照して、従来の自己診断方法の一例について説明する。
従来は、各テストヘッドの各チャンネルについて、順次に自己診断やキャリブレーションを行っていた。
すなわち、図１１に示すように、まず、第一テストヘッド２ａのチャンネル１について診断項目１〜３が順次に処理され、続いて、第一テストヘッド２ａのチャンネル２について、診断項目１〜３が順次に処理される。次に、第二テストヘッドの２ｂのチャンネル１について、診断項目１〜３が順次に処理され、続いて、第二テストヘッド２ｂのチャンネル２について、診断項目１〜３が順次に処理される。
【００１３】
また、診断項目として、例えば、診断項目１では、アナログ試験信号の「電圧出力条件設定」、「電圧測定経路設定」、「電圧出力」、「電圧測定」、「データの読み出し」及び「判定」の処理が一つずつ順次に行われる。
なお、図１１においては、各チャンネルについて三つの診断項目を示しているが、実際には、各チャンネルごとに何十項目もの診断項目が処理される。また、図１１では、ビデオ帯の任意波形発生器に由来するアナログ試験信号を診断した例を示しているが、通常は、ビデオ帯の診断に続いて、オーディオ帯のアナログ試験信号についても、各チャンネルについて、同様にシリアルに診断処理を行う。
【００１４】
【発明が解決しようとする課題】
しかしながら、自己診断やキャリブレーション等のメンテナンスには、通常数時間の時間を要する。また、キャリブレーションにも、通常数十分間の時間を要する。さらに、テストヘッド数やチャンネル数が倍増すれば、メンテナンスに要する時間も倍増してしまう。
【００１５】
特に、アナログ電圧の測定には時間がかかる。例えば５０Ｈｚの商業電源を利用する場合、一つの測定ポイントにつき１／５０秒＝２０ｍｓｅｃの時間、電圧を積分する必要がある。このため、アナログ電圧の測定時間をこれ以上短縮することは困難である。
【００１６】
本発明は、上記の事情にかんがみてなされたものであり、自己診断及びキャリブレーションの所用時間を短縮することができる自己診断回路及びそれを備えたシステムＬＳＩテスタ技術の提供を目的とする。
【００１７】
【課題を解決するための手段】
この目的の達成を図るため、本発明に係る自己診断回路（以下、「第一の自己診断回路」と称する。）によれば、複数のテストヘッドを有し、アナログ試験信号を出力するアナログユニットをテストヘッド別に設けたシステムＬＳＩテスタを構成する自己診断回路であって、
複数の測定チャンネルを有する多チャンネル電圧測定器と、アナログユニットの各々と多チャンネル電圧測定器とを接続する診断用アナログ経路とを備え、多チャンネル電圧測定器が、互いに異なるテストヘッド用の複数のアナログユニットからの出力電圧を、診断用アナログ経路を介して、並列に測定する構成としてある。
【００１８】
このように、本発明の自己診断回路によれば、複数のテストヘッドのアナログユニットの出力電圧を、多チャンネル電圧測定器により並列で測定することがきる。これにより、自己診断やキャリブレーションに要する時間を短縮することができる。
【００１９】
また、本発明によれば、アナログユニットがそれぞれ複数のチャンネルを有し、診断用アナログ経路が、チャンネルの各々と多チャンネル電圧測定器とをそれぞれ接続し、多チャンネル電圧測定器が、複数のチャンネルからの出力電圧を、診断用アナログ経路を介して、並列に測定する構成としてある。
このように、アナログユニットの複数のチャンネルの出力電圧も、さらに、多チャンネル電圧測定器により並列で測定すれば、自己診断やキャリブレーションに要する時間を一層短縮することができる。
【００２０】
また、本発明によれば、多チャンネル電圧測定器が、複数のチャンネルのうち少なくとも二以上のチャンネルから互いに同一のアナログ試験信号として同時に出力された出力電圧を並列に測定する構成としてある。
このように、複数のチャンネルで互いに同一のアナログ試験信号を同時に出力する同測を行えば、一つのテストプログラムによって、複数のアナログユニットの自己診断やキャリブレーションを短時間に行うことができる。
【００２１】
また、本発明に係るシステムＬＳＩテスタ（以下、「第一のシステムＬＳＩテスタ」とも称する。）によれば、複数のテストヘッドを有し、アナログ試験信号を出力するアナログユニットをテストヘッド別に設け、かつ、自己診断回路を備えたシステムＬＳＩテスタであって、
自己診断回路は、複数の測定チャンネルを有する多チャンネル電圧測定器と、アナログユニットの各々と多チャンネル電圧測定器とを接続する診断用アナログ経路とを備え、かつ、互いに異なるテストヘッド用の複数のアナログユニットからの出力電圧を、診断用アナログ経路を介して、並列に測定する構成としてある。
【００２２】
このように、本発明のシステムＬＳＩテスタによれば、複数のテストヘッドのアナログユニットの出力電圧を、多チャンネル電圧測定器により並列で測定することがきる。これにより、自己診断やキャリブレーションに要する時間を短縮することができる。
【００２３】
また、本発明に係る自己診断回路（以下、「第二の自己診断回路」と称する。）によれば、単一のテストヘッドを有し、複数のチャンネル別にアナログ試験信号をそれぞれ出力するアナログユニットを設けたシステムＬＳＩテスタを構成する自己診断回路であって、
複数の測定チャンネルを有する多チャンネル電圧測定器と、アナログユニットのチャンネルの各々と多チャンネル電圧測定器とを接続する診断用アナログ経路とを備え、多チャンネル電圧測定器が、複数のチャンネルからの出力電圧を、診断用アナログ経路を介して、並列に測定する構成としてある。
【００２４】
また、本発明に係るシステムＬＳＩテスタ（以下、「第二のシステムＬＳＩテスタ」とも称する。）によれば、単一のテストヘッドを有し、複数のチャンネル別にアナログ試験信号をそれぞれ出力するアナログユニットを設け、かつ、自己診断回路を備えたシステムＬＳＩテスタであって、
自己診断回路は、複数の測定チャンネルを有する多チャンネル電圧測定器と、アナログユニットのチャンネルの各々と多チャンネル電圧測定器とを接続する診断用アナログ経路とを備え、かつ、複数のチャンネルからの出力電圧を、診断用アナログ経路を介して、並列に測定する構成としてある。
【００２５】
このように、本発明の第二の自己診断回路及び第二のシステムＬＳＩテスタによれば、アナログユニットの複数のチャンネルの出力電圧を、多チャンネル電圧測定器により並列で測定することができる。これにより、自己診断やキャリブレーションに要する時間を短縮することができる。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
［第一実施形態］
まず、図１及び図２を参照して、本発明の第一の自己診断回路及び第一のシステムＬＳＩテスタの一例について、併せて第一実施形態として説明する。
【００２７】
図１に示すように、第一実施形態のシステムＬＳＩテスタは、メインフレーム１と第一及び第二テストヘッド２ａ及び２ｂとにより構成されている。そして、メインフレーム１には、二系統の第一及び第二アナログユニット（ＡＵ１、ＡＵ２）１２ａ、１２ｂが設けられている。また、第一及び第二テストヘッド２ａ及び２ｂには、それぞれ、二系統の第一及び第二アナログユニット・ピンエレクトロニクス（ＡＵＰ１、ＡＵＰ２）２２ａ及び２２ｂが設けられている。
【００２８】
さらに、このシステムＬＳＩテスタは、自己診断回路として、メインフレーム１内の多チャンネル高精度電圧測定器１００と、診断用アナログ経路４とを備えている。多チャンネル高精度電圧測定器１００は、二チャンネルで同時に電圧測定を行うことができる。そして、多チャンネル高精度電圧測定器１００には、診断用アナログ経路４を介して、第一テストヘッド２ａ又は第二テストヘッド２ｂのＡＵＰ１（２２ａ）又はＡＵＰ２（２２ｂ）からの出力電圧が入力される。
【００２９】
また、診断用アナログ経路４は、各テストヘッド２ａ及び２ｂの各ＡＵＰ１及びＡＵＰ２と多チャンネル高精度電圧測定器１００とをそれぞれ接続している。さらに、診断用アナログ経路４上には、各テストヘッド２ａ及び２ｂ内に、それぞれユニット経路分配器２１が設けられている。
【００３０】
次に、図２を参照して、第一実施形態における自己診断方法例について説明する。
自己診断又はキャリブレーションにあたっては、第一及び第二テストヘッド２ａ及び２ｂ両方のユニット経路分配器２１において、ＡＵＰ１（２２ａ）及びＡＵＰ２（２２ｂ）のうちのどちらか一方がそれぞれ選択される。そして、二つのテストヘッドでそれぞれ選択されたユニットは、同時かつ個別に、多チャンネル高精度電圧測定器１００に接続される。
【００３１】
そして、第一実施形態では、多チャンネル高精度電圧測定器１００が、第一テストヘッド２ａ内のＡＵＰ１又はＡＵＰ２の出力電圧と、第二テストヘッド２ｂ内のＡＵＰ１又はＡＵＰ２の出力電圧とを、診断用アナログ経路４を介して、並列に測定する。
【００３２】
すなわち、図２に示すように、第一テストヘッド２ａのＡＵＰ１（２２ａ）のチャンネル１と、第二テストヘッド２ｂのＡＵＰ１（２２ａ）のチャンネル１とで、二系統並列に、診断項目１〜３が順次に処理される。さらに、それぞれ続いて、第一テストヘッド２ａのＡＵＰ１（２２ａ）のチャンネル２と、第二テストヘッド２ｂのＡＵＰ１（２２ａ）のチャンネル２とで、二系統並列に、それぞれのＡＵＰ１（２２ａ）のチャンネル２について、診断項目１〜３が順次に処理される。
【００３３】
言い換えれば、第一テストヘッド２ａのＡＵＰ１（２２ａ）について、チャンネル１の診断項目１〜３が順次に診断され、続いて、チャンネル２の診断項目１〜３が順次に診断されているときに、同時に、第二テストヘッド２ｂのＡＵＰ１（２２ａ）についても、チャンネル１の診断項目１〜３が順次に診断され、続いて、チャンネル２の診断項目１〜３が順次に診断されている。
【００３４】
このように、第一実施形態では、二つのテストヘッド２ａ及び２ｂのアナログユニット・ピンエレクトロニクスの自己診断やキャリブレーションを並列して行うことができる。その結果、二つのテストヘッドを一つずつ順次に自己診断等していた場合に比べ、自己診断等に要する時間を約半分に短縮することができる。
【００３５】
なお、図２においては、各チャンネルについて三つの診断項目を示しているが、実際には、各チャンネルごとに何十項目もの診断項目が処理されている。
また、図２では、ビデオ帯の任意波形発生器に由来するアナログ試験信号を診断した例を示しているが、通常は、ビデオ帯の診断に続いて、オーディオ帯のアナログ試験信号についても、各チャンネル並列に同時に診断処理を行う。また、ＡＵＰ１についての自己診断が終了後、続いて、ＡＵＰ２についての自己診断を行うとよい。
【００３６】
また、診断項目には、一定の所用時間を必要とするアナログ電圧の電圧測定を含むことが望ましい。また、判定は、二者択一の結果として出力されることが望ましい。さらに、診断項目は、メモリ解析等の判定結果を受けて更なる処理が不要であるものが望ましい。
【００３７】
［第二実施形態］
次に、図３及び図４を参照して、本発明の第一の自己診断回路及び第一のシステムＬＳＩテスタの他の一例について、併せて第二実施形態として説明する。
図３に示すように、第二実施形態のシステムＬＳＩテスタは、自己診断回路以外の構成は、上述の第一実施形態のものと同一である。
【００３８】
第二実施形態の自己診断回路を構成する多チャンネル高精度電圧測定器１００は、四チャンネルで同時に電圧測定を行うことができる。
また、第二実施形態の自己診断回路を構成する診断用アナログ経路４は、各テストヘッド２ａ及び２ｂ各々のＡＵＰ１及びＡＵＰ２それぞれの各チャンネルと、多チャンネル高精度電圧測定器１００とをそれぞれ接続している。すなわち、第一テストヘッド２ａの各ＡＵＰのチャンネル１及びチャンネル２と、第二テストヘッド２ｂの各ＡＵＰのチャンネル１及びチャンネル２とが、それぞれ、診断用アナログ経路４を介して、多チャンネル高精度電圧測定器１００に接続される。
【００３９】
さらに、診断用アナログ経路４上には、各テストヘッド２ａ及び２ｂ内に、それぞれユニット・チャンネル経路分配器２１０が設けられている。自己診断又はキャリブレーションの際に、ユニット・チャンネル経路分配器２１０は、第一及び第二テストヘッド２ａ及び２ｂ同時に、各テストヘッドのＡＵＰ１（２２ａ）又はＡＵＰ２（２２ｂ）のどちらか一方のＡＵＰの二つのチャンネルＣＨ１及びＣＨ２と、多チャンネル高精度電圧測定器１００とを同時に接続する。
【００４０】
次に、図４を参照して、第一実施形態における自己診断方法例について説明する。
自己診断又はキャリブレーションにあたっては、第一及び第二テストヘッド２ａ及び２ｂ両方のユニット経路分配器２１において、ＡＵＰ１（２２ａ）及びＡＵＰ２（２２ｂ）のうちのどちらか一方がそれぞれ選択される。そして、二つのテストヘッドでそれぞれ選択されたユニットの二つのチャンネルＣＨ１及びＣＨ２は、同時かつ個別に、多チャンネル高精度電圧測定器１００に接続される。
【００４１】
そして、第一実施形態では、多チャンネル高精度電圧測定器１００が、第一テストヘッド２ａ内のＡＵＰ１又はＡＵＰ２の出力電圧と、第二テストヘッド２ｂ内のＡＵＰ１又はＡＵＰ２の出力電圧とを、診断用アナログ経路４を介して、並列に測定する。
【００４２】
すなわち、図４に示すように、第一テストヘッド２ａのＡＵＰ１（２２ａ）のチャンネル１と、第一テストヘッド２ａのＡＵＰ１（２２ａ）のチャンネル２と、第二テストヘッド２ｂのＡＵＰ１（２２ａ）のチャンネル１と、第二テストヘッド２ｂのＡＵＰ１（２２ａ）のチャンネル２とで、四系統並列に、それぞれ診断項目１〜３が順次に処理される。
【００４３】
言い換えれば、第一テストヘッド２ａのＡＵＰ１（２２ａ）のチャンネル１について、診断項目１〜３について順次に診断されているときに、同時に、第一テストヘッド２ａのＡＵＰ１（２２ａ）のチャンネル２についても、診断項目１〜３について順次に診断されている。さらに、このとき同時に、第二テストヘッド２ｂのＡＵＰ１（２２ａ）のチャンネル１についても、診断項目１〜３について順次に診断されている。さらに、このとき同時に、第二テストヘッド２ｂのＡＵＰ１（２２ｂ）のチャンネル２についても、診断項目１〜３について順次に診断されている。
【００４４】
このように、第二次実施形態では、二つのテストヘッド２ａ及び２ｂのアナログユニット・ピンエレクトロニクスそれぞれのチャンネルの自己診断やキャリブレーションを並列して行うことができる。その結果、二つのテストヘッドで順次に二つのチャンネルを一つずつ順次に自己診断等していた場合に比べ、自己診断等に要する時間を約四分の一に短縮することができる。
【００４５】
ところで、本発明は、多チャンネル電圧測定器が、複数のチャンネルのうち少なくとも二以上のチャンネルから互いに同一のアナログ試験信号として同時に出力された出力電圧を並列に測定する、いわゆる同測にも適用することができる。
【００４６】
ここで、図５を参照して、同測展開を実現するための同測制御回路の構成について説明する。
この同測制御回路は、図３では図示していないが、例えば、メインフレーム１に設けるとよい、また、ＡＵ１（１２ａ）及びＡＵ２（１２ｂ）の内部に設けてもよい。
図５に示すように、同測制御回路は、四段の選択器５ａ〜５ｄと、四段の比較器６ａ〜６ｂと、四段の論理積回路７ａ〜７ｄと、四段のレジスタ８ａ〜８ｄとにより構成されている。
【００４７】
まず、各選択器５ａ〜５ｄは、入力された各チャンネルアドレスのうち、同測モード信号の指定するチャンネルアドレスを出力する。次に、比較器６ａ〜６ｄは、書込みアドレス信号のチャンネルアドレスと、各選択器５ａ〜５ｄからそれぞれ入力されたチャンネルアドレスとを比較し、一致するチャンネルアドレスを出力する。
【００４８】
次に、論理積回路７ａ〜７ｄは、書込みクロック信号に同期してチャンネルアドレスを出力する。次に、レジスタ８ａ〜８ｄは、書込みデータ信号のうち、チャンネルアドレスの示すチャンネルのデータ信号を、それぞれＣＨ１〜ＣＨ４制御信号として出力する。
ここで、下記の表１に、各同測モードと、各ＣＨ制御信号との対応関係を示す。
【００４９】
【表１】
【００５０】
上記の表１に示すように、同測しない場合には、四つのＣＨ制御信号は、それぞれ異なるＣＨ１〜４アドレスが個別に対応する。また、二個ずつ同測する場合には、例えば、ＣＨ１及び３制御信号にＣＨ１アドレスが対応し、ＣＨ２及び４制御信号にＣＨ２アドレスが対応する。また、四個同測する場合には、例えば、四つのＣＨ制御信号に、全てＣＨ１アドレスが対応する。
【００５１】
このように、複数のチャンネルで互いに同一のアナログ試験信号を同時に出力する同測を行えば、一つのテストプログラムによって、複数のチャンネルの自己診断やキャリブレーションを短時間に行うことができる。
【００５２】
［第三実施形態］
次に、図６を参照して、本発明の第一の自己診断回路及び第一のシステムＬＳＩテスタの実施形態について、併せて第三実施形態として説明する。
第三実施形態のシステムＬＳＩテスタ及び自己診断回路は、一台の多チャンネル高精度電圧測定器１００の代わりに、テストヘッド別の二台の多チャンネル高精度電圧測定器１００ａ及び１００ｂを設けてある点を除いては、上述の第二実施形態の構成と同一である。
【００５３】
二台のうち一台目の多チャンネル高精度電圧測定器（ＭＶＭ１）１００ａは、第一テストヘッド２ａのＡＵＰの第一チャンネル（ＣＨ１）と第二チャンネル（ＣＨ１）との二系統の出力電圧を同時に測定する。
また、二台のうち二台目の多チャンネル高精度電圧測定器（ＭＶＭ１）１００ｂは、第二テストヘッド２ｂのＡＵＰの第一チャンネル（ＣＨ１）と第二チャンネル（ＣＨ１）との二系統の出力電圧を二系統同時に測定する。
【００５４】
このように、二台のＭＶＭ１及びＭＶＭ２でそれぞれチャンネル二系統ずつ、合計四系統のチャンネルの出力電圧を同時に測定すれば、二系統だけ同時に測定できる電圧測定器であっても、上記の第二実施形態と同様に、自己診断及びキャリブレーションに要する時間を短縮することができる。
なお、多チャンネル電圧測定器として、従来のデジタルボルトメータを複数台設けてもよい。
【００５５】
［第四実施形態］
次に、図７及び図８を参照して、本発明の第二の自己診断回路及び第二のシステムＬＳＩテスタの実施形態について、併せて第四実施形態として説明する。
図７に示すように、第四実施形態のシステムＬＳＩテスタは、メインフレーム１と単一のテストヘッド２とにより構成されている。そして、メインフレーム１には、二系統の第一及び第二アナログユニット（ＡＵ１、ＡＵ２）１２ａ及び１２ｂが設けられている。また、テストヘッド２には、二系統の第一及び第二アナログユニット・ピンエレクトロニクス（ＡＵＰ１、ＡＵＰ２）２２ａ及び２２ｂが設けられている。
【００５６】
さらに、第四実施形態のシステムＬＳＩテスタは、自己診断回路として、メインフレーム１内の多チャンネル高精度電圧測定器１００と、診断用アナログ経路４とを備えている。
多チャンネル高精度電圧測定器１００は、二チャンネルで同時に電圧測定を行うことができる。
【００５７】
また、診断用アナログ経路４は、テストヘッド２内のＡＵＰ１及びＡＵＰ２それぞれ二系統のチャンネルＣＨ１及びＣＨ２と、多チャンネル高精度電圧測定器１００とを接続している。
さらに、診断用アナログ経路４上には、テストヘッド２内に、ユニット・チャンネル経路分配器２１０が設けられている。自己診断又はキャリブレーションの際に、ユニット・チャンネル経路分配器２１０は、ＡＵＰ１（２２ａ）又はＡＵＰ２（２２ｂ）のどちらか一方のＡＵＰのチャンネル１及び２と、多チャンネル高精度電圧測定器１００とを同時に接続する。
【００５８】
次に、図８を参照して、第四実施形態における自己診断方法例について説明する。
自己診断又はキャリブレーションにあたっては、ユニット経路分配器２１において、ＡＵＰ１（２２ａ）及びＡＵＰ２（２２ｂ）のうちのどちらか一方が選択される。そして、選択されたユニットの二つのチャンネルＣＨ１及びＣＨ２は、同時かつ個別に、多チャンネル高精度電圧測定器１００に接続される。
【００５９】
そして、第四実施形態では、多チャンネル高精度電圧測定器１００が、二つのチャンネルＣＨ１及びＣＨ２からの出力電圧を、診断用アナログ経路４を介して、並列に測定する。
すなわち、図８に示すように、ＡＵＰ１（２２ａ）のチャンネル１とチャンネル２とで、二系統並列に、それぞれ診断項目１〜３が順次に処理される。言い換えれば、ＡＵＰ１（２２ａ）のチャンネル１について、診断項目１〜３について順次に診断されているときに、同時に、ＡＵＰ１（２２ａ）のチャンネル２についても、診断項目１〜３について順次に診断されている。
【００６０】
このように、第四次実施形態では、アナログユニット・ピンエレクトロニクスの二チャンネルの自己診断やキャリブレーションを並列して行うことができる。その結果、二つのチャンネルを一つずつ順次に自己診断等していた場合に比べ、自己診断等に要する時間を約半分に短縮することができる。
なお、単一テストヘッドの場合においても、上記の第二実施形態のように、同測のアナログユニットの自己診断やキャリブレーションを行ってもよい。
【００６１】
上述した実施の形態においては、本発明を特定の条件で構成した例について説明したが、本発明は、種々の変更を行うことができる。例えば、上述した実施の形態においては、メインフレームとテストヘッドとが分離された構成のシステムＬＳＩテスタの例について説明したが、本発明では、メインフレームとテストヘッドとは一体化されていてもよい。
【００６２】
また、例えば、上述した第一〜第三実施形態においては、テストヘッドを二つ設けた例について説明したが、請求項１〜４に係る本発明においては、二つに限定されず、例えば、三つ以上のテストヘッドを有するシステムＬＳＩテスタやその自己診断回路に適用することができる。
【００６３】
また、例えば、上述した実施形態においては、アナログユニットが二系統のチャンネルＣＨ１及びＣＨ２を有する例について説明したが、本発明では、チャンネル数はこれに限定されない。例えば、各アナログユニットが三系統以上のチャンネルを有していてもよい。
【００６４】
また、例えば、上述の実施形態では、各テストヘッドごとに二系統のアナログユニットを設けた例について説明したが、本発明では、各テストヘッドのアナログユニットの系統数はこれに限定されない。
【００６５】
【発明の効果】
以上、詳細に説明したように、本発明の第一の自己診断回路及び第一のシステムＬＳＩテスタによれば、複数のテストヘッドのアナログユニットの出力電圧を、多チャンネル電圧測定器により並列で測定することがきる。これにより、自己診断やキャリブレーションに要する時間を短縮することができる。
【００６６】
また、本発明の第二の自己診断回路及び第二のシステムＬＳＩテスタによれば、アナログユニットの複数のチャンネルの出力電圧を、多チャンネル電圧測定器により並列で測定することができる。これにより、自己診断やキャリブレーションに要する時間を短縮することができる。
【図面の簡単な説明】
【図１】第一実施形態のシステムＬＳＩテスタ及びその自己診断回路の構成を説明するためのブロック図である。
【図２】第一実施形態の自己診断回路の動作を説明するためのフローチャートである。
【図３】第二実施形態のシステムＬＳＩテスタ及びその自己診断回路の構成を説明するためのブロック図である。
【図４】第二実施形態の自己診断回路の動作を説明するためのフローチャートである。
【図５】同測制御回路の構成を説明するためのブロック図である。
【図６】第三実施形態のシステムＬＳＩテスタ及びその自己診断回路の構成を説明するためのブロック図である。
【図７】第四実施形態のシステムＬＳＩテスタ及びその自己診断回路の構成を説明するためのブロック図である。
【図８】第四実施形態の自己診断回路の動作を説明するためのフローチャートである。
【図９】従来のシステムＬＳＩテスタ及びその自己診断回路の構成を説明するためのブロック図である。
【図１０】従来の自己診断回路の動作を説明するためのフローチャートである。
【図１１】アナログユニット・ピンエレクトロニクスの回路構成を説明するためのブロック図である。
【符号の説明】
１ メインフレーム
２、２ａ、２ｂ テストヘッド
３ 診断用パフォーマンスボード
４ 診断用アナログ経路
５ａ、５ｂ、５ｃ、５ｄ 選択器
６ａ、６ｂ、６ｃ、６ｄ 比較器
７ａ、７ｂ、７ｃ、７ｄ 論理積回路（ＡＮＤ回路）
８ａ、８ｂ、８ｃ、８ｄ レジスタ
１０ デジタルボルトメータ
１１ テストヘッド分配器
１２ａ、１２ｂ アナログユニット
２１ ユニット経路分配器
２２ａ、２２ｂ アナログユニット・ピンエレクトロニクス
１００、１００ａ、１００ｂ 多チャンネル高精度電圧測定器
２１０ ユニット・チャンネル分配器
２２１ ローパスフィルタ（ＬＰＦ）
２２２ ゲイン調整部（ＡＴＴ）
２２３ デジタル／アナログ変換器
【発明の属する技術分野】
本発明は、システムＬＳＩテスタを構成する自己診断回路及びそれを備えたシステムＬＳＩテスタに関し、特に、短時間で自己診断やキャリブレーションを行うことができる、アナログユニットの自己診断に用いて好適な自己診断回路及びシステムＬＳＩテスタに関する。
【０００２】
【従来の技術】
システムＬＳＩテスタにおいては、定期的に自己診断プログラムを実行して動作を確認している。さらに、ハードウエアの増設や機能拡張、故障修理、ＯＳのリビジョンアップの際にも、最終チェックとして自己診断プログラムを実行して動作を確認している。
【０００３】
また、設置環境の温度変化や経時変化に対して、システムＬＳＩテスタの測定精度を維持するため、強制的又は自動的にキャリブレーション（イニシャライズとも称する。）が実行され、アナログユニットの出力電圧の誤差が補正されている。
【０００４】
自己診断又はキャリブレーションの実行にあたっては、テストヘッドに、通常のパフォーマンス・ボードの代わりに、診断用パフォーマンス・ボードを接続する。そして、診断用パフォーマンス・ボードに対するアナログユニットの出力電圧を測定する。
【０００５】
ここで、図９を参照して、システムＬＳＩテスタにおける従来の診断回路の一例について説明する。
図９に示すように、このシステムＬＳＩテスタは、メインフレーム１と第一及び第二テストヘッド２ａ及び２ｂとにより構成されている。そして、メインフレーム１には、二系統の第一及び第二アナログユニット（ＡＵ１、ＡＵ２）１２ａ、１２ｂが設けられている。また、第一及び第二テストヘッド２ａ及び２ｂには、それぞれ、二系統の第一及び第二アナログユニット・ピンエレクトロニクス（ＡＵＰ１、ＡＵＰ２）２２ａ及び２２ｂが設けられている。
【０００６】
次に、図１０を参照して、二つのアナログユニット・ピンエレクトロニクスのうち、ＡＵＰ１（２２ａ）の構成について代表して説明する。
図１０に示すように、ＡＵＰ１（２２ａ）には、二系統のアナログ試験信号を扱えるように、二系統のチャンネルＣＨ１及びＣＨ２経路が設けられている。
【０００７】
ＣＨ１入力２２４ａ又はＣＨ２入力２２４ｂに入力されたアナログ試験信号は、ローパスフィルタ（ＬＰＦ）２２１で高周波の雑音成分を除去される。続いて、減衰器（ＡＴＴ）２２２で、信号振幅を調整される。さらに、デジタル／アナログ変換器（Ｄ／Ａ）２２３によりＤＣオフセット電圧をデジタル／アナログ変換された、アナログ試験信号と同相のオフセット信号が加算される。このようにして、ゲイン及びオフセットが調整されたアナログ試験信号が生成される。
【０００８】
そして、ＬＳＩ試験の際には、図１０のＣＨ１又はＣＨ２系とのスイッチＳＷ１が閉じられて導通状態となり、かつ、ＳＷ２が開いて非導通状態となる。その結果、第一アナログユニット１２ａから出力されたアナログ試験信号は、ＡＵＰ１（２２ａ）を介して、パフォーマンス・ボードへ出力される。また、第二アナログユニット１２ｂから出力されたアナログ試験信号は、ＡＵＰ２（２２ｂ）を介して、パフォーマンス・ボードへ出力される。
【０００９】
これに対して、自己診断又はキャリブレーションの際には、図１０のＣＨ１又はＣＨ２系とのスイッチＳＷ１が開いて非導通状態となり、かつ、ＳＷ２が閉じて導通状態となる。その結果、ＡＵＰ１（２２ａ）又はＡＵＰ２（２２ｂ）の出力は、ユニット経路分配器２１及びテストヘッド分配器１１を介して、デジタルボルトメータ１０へ入力される。
【００１０】
また、このシステムＬＳＩテスタは、自己診断回路として、メインフレーム１内のデジタルボルトメータ１０と、診断用アナログ経路４を備えている。
診断用アナログ経路４は、各テストヘッド２ａ及び２ｂの各ＡＵＰ１及びＡＵＰ２とデジタルボルトメータ１０とを接続する。そして、デジタルボルトメータ１０には、診断用アナログ経路４上のユニット経路分配器２１及びテストヘッド分配器１１を介して、第一テストヘッド２ａ又は第二テストヘッド２ｂのＡＵＰ１（２２ａ）又はＡＵＰ２（２２ｂ）からの出力電圧が入力される。したがって、診断精度を確保するため、全テストヘッドの各ユニットの出力電圧確度は一つのデジタルボルトメータ１０にトレースされている。
【００１１】
自己診断又はキャリブレーションにあたっては、テストヘッド分配器１１において、まず、第一及び第二テストヘッド２ａ及び２ｂのうちのどちらか一方が選択される。さらに、選択された方のテストヘッドのユニット経路分配器２１において、ＡＵＰ１（２２ａ）及びＡＵＰ２（２２ｂ）のうちのどちらか一方が選択される。そして、全テストヘッドの各ユニットは、一つずつ順次に、デジタルボルトメータ１０に接続される。
【００１２】
次に、図１１を参照して、従来の自己診断方法の一例について説明する。
従来は、各テストヘッドの各チャンネルについて、順次に自己診断やキャリブレーションを行っていた。
すなわち、図１１に示すように、まず、第一テストヘッド２ａのチャンネル１について診断項目１〜３が順次に処理され、続いて、第一テストヘッド２ａのチャンネル２について、診断項目１〜３が順次に処理される。次に、第二テストヘッドの２ｂのチャンネル１について、診断項目１〜３が順次に処理され、続いて、第二テストヘッド２ｂのチャンネル２について、診断項目１〜３が順次に処理される。
【００１３】
また、診断項目として、例えば、診断項目１では、アナログ試験信号の「電圧出力条件設定」、「電圧測定経路設定」、「電圧出力」、「電圧測定」、「データの読み出し」及び「判定」の処理が一つずつ順次に行われる。
なお、図１１においては、各チャンネルについて三つの診断項目を示しているが、実際には、各チャンネルごとに何十項目もの診断項目が処理される。また、図１１では、ビデオ帯の任意波形発生器に由来するアナログ試験信号を診断した例を示しているが、通常は、ビデオ帯の診断に続いて、オーディオ帯のアナログ試験信号についても、各チャンネルについて、同様にシリアルに診断処理を行う。
【００１４】
【発明が解決しようとする課題】
しかしながら、自己診断やキャリブレーション等のメンテナンスには、通常数時間の時間を要する。また、キャリブレーションにも、通常数十分間の時間を要する。さらに、テストヘッド数やチャンネル数が倍増すれば、メンテナンスに要する時間も倍増してしまう。
【００１５】
特に、アナログ電圧の測定には時間がかかる。例えば５０Ｈｚの商業電源を利用する場合、一つの測定ポイントにつき１／５０秒＝２０ｍｓｅｃの時間、電圧を積分する必要がある。このため、アナログ電圧の測定時間をこれ以上短縮することは困難である。
【００１６】
本発明は、上記の事情にかんがみてなされたものであり、自己診断及びキャリブレーションの所用時間を短縮することができる自己診断回路及びそれを備えたシステムＬＳＩテスタ技術の提供を目的とする。
【００１７】
【課題を解決するための手段】
この目的の達成を図るため、本発明に係る自己診断回路（以下、「第一の自己診断回路」と称する。）によれば、複数のテストヘッドを有し、アナログ試験信号を出力するアナログユニットをテストヘッド別に設けたシステムＬＳＩテスタを構成する自己診断回路であって、
複数の測定チャンネルを有する多チャンネル電圧測定器と、アナログユニットの各々と多チャンネル電圧測定器とを接続する診断用アナログ経路とを備え、多チャンネル電圧測定器が、互いに異なるテストヘッド用の複数のアナログユニットからの出力電圧を、診断用アナログ経路を介して、並列に測定する構成としてある。
【００１８】
このように、本発明の自己診断回路によれば、複数のテストヘッドのアナログユニットの出力電圧を、多チャンネル電圧測定器により並列で測定することがきる。これにより、自己診断やキャリブレーションに要する時間を短縮することができる。
【００１９】
また、本発明によれば、アナログユニットがそれぞれ複数のチャンネルを有し、診断用アナログ経路が、チャンネルの各々と多チャンネル電圧測定器とをそれぞれ接続し、多チャンネル電圧測定器が、複数のチャンネルからの出力電圧を、診断用アナログ経路を介して、並列に測定する構成としてある。
このように、アナログユニットの複数のチャンネルの出力電圧も、さらに、多チャンネル電圧測定器により並列で測定すれば、自己診断やキャリブレーションに要する時間を一層短縮することができる。
【００２０】
また、本発明によれば、多チャンネル電圧測定器が、複数のチャンネルのうち少なくとも二以上のチャンネルから互いに同一のアナログ試験信号として同時に出力された出力電圧を並列に測定する構成としてある。
このように、複数のチャンネルで互いに同一のアナログ試験信号を同時に出力する同測を行えば、一つのテストプログラムによって、複数のアナログユニットの自己診断やキャリブレーションを短時間に行うことができる。
【００２１】
また、本発明に係るシステムＬＳＩテスタ（以下、「第一のシステムＬＳＩテスタ」とも称する。）によれば、複数のテストヘッドを有し、アナログ試験信号を出力するアナログユニットをテストヘッド別に設け、かつ、自己診断回路を備えたシステムＬＳＩテスタであって、
自己診断回路は、複数の測定チャンネルを有する多チャンネル電圧測定器と、アナログユニットの各々と多チャンネル電圧測定器とを接続する診断用アナログ経路とを備え、かつ、互いに異なるテストヘッド用の複数のアナログユニットからの出力電圧を、診断用アナログ経路を介して、並列に測定する構成としてある。
【００２２】
このように、本発明のシステムＬＳＩテスタによれば、複数のテストヘッドのアナログユニットの出力電圧を、多チャンネル電圧測定器により並列で測定することがきる。これにより、自己診断やキャリブレーションに要する時間を短縮することができる。
【００２３】
また、本発明に係る自己診断回路（以下、「第二の自己診断回路」と称する。）によれば、単一のテストヘッドを有し、複数のチャンネル別にアナログ試験信号をそれぞれ出力するアナログユニットを設けたシステムＬＳＩテスタを構成する自己診断回路であって、
複数の測定チャンネルを有する多チャンネル電圧測定器と、アナログユニットのチャンネルの各々と多チャンネル電圧測定器とを接続する診断用アナログ経路とを備え、多チャンネル電圧測定器が、複数のチャンネルからの出力電圧を、診断用アナログ経路を介して、並列に測定する構成としてある。
【００２４】
また、本発明に係るシステムＬＳＩテスタ（以下、「第二のシステムＬＳＩテスタ」とも称する。）によれば、単一のテストヘッドを有し、複数のチャンネル別にアナログ試験信号をそれぞれ出力するアナログユニットを設け、かつ、自己診断回路を備えたシステムＬＳＩテスタであって、
自己診断回路は、複数の測定チャンネルを有する多チャンネル電圧測定器と、アナログユニットのチャンネルの各々と多チャンネル電圧測定器とを接続する診断用アナログ経路とを備え、かつ、複数のチャンネルからの出力電圧を、診断用アナログ経路を介して、並列に測定する構成としてある。
【００２５】
このように、本発明の第二の自己診断回路及び第二のシステムＬＳＩテスタによれば、アナログユニットの複数のチャンネルの出力電圧を、多チャンネル電圧測定器により並列で測定することができる。これにより、自己診断やキャリブレーションに要する時間を短縮することができる。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
［第一実施形態］
まず、図１及び図２を参照して、本発明の第一の自己診断回路及び第一のシステムＬＳＩテスタの一例について、併せて第一実施形態として説明する。
【００２７】
図１に示すように、第一実施形態のシステムＬＳＩテスタは、メインフレーム１と第一及び第二テストヘッド２ａ及び２ｂとにより構成されている。そして、メインフレーム１には、二系統の第一及び第二アナログユニット（ＡＵ１、ＡＵ２）１２ａ、１２ｂが設けられている。また、第一及び第二テストヘッド２ａ及び２ｂには、それぞれ、二系統の第一及び第二アナログユニット・ピンエレクトロニクス（ＡＵＰ１、ＡＵＰ２）２２ａ及び２２ｂが設けられている。
【００２８】
さらに、このシステムＬＳＩテスタは、自己診断回路として、メインフレーム１内の多チャンネル高精度電圧測定器１００と、診断用アナログ経路４とを備えている。多チャンネル高精度電圧測定器１００は、二チャンネルで同時に電圧測定を行うことができる。そして、多チャンネル高精度電圧測定器１００には、診断用アナログ経路４を介して、第一テストヘッド２ａ又は第二テストヘッド２ｂのＡＵＰ１（２２ａ）又はＡＵＰ２（２２ｂ）からの出力電圧が入力される。
【００２９】
また、診断用アナログ経路４は、各テストヘッド２ａ及び２ｂの各ＡＵＰ１及びＡＵＰ２と多チャンネル高精度電圧測定器１００とをそれぞれ接続している。さらに、診断用アナログ経路４上には、各テストヘッド２ａ及び２ｂ内に、それぞれユニット経路分配器２１が設けられている。
【００３０】
次に、図２を参照して、第一実施形態における自己診断方法例について説明する。
自己診断又はキャリブレーションにあたっては、第一及び第二テストヘッド２ａ及び２ｂ両方のユニット経路分配器２１において、ＡＵＰ１（２２ａ）及びＡＵＰ２（２２ｂ）のうちのどちらか一方がそれぞれ選択される。そして、二つのテストヘッドでそれぞれ選択されたユニットは、同時かつ個別に、多チャンネル高精度電圧測定器１００に接続される。
【００３１】
そして、第一実施形態では、多チャンネル高精度電圧測定器１００が、第一テストヘッド２ａ内のＡＵＰ１又はＡＵＰ２の出力電圧と、第二テストヘッド２ｂ内のＡＵＰ１又はＡＵＰ２の出力電圧とを、診断用アナログ経路４を介して、並列に測定する。
【００３２】
すなわち、図２に示すように、第一テストヘッド２ａのＡＵＰ１（２２ａ）のチャンネル１と、第二テストヘッド２ｂのＡＵＰ１（２２ａ）のチャンネル１とで、二系統並列に、診断項目１〜３が順次に処理される。さらに、それぞれ続いて、第一テストヘッド２ａのＡＵＰ１（２２ａ）のチャンネル２と、第二テストヘッド２ｂのＡＵＰ１（２２ａ）のチャンネル２とで、二系統並列に、それぞれのＡＵＰ１（２２ａ）のチャンネル２について、診断項目１〜３が順次に処理される。
【００３３】
言い換えれば、第一テストヘッド２ａのＡＵＰ１（２２ａ）について、チャンネル１の診断項目１〜３が順次に診断され、続いて、チャンネル２の診断項目１〜３が順次に診断されているときに、同時に、第二テストヘッド２ｂのＡＵＰ１（２２ａ）についても、チャンネル１の診断項目１〜３が順次に診断され、続いて、チャンネル２の診断項目１〜３が順次に診断されている。
【００３４】
このように、第一実施形態では、二つのテストヘッド２ａ及び２ｂのアナログユニット・ピンエレクトロニクスの自己診断やキャリブレーションを並列して行うことができる。その結果、二つのテストヘッドを一つずつ順次に自己診断等していた場合に比べ、自己診断等に要する時間を約半分に短縮することができる。
【００３５】
なお、図２においては、各チャンネルについて三つの診断項目を示しているが、実際には、各チャンネルごとに何十項目もの診断項目が処理されている。
また、図２では、ビデオ帯の任意波形発生器に由来するアナログ試験信号を診断した例を示しているが、通常は、ビデオ帯の診断に続いて、オーディオ帯のアナログ試験信号についても、各チャンネル並列に同時に診断処理を行う。また、ＡＵＰ１についての自己診断が終了後、続いて、ＡＵＰ２についての自己診断を行うとよい。
【００３６】
また、診断項目には、一定の所用時間を必要とするアナログ電圧の電圧測定を含むことが望ましい。また、判定は、二者択一の結果として出力されることが望ましい。さらに、診断項目は、メモリ解析等の判定結果を受けて更なる処理が不要であるものが望ましい。
【００３７】
［第二実施形態］
次に、図３及び図４を参照して、本発明の第一の自己診断回路及び第一のシステムＬＳＩテスタの他の一例について、併せて第二実施形態として説明する。
図３に示すように、第二実施形態のシステムＬＳＩテスタは、自己診断回路以外の構成は、上述の第一実施形態のものと同一である。
【００３８】
第二実施形態の自己診断回路を構成する多チャンネル高精度電圧測定器１００は、四チャンネルで同時に電圧測定を行うことができる。
また、第二実施形態の自己診断回路を構成する診断用アナログ経路４は、各テストヘッド２ａ及び２ｂ各々のＡＵＰ１及びＡＵＰ２それぞれの各チャンネルと、多チャンネル高精度電圧測定器１００とをそれぞれ接続している。すなわち、第一テストヘッド２ａの各ＡＵＰのチャンネル１及びチャンネル２と、第二テストヘッド２ｂの各ＡＵＰのチャンネル１及びチャンネル２とが、それぞれ、診断用アナログ経路４を介して、多チャンネル高精度電圧測定器１００に接続される。
【００３９】
さらに、診断用アナログ経路４上には、各テストヘッド２ａ及び２ｂ内に、それぞれユニット・チャンネル経路分配器２１０が設けられている。自己診断又はキャリブレーションの際に、ユニット・チャンネル経路分配器２１０は、第一及び第二テストヘッド２ａ及び２ｂ同時に、各テストヘッドのＡＵＰ１（２２ａ）又はＡＵＰ２（２２ｂ）のどちらか一方のＡＵＰの二つのチャンネルＣＨ１及びＣＨ２と、多チャンネル高精度電圧測定器１００とを同時に接続する。
【００４０】
次に、図４を参照して、第一実施形態における自己診断方法例について説明する。
自己診断又はキャリブレーションにあたっては、第一及び第二テストヘッド２ａ及び２ｂ両方のユニット経路分配器２１において、ＡＵＰ１（２２ａ）及びＡＵＰ２（２２ｂ）のうちのどちらか一方がそれぞれ選択される。そして、二つのテストヘッドでそれぞれ選択されたユニットの二つのチャンネルＣＨ１及びＣＨ２は、同時かつ個別に、多チャンネル高精度電圧測定器１００に接続される。
【００４１】
そして、第一実施形態では、多チャンネル高精度電圧測定器１００が、第一テストヘッド２ａ内のＡＵＰ１又はＡＵＰ２の出力電圧と、第二テストヘッド２ｂ内のＡＵＰ１又はＡＵＰ２の出力電圧とを、診断用アナログ経路４を介して、並列に測定する。
【００４２】
すなわち、図４に示すように、第一テストヘッド２ａのＡＵＰ１（２２ａ）のチャンネル１と、第一テストヘッド２ａのＡＵＰ１（２２ａ）のチャンネル２と、第二テストヘッド２ｂのＡＵＰ１（２２ａ）のチャンネル１と、第二テストヘッド２ｂのＡＵＰ１（２２ａ）のチャンネル２とで、四系統並列に、それぞれ診断項目１〜３が順次に処理される。
【００４３】
言い換えれば、第一テストヘッド２ａのＡＵＰ１（２２ａ）のチャンネル１について、診断項目１〜３について順次に診断されているときに、同時に、第一テストヘッド２ａのＡＵＰ１（２２ａ）のチャンネル２についても、診断項目１〜３について順次に診断されている。さらに、このとき同時に、第二テストヘッド２ｂのＡＵＰ１（２２ａ）のチャンネル１についても、診断項目１〜３について順次に診断されている。さらに、このとき同時に、第二テストヘッド２ｂのＡＵＰ１（２２ｂ）のチャンネル２についても、診断項目１〜３について順次に診断されている。
【００４４】
このように、第二次実施形態では、二つのテストヘッド２ａ及び２ｂのアナログユニット・ピンエレクトロニクスそれぞれのチャンネルの自己診断やキャリブレーションを並列して行うことができる。その結果、二つのテストヘッドで順次に二つのチャンネルを一つずつ順次に自己診断等していた場合に比べ、自己診断等に要する時間を約四分の一に短縮することができる。
【００４５】
ところで、本発明は、多チャンネル電圧測定器が、複数のチャンネルのうち少なくとも二以上のチャンネルから互いに同一のアナログ試験信号として同時に出力された出力電圧を並列に測定する、いわゆる同測にも適用することができる。
【００４６】
ここで、図５を参照して、同測展開を実現するための同測制御回路の構成について説明する。
この同測制御回路は、図３では図示していないが、例えば、メインフレーム１に設けるとよい、また、ＡＵ１（１２ａ）及びＡＵ２（１２ｂ）の内部に設けてもよい。
図５に示すように、同測制御回路は、四段の選択器５ａ〜５ｄと、四段の比較器６ａ〜６ｂと、四段の論理積回路７ａ〜７ｄと、四段のレジスタ８ａ〜８ｄとにより構成されている。
【００４７】
まず、各選択器５ａ〜５ｄは、入力された各チャンネルアドレスのうち、同測モード信号の指定するチャンネルアドレスを出力する。次に、比較器６ａ〜６ｄは、書込みアドレス信号のチャンネルアドレスと、各選択器５ａ〜５ｄからそれぞれ入力されたチャンネルアドレスとを比較し、一致するチャンネルアドレスを出力する。
【００４８】
次に、論理積回路７ａ〜７ｄは、書込みクロック信号に同期してチャンネルアドレスを出力する。次に、レジスタ８ａ〜８ｄは、書込みデータ信号のうち、チャンネルアドレスの示すチャンネルのデータ信号を、それぞれＣＨ１〜ＣＨ４制御信号として出力する。
ここで、下記の表１に、各同測モードと、各ＣＨ制御信号との対応関係を示す。
【００４９】
【表１】
上記の表１に示すように、同測しない場合には、四つのＣＨ制御信号は、それぞれ異なるＣＨ１〜４アドレスが個別に対応する。また、二個ずつ同測する場合には、例えば、ＣＨ１及び３制御信号にＣＨ１アドレスが対応し、ＣＨ２及び４制御信号にＣＨ２アドレスが対応する。また、四個同測する場合には、例えば、四つのＣＨ制御信号に、全てＣＨ１アドレスが対応する。
【００５１】
このように、複数のチャンネルで互いに同一のアナログ試験信号を同時に出力する同測を行えば、一つのテストプログラムによって、複数のチャンネルの自己診断やキャリブレーションを短時間に行うことができる。
【００５２】
［第三実施形態］
次に、図６を参照して、本発明の第一の自己診断回路及び第一のシステムＬＳＩテスタの実施形態について、併せて第三実施形態として説明する。
第三実施形態のシステムＬＳＩテスタ及び自己診断回路は、一台の多チャンネル高精度電圧測定器１００の代わりに、テストヘッド別の二台の多チャンネル高精度電圧測定器１００ａ及び１００ｂを設けてある点を除いては、上述の第二実施形態の構成と同一である。
【００５３】
二台のうち一台目の多チャンネル高精度電圧測定器（ＭＶＭ１）１００ａは、第一テストヘッド２ａのＡＵＰの第一チャンネル（ＣＨ１）と第二チャンネル（ＣＨ１）との二系統の出力電圧を同時に測定する。
また、二台のうち二台目の多チャンネル高精度電圧測定器（ＭＶＭ１）１００ｂは、第二テストヘッド２ｂのＡＵＰの第一チャンネル（ＣＨ１）と第二チャンネル（ＣＨ１）との二系統の出力電圧を二系統同時に測定する。
【００５４】
このように、二台のＭＶＭ１及びＭＶＭ２でそれぞれチャンネル二系統ずつ、合計四系統のチャンネルの出力電圧を同時に測定すれば、二系統だけ同時に測定できる電圧測定器であっても、上記の第二実施形態と同様に、自己診断及びキャリブレーションに要する時間を短縮することができる。
なお、多チャンネル電圧測定器として、従来のデジタルボルトメータを複数台設けてもよい。
【００５５】
［第四実施形態］
次に、図７及び図８を参照して、本発明の第二の自己診断回路及び第二のシステムＬＳＩテスタの実施形態について、併せて第四実施形態として説明する。
図７に示すように、第四実施形態のシステムＬＳＩテスタは、メインフレーム１と単一のテストヘッド２とにより構成されている。そして、メインフレーム１には、二系統の第一及び第二アナログユニット（ＡＵ１、ＡＵ２）１２ａ及び１２ｂが設けられている。また、テストヘッド２には、二系統の第一及び第二アナログユニット・ピンエレクトロニクス（ＡＵＰ１、ＡＵＰ２）２２ａ及び２２ｂが設けられている。
【００５６】
さらに、第四実施形態のシステムＬＳＩテスタは、自己診断回路として、メインフレーム１内の多チャンネル高精度電圧測定器１００と、診断用アナログ経路４とを備えている。
多チャンネル高精度電圧測定器１００は、二チャンネルで同時に電圧測定を行うことができる。
【００５７】
また、診断用アナログ経路４は、テストヘッド２内のＡＵＰ１及びＡＵＰ２それぞれ二系統のチャンネルＣＨ１及びＣＨ２と、多チャンネル高精度電圧測定器１００とを接続している。
さらに、診断用アナログ経路４上には、テストヘッド２内に、ユニット・チャンネル経路分配器２１０が設けられている。自己診断又はキャリブレーションの際に、ユニット・チャンネル経路分配器２１０は、ＡＵＰ１（２２ａ）又はＡＵＰ２（２２ｂ）のどちらか一方のＡＵＰのチャンネル１及び２と、多チャンネル高精度電圧測定器１００とを同時に接続する。
【００５８】
次に、図８を参照して、第四実施形態における自己診断方法例について説明する。
自己診断又はキャリブレーションにあたっては、ユニット経路分配器２１において、ＡＵＰ１（２２ａ）及びＡＵＰ２（２２ｂ）のうちのどちらか一方が選択される。そして、選択されたユニットの二つのチャンネルＣＨ１及びＣＨ２は、同時かつ個別に、多チャンネル高精度電圧測定器１００に接続される。
【００５９】
そして、第四実施形態では、多チャンネル高精度電圧測定器１００が、二つのチャンネルＣＨ１及びＣＨ２からの出力電圧を、診断用アナログ経路４を介して、並列に測定する。
すなわち、図８に示すように、ＡＵＰ１（２２ａ）のチャンネル１とチャンネル２とで、二系統並列に、それぞれ診断項目１〜３が順次に処理される。言い換えれば、ＡＵＰ１（２２ａ）のチャンネル１について、診断項目１〜３について順次に診断されているときに、同時に、ＡＵＰ１（２２ａ）のチャンネル２についても、診断項目１〜３について順次に診断されている。
【００６０】
このように、第四次実施形態では、アナログユニット・ピンエレクトロニクスの二チャンネルの自己診断やキャリブレーションを並列して行うことができる。その結果、二つのチャンネルを一つずつ順次に自己診断等していた場合に比べ、自己診断等に要する時間を約半分に短縮することができる。
なお、単一テストヘッドの場合においても、上記の第二実施形態のように、同測のアナログユニットの自己診断やキャリブレーションを行ってもよい。
【００６１】
上述した実施の形態においては、本発明を特定の条件で構成した例について説明したが、本発明は、種々の変更を行うことができる。例えば、上述した実施の形態においては、メインフレームとテストヘッドとが分離された構成のシステムＬＳＩテスタの例について説明したが、本発明では、メインフレームとテストヘッドとは一体化されていてもよい。
【００６２】
また、例えば、上述した第一〜第三実施形態においては、テストヘッドを二つ設けた例について説明したが、請求項１〜４に係る本発明においては、二つに限定されず、例えば、三つ以上のテストヘッドを有するシステムＬＳＩテスタやその自己診断回路に適用することができる。
【００６３】
また、例えば、上述した実施形態においては、アナログユニットが二系統のチャンネルＣＨ１及びＣＨ２を有する例について説明したが、本発明では、チャンネル数はこれに限定されない。例えば、各アナログユニットが三系統以上のチャンネルを有していてもよい。
【００６４】
また、例えば、上述の実施形態では、各テストヘッドごとに二系統のアナログユニットを設けた例について説明したが、本発明では、各テストヘッドのアナログユニットの系統数はこれに限定されない。
【００６５】
【発明の効果】
以上、詳細に説明したように、本発明の第一の自己診断回路及び第一のシステムＬＳＩテスタによれば、複数のテストヘッドのアナログユニットの出力電圧を、多チャンネル電圧測定器により並列で測定することがきる。これにより、自己診断やキャリブレーションに要する時間を短縮することができる。
【００６６】
また、本発明の第二の自己診断回路及び第二のシステムＬＳＩテスタによれば、アナログユニットの複数のチャンネルの出力電圧を、多チャンネル電圧測定器により並列で測定することができる。これにより、自己診断やキャリブレーションに要する時間を短縮することができる。
【図面の簡単な説明】
【図１】第一実施形態のシステムＬＳＩテスタ及びその自己診断回路の構成を説明するためのブロック図である。
【図２】第一実施形態の自己診断回路の動作を説明するためのフローチャートである。
【図３】第二実施形態のシステムＬＳＩテスタ及びその自己診断回路の構成を説明するためのブロック図である。
【図４】第二実施形態の自己診断回路の動作を説明するためのフローチャートである。
【図５】同測制御回路の構成を説明するためのブロック図である。
【図６】第三実施形態のシステムＬＳＩテスタ及びその自己診断回路の構成を説明するためのブロック図である。
【図７】第四実施形態のシステムＬＳＩテスタ及びその自己診断回路の構成を説明するためのブロック図である。
【図８】第四実施形態の自己診断回路の動作を説明するためのフローチャートである。
【図９】従来のシステムＬＳＩテスタ及びその自己診断回路の構成を説明するためのブロック図である。
【図１０】従来の自己診断回路の動作を説明するためのフローチャートである。
【図１１】アナログユニット・ピンエレクトロニクスの回路構成を説明するためのブロック図である。
【符号の説明】
１ メインフレーム
２、２ａ、２ｂ テストヘッド
３ 診断用パフォーマンスボード
４ 診断用アナログ経路
５ａ、５ｂ、５ｃ、５ｄ 選択器
６ａ、６ｂ、６ｃ、６ｄ 比較器
７ａ、７ｂ、７ｃ、７ｄ 論理積回路（ＡＮＤ回路）
８ａ、８ｂ、８ｃ、８ｄ レジスタ
１０ デジタルボルトメータ
１１ テストヘッド分配器
１２ａ、１２ｂ アナログユニット
２１ ユニット経路分配器
２２ａ、２２ｂ アナログユニット・ピンエレクトロニクス
１００、１００ａ、１００ｂ 多チャンネル高精度電圧測定器
２１０ ユニット・チャンネル分配器
２２１ ローパスフィルタ（ＬＰＦ）
２２２ ゲイン調整部（ＡＴＴ）
２２３ デジタル／アナログ変換器
Claims (2)
- 単一のテストヘッドを有し、複数のチャンネル別にアナログ試験信号をそれぞれ出力する複数のアナログユニットを設けたシステムＬＳＩテスタを構成する自己診断回路であって、
複数の測定チャンネルを有する多チャンネル電圧測定器と、
前記アナログユニットの前記チャンネルの各々と前記多チャンネル電圧測定器とを接続する診断用アナログ経路と、
前記複数のアナログユニットのいずれかを選択し、選択されたアナログユニットが備える複数のチャンネルを、前記診断用アナログ経路を介して前記多チャンネル電圧測定器に同時かつ個別に接続する経路分配器と、
前記多チャンネル電圧測定器に接続された前記複数のチャンネルのうち少なくとも二以上のチャンネルに対して同一の試験信号を同時に出力させる同測制御回路とを備え、
前記多チャンネル電圧測定器が、前記診断用アナログ経路を介して、複数のチャンネルからの試験信号を並列に測定するとともに、当該複数のチャンネルから同時に出力される同一の試験信号を並列に測定する同測を行う
ことを特徴とする自己診断回路。 - 単一のテストヘッドを有し、複数のチャンネル別にアナログ試験信号をそれぞれ出力する複数のアナログユニットを設け、かつ、自己診断回路を備えたシステムＬＳＩテスタであって、
前記自己診断回路は、
複数の測定チャンネルを有する多チャンネル電圧測定器と、
前記アナログユニットの前記チャンネルの各々と前記多チャンネル電圧測定器とを接続する診断用アナログ経路と、
前記複数のアナログユニットのいずれかを選択し、選択されたアナログユニットが備える複数のチャンネルを、前記診断用アナログ経路を介して前記多チャンネル電圧測定器に同時かつ個別に接続する経路分配器と、
前記多チャンネル電圧測定器に接続された前記複数のチャンネルのうち少なくとも二以上のチャンネルに対して同一の試験信号を同時に出力させる同測制御回路とを備え、かつ、
前記多チャンネル電圧測定器が、前記診断用アナログ経路を介して、複数のチャンネルからの試験信号を並列に測定するとともに、当該複数のチャンネルから同時に出力される同一の試験信号を並列に測定する同測を行う
ことを特徴とするシステムＬＳＩテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001001957A JP4866506B2 (ja) | 2001-01-09 | 2001-01-09 | 自己診断回路及びシステムｌｓｉテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001001957A JP4866506B2 (ja) | 2001-01-09 | 2001-01-09 | 自己診断回路及びシステムｌｓｉテスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002207066A JP2002207066A (ja) | 2002-07-26 |
| JP4866506B2 true JP4866506B2 (ja) | 2012-02-01 |
Family
ID=18870532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001001957A Expired - Fee Related JP4866506B2 (ja) | 2001-01-09 | 2001-01-09 | 自己診断回路及びシステムｌｓｉテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4866506B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100681769B1 (ko) | 2005-07-01 | 2007-02-15 | 한국과학기술연구원 | 다중 채널 일렉트로닉 로드 장치 |
| JP5183447B2 (ja) | 2008-12-12 | 2013-04-17 | 株式会社アドバンテスト | 試験装置および診断方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0763939B2 (ja) * | 1986-10-08 | 1995-07-12 | 日本ニユ−マチツク工業株式会社 | 衝撃動工具 |
| JPH01119772A (ja) * | 1987-11-02 | 1989-05-11 | Mitsubishi Electric Corp | Ｉｃテスター |
| JP2611359B2 (ja) * | 1988-07-28 | 1997-05-21 | 横河電機株式会社 | 半導体テストシステム |
| JPH0337582A (ja) * | 1989-07-03 | 1991-02-18 | Mitsubishi Electric Corp | Ｉｃテスタ |
| JPH06273488A (ja) * | 1993-03-19 | 1994-09-30 | Advantest Corp | Ｉｃ試験装置 |
| JPH0783963A (ja) * | 1993-09-13 | 1995-03-31 | Advantest Corp | 直流試験装置の校正方法 |
| JPH0921846A (ja) * | 1995-07-06 | 1997-01-21 | Hitachi Ltd | 検査装置 |
| JPH0926468A (ja) * | 1995-07-11 | 1997-01-28 | Advantest Corp | 半導体試験装置における周波数／周期測定装置 |
| JPH09145788A (ja) * | 1995-11-28 | 1997-06-06 | Advantest Corp | Ｉｃテストシステム |
| JP3006515B2 (ja) * | 1996-10-18 | 2000-02-07 | 安藤電気株式会社 | Ｄｃ並列測定回路 |
-
2001
- 2001-01-09 JP JP2001001957A patent/JP4866506B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002207066A (ja) | 2002-07-26 |
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