JP2002090421A - 半導体試験装置 - Google Patents

Abstract

(57)【要約】 【課題】従来技術よりも高い自由度が得られ、非同期の
信号を用いるＤＵＴにも容易に対処することができる経
済的な半導体試験装置を提供する。 【解決手段】被測定デバイスに対して必要なテストパタ
ーンを出力し該テストパターンによる該被測定デバイス
からの応答出力をレファレンス電圧と比較して判定する
判定機能を備えた複数のパーピン型ピンエレクトニクス
のおのおののに、個別の基準信号を発生する基準信号発
生器と該個別の基準信号に基づき前記テストパターンを
個別に発生するパターン発生器が個別に搭載されて各ピ
ンエレクトロニクスが独立の異なるタイミングで異なる
パターン発生のシーケンスを実行し得る独立型ピンエレ
クトロニクス群となるように構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、被測定デバイスの
論理機能試験を行うための半導体試験装置に関するもの
で、特に、そのテストパターンの発生に関するものであ
る。

【０００２】

【従来の技術】従来、半導体試験装置（以下テスター）
において、被測定デバイス（以下ＤＵＴ：Device Under
Test ）の論理機能試験（以下テスト）を行うための装
置の代表的な構成方式として、シェアード型とパーピン
型、およびその中間型がある。図９にシェアード型テス
ターの構成例を、図１０にパーピン型テスターの構成例
を示す。

【０００３】図９において、シェアード型テスターは、
テスター本体３０の各部を制御するコントローラ１、基
準信号ＲＡＴＥを発生するＲＡＴＥ発生器２、基準信号
ＲＡＴＥに同期してテストパターンを発生するパターン
発生器（以下ＰＧ）のシーケンス制御部３、基準信号Ｒ
ＡＴＥと同期した複数のタイミングを発生するＰＧのタ
イミング発生器（以下ＴＧ）４、複数のリファレンス電
圧発生器５、ピン毎のテストパターンを格納するＰＧの
パターンメモリ６、最終的にＤＵＴ８に信号を印加しＤ
ＵＴ８からの応答を比較判定する複数のピン群を収容し
たピンエレクトロニクス（以下ＰＥ）群７で構成され
る。

【０００４】図１０において、パーピン型テスターは、
テスター本体３１の各部を制御するコントローラ１、基
準信号ＲＡＴＥを発生するＲＡＴＥ発生器２、基準信号
ＲＡＴＥに同期してテストパターンを発生するＰＧのシ
ーケンス制御部３、ピン毎のテストパターンを格納する
ＰＧのパターンメモリ６、最終的にＤＵＴ８に信号を印
加してＤＵＴ８からの応答を比較判定する複数のピン群
を収容したＰＥ７で構成される。シェアード型テスター
におけるＴＧ４と、リファレンス電圧発生器５は、パー
ピン型テスターでは、各ＰＥに含まれる。

【０００５】

【発明が解決しようとする課題】一般に、パーピン型の
テスターはシェアード型のテスターに比して、各ＰＥ毎
にＴＧやリファレンス電圧発生器を持つため、自由度と
拡張性が高く、テストの高速化が容易である反面、高価
になるといった欠点がある。いずれの型式のテスターで
も、ＲＡＴＥ発生器２とＰＧのシーケンス制御部３は、
複数のＰＥに対して共通であり、テストパターンは時間
軸方向に全てのピンに対して同じように区切らざるを得
ない。従って、ＤＵＴ８のピン数が増えるとピンのパタ
ーンの組み合わせは指数関数的に増加し、パターンメモ
リ６の容量も膨大なものになるといった欠点がある。

【０００６】また、入力パターンのタイミング変化点が
複雑に変化するピンを持つＤＵＴ８では、全てのピンの
テストパターンを時間軸方向に同じ様に区切ることが難
しく、これを解消するためにテスターはより高速な動作
スピードを求められ、同時にＰＥでは何通りかの波形モ
ードと複数のタイミングエッジを必要とし、個々のタイ
ミングエッジ毎に、複数のサイクルに亘るデッドバンド
の解消や比較判定を可能にする為、複数のカウンタやデ
ィレイライン等、一見冗長と思えるような回路などが必
要となり、回路規模が複雑かつ大きくなるといった欠点
がある。

【０００７】図１１に従来のパーピン型のピンエレクト
ロニクス群９の各ピンエレクトロニクス本体９−１〜９
−ｎの構成例をその代表例９−１について示す。図１１
において、１０はＤＵＴ８へ入力波形を印加するドライ
バー、１１はＤＵＴ８からの出力波形を取り込むために
そのＤＵＴ８からの出力波形をリファレンス電圧発生器
５からのリファレンス電圧と比較した比較結果を出力す
るコンパレータ、４は基準信号ＲＡＴＥに基づき複数の
タイミングエッジを発生するタイミング発生器（Ｔ
Ｇ）、１２はドライバー１０への１／０信号とＯＮ／Ｏ
ＦＦ信号を生成する波形生成部、１３はコンパレータ１
１の比較結果を判定する比較判定部、５は前記のリファ
レンス電圧発生器である。一般に、ドライバー１０への
１／０信号を作るために２ないし３個のタイミングエッ
ジと、ドランバー１０へのＯＮ／ＯＦＦ信号を作るため
に１ないし２個のタイミングエッジと、比較判定を行う
ために１ないし２個のタイミングエッジとを要し、合計
で４ないし７個のタイミングエッジが必要である。

【０００８】また、図１２は、従来のテスターでのパタ
ーン作成方法である。図１２において、対象とするＤＵ
Ｔは、ピン１が８０ｎｓ、ピン２が１００ｎｓ、ピン３
が１２０ｎｓの如く２０ｎｓ毎に各ピンの入力パターン
の周期が異なる入力ピンを１６ピン持つデバイスの場合
である。このようなＤＵＴを対象とする場合、図１２に
示すように、全てのピンに対して同じように１００ＭＨ
ｚのＲＡＴＥ周期（＝１０ｎＳ周期）で区切っていかな
ければならないため、１つ１つのパターンが異なり、ピ
ン１，ピン２，…ピン１６では各タイミングエッジはそ
れぞれＲＡＴＥ周期の数で、４，５，６，…１８で変化
することになり、リピートやループ等の圧縮は難しく、
深さは約５１０ｋステップ（（４，５，６，…１８）の
最小公倍数）になる。

【０００９】一般に、ＰＧのシーケンス制御部は１サイ
クル毎に数十ビットの制御メモリを持ち、１サイクルに
１命令を実行している。図１３に従来のＰＧのシーケン
ス制御部３の構成例を示す。図１３において、１４はＲ
ＡＴＥ信号に同期して動作するプログラムカウンタ（以
下ＰＣ）、１５はＰＣ１４のカウント値をアドレスとす
る制御メモリである。制御メモリ１５のビット構成は
「命令コード」と「オペランド」，およびリアルタイム
のタイミング切換りなどの「リアルタイム制御」に分け
られ、１アドレスに数十ビットのビット幅を持つ。１６
は制御メモリの命令コードを解析する命令デコーダ、１
７はリピートやループ等に使用されるカウンタである。
ＰＣ１４のカウント値はパターンメモリ６のアドレスと
して使われるため、パターンのシーケンス制御（リピー
トやループ等によるパターンの圧縮）はＰＣ１４を命令
コードに従って操作することで行われる。すなわち、テ
ストパターンを作成する場合、最も高速に動作するピン
に合わせて、時間軸方向に全てのピンに対して同じよう
に区切るから、ＤＵＴ８の全てのピンが最も高速に動作
するピンに同期したテストしかできないわけであり、非
同期の信号ピンを持つＤＵＴ８のテストはできないとい
う大きな欠点がある。

【００１０】本発明は、従来技術よりも高い自由度が得
られ、非同期の信号を用いるＤＵＴにも容易に対処する
ことができる経済的な半導体試験装置を提供するもので
ある。

【００１１】

【課題を解決するための手段】本発明による半導体試験
装置は、ＲＡＴＥ発生器とＰＧをパーピン型テスターの
ＰＥに含めることで、より自由度の高い、安価なテスタ
ーを実現することができる。すなわち、本発明は、パー
ピン型テスターのＰＥにＲＡＴＥ発生器とＰＧを搭載す
ることを最も主要な特徴とする。すなわち、本発明によ
る半導体試験装置は、被測定デバイスに対して必要なテ
ストパターンを出力し該テストパターンによる該被測定
デバイスからの応答出力をレファレンス電圧と比較して
判定する判定機能を備えた複数のパーピン型ピンエレク
トニクスのおのおののに、個別の基準信号を発生する基
準信号発生器と該個別の基準信号に基づき前記テストパ
ターンを個別に発生するパターン発生器が個別に搭載さ
れて各ピンエレクトロニクスが独立の異なるタイミング
で異なるパターン発生のシーケンスを実行し得る独立型
ピンエレクトロニクス群となるように構成されている。
この方式により、従来装置の欠点であったパターンメモ
リの増大を防ぎ、パーピン型ＰＥのＴＧの回路規模も小
さくすることにより、低価格なテスターを作成すること
が可能であり、今までできなかった非同期の信号ピンを
持つＤＵＴのテストも可能となる。

【００１２】

【発明の実施の形態】本発明により、各ＰＥが個別の周
波数で独立に動作することが可能であり、必要であれば
協調して動作することも可能である。すなわち、前記個
別のタイミングの個別のパターン発生のシーケンスが、
前記独立型ピンエレクトロニクス群の各ピンエレクトロ
ニクスで同期して動作するようにするための協調制御部
を備えて、前記独立型ピンエレクトロニクス群が独立協
調ピンエレクトロニクス群となるように構成することが
できる。さらに、前記各ピンエレクトロニクスにおける
前記パターン発生器には、前記基準信号の基準タイミン
グに同期して前記必要なテストパターンの発生を制御す
るシーケンス制御部を備え、該シーケンス制御部には、
前記基準タイミングのパルスを計数するプログラムカウ
ンタを有し、該プログラムカウンタの計数値をアドレス
として前記必要なパターンの選択が行われることによ
り、該必要なパターン発生のシーケンスがピン毎に制御
されるように構成することができる。前記協調制御部に
は、前記各ピンエレクトロニクスのうちスキャンピンに
指定されたピンエレクトロニクスではスキャンパターン
を発生させそのスキャンピンに指定されなかった他のピ
ンエレクトロニクスをホールド状態にするスキャンパタ
ーン発生同期制御手段を備えることができる。前記協調
制御部には、前記各ピンエレクトロニクス毎に前記パタ
ーンとのマッチがとれたか否かを照会するループ指示を
送出し、該当するピンエレクトロニクスがマッチがとれ
たことを回答させてマッチをとるマッチ手段を備えるこ
とができる。

【００１３】

【実施例】図１に本発明装置における独立協調型ピンエ
レクトロニクス本体１９の構造を例を示す。図１におい
て、１０はＤＵＴ８へ入力波形を印加するドイラバー、
１１はＤＵＴ８からの出力波形を取り込むためにそのＤ
ＵＴ８からの出力波形をリファレンス電圧発生器５から
のリファレンス電圧と比較した比較出力を出力するコン
パレータ、２はＲＡＴＥ発生器、４はＴＧのタイミング
発生器、３ａはピン毎のパターンの発生シーケンスを制
御するシーケンス制御部、６はピン毎の「パターン」を
格納したパターンメモリ、１２はドライバー１０への１
／０信号とＯＮ／ＯＦＦ信号を生成する波形生成部、１
３はコンパレータ１２からの比較出力を判定する比較判
定部、５は前記のリファレンス電圧発生器である。既に
述べたように、ＲＡＴＥ発生器２で発生したＲＡＴＥタ
イミングはシーケンス制御部３ａに供給され、ＲＡＴＥ
タイミングに同期してシーケンス制御部３ａが動作す
る。シーケンス制御部３ａから出力される「アドレス」
信号はパターンメモリ６に供給され、パターンメモリ６
からのパターン発生のシーケンスをピン毎に制御するこ
とが可能になる。同時に、タイミング発生器４で発生さ
れたＴＧタイミングとパターンメモリ６から出力される
「パターンデータ」が波形生成部１２と比較判定部１３
に送られ、ピン毎に異なる周波数でのパターン発生が可
能となる。

【００１４】図２に本発明装置における協調制御部２３
の実施例を示す。協調制御部２３は個々の独立協調型ピ
ンエレクトロニクス本体１９−１〜１９−ｎのシーケン
ス制御部３ａとは別に用意され、そのシーケンス制御部
３ａと協調して動作させるものである。図２において、
２は協調制御部２３を動作させるためのＲＡＴＥ発生
器、３ｂは協調制御部３２の動作シーケンスを制御する
シーケンス制御部、１５はシーケンス制御部３ｂの「制
御コード」を格納した制御メモリ、２０はシーケンス制
御部３ｂからの指示によってＳＣＡＮパターンを発生す
るＳＣＡＮパターン発生器、２２は複数個のＤＵＴ８の
測定とマッチ機能を制御する同測マッチ制御部、２１は
同期制御部、１９は独立協調ピンエレクトロニクス群で
ある。ＲＡＴＥ発生器２とシーケンス制御部３ｂおよび
制御メモリ１５は、独立協調ピンエレクトロニクス本体
１９−１〜１９−ｎのＲＡＴＥ発生器２とシーケンス制
御部３ａと制御メモリ１５の制御コードをそのまま流用
して構成することができる。

【００１５】図３に本発明の、独立協調型ピンエレクト
ロニクスで構成されるテスター本体の実施例を示す。図
３において、１はテスターの各部を制御するコントロー
ラ、２３は協調制御部、１９は独立協調ピンエレクトロ
ニクス群、６はピン毎のパターンを格納するパターンメ
モリ、８はＤＵＴである。

【００１６】本発明装置におけるＲＡＴＥ発生器２とＴ
Ｇ４、および波形生成部１２と比較判定部１３の動作に
ついて、まず説明する。本発明装置において、ＰＥに搭
載されるＲＡＴＥ発生器２とＴＧ４には、従来のパーピ
ン型テスターのＰＥのＴＧを利用することができ、従来
のＰＥが複数のタイミング発生を必要とするのに対し
て、本発明装置におけるＰＥでは、他のＰＥとは独立し
て動作することが可能であるから、ピン毎に１つの変化
点のタイミングのみを発生すればよく、変化点と変化点
の間を１サイクルとすれば、複数サイクルに亘ことは有
りえず回路規模を格段に小さくすることができる。例え
ば、本発明のＰＥでは、ＲＡＴＥ発生器２と１ないし２
個のＴＧ４を持つだけで従来のＰＥと同等のパターン発
生と比較判定が可能である。ここではＴＧ４を１個持
ち、パターンメモリ６を１ＰＥにつき３ビットとした場
合のＤＵＴ８の入力ピン，出力ピン，双方向ピンについ
て順次説明していく。

【００１７】図４に入力ピンの場合を示す。ピン１の入
力パターンは１／０の繰り返しにすぎず、この１／０の
切換わりタイミングにＲＡＴＥ発生器２の基準信号ＲＡ
ＴＥのタイミングを合わせて入力波形を生成する。ま
た、ＤＵＴ８のクロック入力などの定型的なピン２の入
力パターンでは、ＲＡＴＥタイミングとＴＧタイミング
でＲＺ波形等の生成も可能である。この時、３ビットの
パターンデータの内２ビットがそれぞれ、ＲＡＴＥとＴ
Ｇタイミングでの１／０データとして使用される。

【００１８】図５に出力ピンの場合を示す。ピン１の出
力パターンはＤＵＴ８からの応答タイミングに対しての
比較判定の繰り返しにすぎず、この比較タイミングにＲ
ＡＴＥ発生器２の基準信号ＲＡＴＥのタイミングを合わ
せて比較判定を行う。また、ピン２のように、ＲＡＴＥ
タイミングとＴＧタイミングでウィンドウ比較も可能で
ある。この時パターンメモリ６の２ビットが期待値
（Ｈ，Ｌ，Ｚ，Ｘ）データとして使用される。

【００１９】図６に双方向ピンの場合を示す。このとき
のピン１の入出力パターンには、入出力の切り換りタイ
ミングと、入力時は１／０の切り換りタイミング、出力
時は比較判定タイミングが存在する。この場合、入出力
の切り換りタイミングにＲＡＴＥ発生器２の基準信号Ｒ
ＡＴＥのタイミングを合わせて、入力時の１／０切換え
タイミングと、出力時の比較判定タイミングにはＴＧタ
イミングＴＧ１を使用する。この時、パターンデータの
１ビットがＲＡＴＥタイミングでの入出力の切り替えに
使用され、残り２ビットが先に述べたように１／０デー
タもしくは期待値データとして使用される。

【００２０】いずれの場合も、テストの最初のサイクル
では、１／０の切り換りタイミング、比較判定タイミン
グ、入出力の切り換りタイミングにＲＡＴＥ発生器２の
タイミングを合わせるため、ＲＡＴＥ発生器２はオフセ
ットタイミングを持つ。これは従来のパーピン型ＰＥの
ＴＧが持っているリアルタイムタイミング切換え（タイ
ミングオンザフライ）機能をそのまま使用することで可
能である。また、オフセットタイミングは、各ＰＥのタ
イミングのばらつき（ＳＫＥＷ）を補正するためにも使
用される。

【００２１】一般に、ＰＥのロジック回路部分はカスタ
ムＬＳＩを開発して構成される場合が多く、特にパーピ
ン型テスターでのＰＥにおいてはＴＧの高いタイミング
精度が要求されるためＴＧ部の回路構成は複雑かつ精妙
で大規模なものとなり、消費電力も大である。本発明で
は、このＴＧ部の回路を少なくすることで、カスタムＬ
ＳＩの作成においてもクリティカルなタイミングパスを
減らすことができ、精度を上げ易く、回路規模が小さく
することができるため、コスト面でも優位である。ま
た、運転時の消費電力も軽減できるという利点がある。

【００２２】次に、テストパターンの圧縮について説明
する。図７は本発明でのパターン作成方法であり、ピン
毎に１／０のタイミングでＲＡＴＥを設定してリピート
やループを用いれば、各ピンは１／０の２ステップの繰
り返しで制御することができる。すなわち、本発明装置
において、ＰＥに搭載されるＰＧは、他のピンに関係な
く、ピン毎に独立して動作すればよいから、ＮＯＰ（パ
ターンのインクリメント）や、リピート（同一パターン
の繰り返し）や、ループ（複数パターンの繰り返し）程
度の簡単な機能で充分である。また、パターンの圧縮が
充分に期待でき、パターンメモリ６は従来のテスターと
比較して格段に少ない容量ですむ。全体の圧縮率は数十
乃至数百分の１となる。

【００２３】また、図１２のような従来のＲＡＴＥの区
切り方をしたとしても、本発明では各ＰＧ毎にパターン
を圧縮することが可能であり、例えば、図４のピン１は
４個の“１”の区間のリピートと４個の“０”の区間の
リピートを合わせてループすれば良いし、ピン２ではそ
れぞれ５個の“１”と“０”の区間をループすれば良
い。おな、簡単な変換ツールを用意することにより、従
来の方法で作成されたパターン資源に対しても容易に対
処することができる。同様に、入力パターンの周波数が
倍倍になるような入力ピン（メモリＩＣのアドレスピン
等）を持つＤＵＴでは、従来ＡＬＰＧ（アルゴリズミッ
クＰＧ）などの特化されたＰＧの機能を用いて対応して
いるが、本発明のＰＥでは簡単に対応できるためＡＬＰ
Ｇは不要である。

【００２４】多くの場合、テストパターンの作成ではＣ
ＡＤシステムから生成されたパターンをテスター固有の
機能に合わせて変換する作業が必要であるが、一般的な
ＣＡＤシステムから生成されるパターンはピン毎の変化
点のタイミング記述の形式であり、本発明でのパターン
生成方式は非常によく適合し変換の必要がない。

【００２５】ＰＧのシーケンス制御部３ａの動作につい
て説明する。本発明では、パターンメモリのサイズを小
さくしコストを下げることが一つの目的であり、従来の
ように、ＰＥ毎にＰＧの制御メモリ１５に数十ビットの
ビット幅を持たせたのでは、本発明のこの目的を達成す
ることができない。従って、ＰＧを複数サイクルで１命
令を実行するように構成し、制御メモリ１５の記憶内容
を例えば１ビットずつ転送することで制御メモリ１５の
サイズも小さくなるように構成されている。

【００２６】図８に本発明装置におけるＰＧのシーケン
ス制御部３ａ構成例を示す。図８において、１４はＲＡ
ＴＥ信号に同期して動作するプログラムカウンタ（以下
ＰＣ）、１５はＰＣ１４のカウント値をアドレスとする
制御メモリである。「制御コード」のビット構成は１ビ
ットとし、従来の制御メモリの命令コードとオペランド
およびリアルタイムタイミング切換えなどに相当する
「リアルタイム制御」のデータがシーケンスシャルに出
力される。１６はパラレル変換された「制御コード」の
命令コードを解析する命令デコーダ、１７はリピートや
ループ等に使用されるループやレピート等に使用される
カウンタ、１８はシリアル・パラレル変換器である。

【００２７】協調制御部２３によるＳＣＡＮテストとマ
ッチ機能について説明する。多くのＤＵＴでは、ＤＵＴ
の各ピンがあるピンに与えられるクロックに同期して動
作するのも事実であり、ＳＣＡＮテストパターンや、Ｄ
ＵＴの応答に合わせてパターンを発生するようなマッチ
機能の様に、各ＰＥは協調して動作することができるこ
とも必要である。本発明では全てのＰＥのＲＡＴＥ発生
器２を同じ設定にすることで各ＰＥが同期して動作する
ことが可能である。

【００２８】ＳＣＡＮテストの場合、ＳＣＡＮピンに指
定された以外のピンは１／０の状態を保持することにな
る。本発明では、全てのＰＥに対して、協調制御部２３
からＨＯＬＤ指示信号を送りＳＣＡＮピン以外はＨＯＬ
Ｄ状態になるようにする。次にマッチ機能の場合、ＤＵ
Ｔ毎に割り当てられたＰＥのグループはマッチが取れる
までのパターンのループを繰り返す。本発明では、ＤＵ
Ｔ毎にマッチが取れたかどうかを各ＰＥから収集し、Ｄ
ＵＴ毎に割り当てられた各ＰＥのグループに対してルー
プの指示信号を送ることにする。従来方式のマッチ機能
では、ＰＧが共通であることから、複数のＤＵＴのマッ
チを取る場合、マッチが取れたＤＵＴではクロックを停
止するなどして、全てのＤＵＴのマッチが取れるのを待
つための回路などが必要であったが、本発明ではこのよ
うな待ち合わせの制御は必要がない。

【００２９】ＳＣＡＮパターンを使用する場合、全ての
ＰＥは協調して動作し、マスターとしてのシーケンス制
御はＳＣＡＮパターンの指示以外はリピート命令の繰り
返しであり、ピン毎のパターンは各ＰＥ毎のシーケンス
制御部３ａで個別に圧縮される。シーケンス制御部３ｂ
からＳＣＡＮパターンの発生指示が出されると、ＳＣＡ
Ｎパターン発生器２０からはＳＣＡＮパターンとＨＯＬ
Ｄ指示が各ＰＥに送られ、ＳＣＡＮピンに指定されたＰ
ＥではＰＥ毎に持っているパターンデータをＳＣＡＮパ
ターンのデータに切換えパターン発生を行い、ＳＣＡＮ
ピン以外のＰＥはＨＯＬＤ状態になる。

【００３０】ＤＵＴ８毎に割り当てられたＰＥのグルー
プからは、ＰＡＳＳ／ＦＡＩＬ信号が同測マッチ制御部
２２に集められ、ＤＵＴ８毎のＰＡＳＳ／ＦＡＩＬ判定
が行われる。マッチ機能の場合は、ＤＵＴ毎のマッチＰ
ＡＳＳ／ＦＡＩＬ信号が同様に集められ、同測マッチ制
御部２２からＤＵＴ毎にマッチループの指示が各ＰＥに
送られる。このような場合、ＤＵＴ毎のＰＥのグループ
内でＰＥは協調動作をすることになる。

【００３１】また、各ＰＥのシーケンス制御部３ａは全
てのＰＥが協調して動作するために互いに同期が取れる
までＨＯＬＤできるようにしておくことも可能であり、
同期制御部２１からＨＯＬＤ信号が各ＰＥに供給され、
各ＰＥからはＨＯＬＤ状態になったことを示すフラグが
同期制御部２１に送られる。全てのＰＥがＨＯＬＤ状態
になった時点で同期制御部２１はＨＯＬＤ指示信号を下
げ、ＰＥは再び個別の動作を開始することができる。

【００３２】

【発明の効果】以上詳細に説明したように、本発明によ
るＰＥで構成されるテスターは、各ピンエレクトロニク
スが全く独立に動作できるため、従来技術と比較しては
るかに高い自由度が得られ、非同期な信号をもつＤＵＴ
にも容易に対処できる。また、従来方式のテスト方式に
対しても柔軟に対処可能である。ピン毎にテストパター
ンを圧縮できることは、パターンメモリ容量の増大を防
ぎコスト面での大幅な効果を期待することができる。

【図面の簡単な説明】

【図１】本発明装置に用いられる独立協調型ピンエレク
トロニクス本体の構成例を示すブロック図である。

【図２】本発明装置に用いられる協調制御部の構成例を
示すブロック図である。

【図３】本発明装置による独立協調型ピンエレクトロニ
クス群と協調制御部を用いて構成されたテスターの構成
例を示すブロック図である。

【図４】本発明装置における入力ピンのパターン発生例
を示すタイムチャートである。

【図５】本発明装置における出力ピンのパターン発生例
を示すタイムチャートである。

【図６】本発明装置における双方向ピンのパターン発生
例を示すタイムチャートである。

【図７】本発明装置に用いられるパターンの区切り方を
示すタイムチャートである。

【図８】本発明装置に用いられるシーケンス制御部の構
成例を示すブロック図である。

【図９】従来のシェアード型テスターの構成例を示すブ
ロック図である。

【図１０】従来のパーピン型テスターの構成例を示すブ
ロック図である。

【図１１】従来のパーピン型テスターのぴンエレクトロ
ニクス本体の構成例を示すブロック図である。

【図１２】従来方式でのパターンの区切り方を示すタイ
ムチャートである。

【図１３】従来方式に用いられるシーケンス制御部の構
成例を示すブロック図である。

【符号の説明】

１ コントローラ ２ ＲＡＴＥ発生器 ３，３ａ，３ｂ シーケンス制御部 ４ タイミング発生器（ＴＧ） ５ リファレンス電圧発生器 ６ パターンメモリ ７ シェアード型ピンエレクトロニクス群 ８ ＤＵＴ ９ パーピン型ピンエレクトロニクス群 ９−１〜９−ｎ パーピン型ピンエレクトロニクス本体 １０ ドライバー １１ コンパレータ １２ 波形生成部 １３ 比較判定部 １４ プログラムカウンタ（ＰＣ） １５ 制御カウンタ １６ 命令レコーダ １７ ループ，リピートカウンタ １８ シリアル・パラレル変換器 １９ 独立協調ピンエレクトロニクス群 １９−１〜１９−ｎ 独立協調型ピンエレクトロニクス
本体 ２０ ＳＣＡＮパターン発生器 ２１ 同期制御部 ２２ 同測マッチ制御部 ２３ 協調制御部 ３０ シェアード型テスター本体 ３１ パーピン型テスター本体

Claims (5)

【特許請求の範囲】
1. 【請求項１】 被測定デバイスに対して必要なテストパ
   ターンを出力し該テストパターンによる該被測定デバイ
   スからの応答出力をレファレンス電圧と比較して判定す
   る判定機能を備えた複数のパーピン型ピンエレクトニク
   スのおのおののに、個別の基準信号を発生する基準信号
   発生器と該個別の基準信号に基づき前記テストパターン
   を個別に発生するパターン発生器が個別に搭載されて各
   ピンエレクトロニクスが独立の異なるタイミングで異な
   るパターン発生のシーケンスを実行し得る独立型ピンエ
   レクトロニクス群となるように構成された半導体試験装
   置。
2. 【請求項２】 前記個別のタイミングの個別のパターン
   発生のシーケンスが、前記独立型ピンエレクトロニクス
   群の各ピンエレクトロニクスで同期して動作するように
   するための協調制御部を備えて、前記独立型ピンエレク
   トロニクス群が独立協調ピンエレクトロニクス群となる
   ように構成された請求項１に記載の半導体試験装置。
3. 【請求項３】 前記各ピンエレクトロニクスにおける前
   記パターン発生器には、前記基準信号の基準タイミング
   に同期して前記必要なテストパターンの発生を制御する
   シーケンス制御部を備え、 該シーケンス制御部には、前記基準タイミングのパルス
   を計数するプログラムカウンタを有し、該プログラムカ
   ウンタの計数値をアドレスとして前記必要なパターンの
   選択が行われることにより、 該必要なパターン発生のシーケンスがピン毎に制御され
   るように構成されたことを特徴とする請求項１又は２に
   記載の半導体試験装置。
4. 【請求項４】 前記協調制御部には、前記各ピンエレク
   トロニクスのうちスキャンピンに指定されたピンエレク
   トロニクスではスキャンパターンを発生させそのスキャ
   ンピンに指定されなかった他のピンエレクトロニクスを
   ホールド状態にするスキャンパターン発生同期制御手段
   を備えたことを特徴とする請求項２に記載の半導体試験
   装置。
5. 【請求項５】 前記協調制御部には、前記各ピンエレク
   トロニクス毎に前記パターンとのマッチがとれたか否か
   を照会するループ指示を送出し、該当するピンエレクト
   ロニクスがマッチがとれたことを回答させてマッチをと
   るマッチ手段を備えたことを特徴とする請求項２に記載
   の半導体試験装置。