JP4215376B2 - 半導体試験装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、ロジック系テスタ部とアナログ系テスタ部とを備える半導体試験装置に関する。特に、アナログ系テスタ部の各資源（アナログ・モジュール）へ供給するクロックの供給制御機能を備える半導体試験装置に関する。
【０００２】
【従来の技術】
半導体試験装置の機種の中には、被試験デバイス（ＤＵＴ）としてアナログ回路やデジタル回路や高周波回路を内蔵したアナログデバイスやシステムＬＳＩの多くを試験可能とする試験装置がある。このようなＤＵＴを所定のタイミング関係で試験可能とする為には、ロジック系テスタ部とアナログ系テスタ部との両者間のタイミングを同期させて試験実施される。これらを備える半導体試験装置の一例としては、ミックスド・シグナル・テストシステムがある。
【０００３】
従来技術について、図１と図２と図５とを参照して説明する。尚、半導体試験装置は公知であり技術的に良く知られている為、要部を除いてシステム全体の詳細説明を省略する。
図１に示すミックスド・シグナル・テスト・システムの要部構成要素は、デジタルテスタ部ＦＴＵと、アナログリソース７００と、デジタル系とアナログ系との同期を行うイベント・マスタＥＭと、ロジック・シンクロナス・トリガＬＹＮＣと、クロック・マスタＣＭと、その他を備えている。
【０００４】
ＦＴＵは、主にＤＵＴとロジック信号系に係る信号の授受を担当するデジタルテスタ部であって、要部構成要素としてはタイミング発生器ＴＧと、シーケンシャル・パターン発生器ＳＱＰＧと、波形整形器ＦＣと、論理比較器ＤＣとを備えて、テスト・ステーション側のピンエレクトロニクスＰＥとパフォーマンスボードＰＢとを介してＤＵＴに接続される。
【０００５】
アナログリソース７００は、主にＤＵＴのアナログ信号系に係る信号の授受を担当するアナログテスタ部であって、ＤＵＴのアナログ入出力ピンとの間で授受を行う。アナログ信号としては、例えば周波数信号であったり、高速な信号波形であったり、高精度な電圧波形であったりする。これら多様なＤＵＴの試験形態に対応して、速度、分解能、あるいは信号の測定すべき多様な異なる複数種類の信号印加リソース５００や信号測定リソース６００を備えていて、ピンエレクトロニクスＰＥとパフォーマンスボードＰＢとを介して所定に接続される。
【０００６】
信号印加リソース５００のアナログ・モジュールの一例としては任意波形発生器ＡＷＧ、シンセサイザＳＳＧ、高精度電圧発生器ＰＶＳ、オーディオ帯波形発生器ＡＦＧ、ビデオ帯域任意波形発生器ＶＦＧ、その他がある。また、信号測定リソース６００のアナログ・モジュールの一例としてはデジタイザＤＧＴ、サンプリング・デジタイザＳＤＧＴ、高精度電圧測定器ＰＶＭ、取得メモリＡＱＭ、時間測定器ＴＭＵ、オーディオ帯波形デジタイザＡＦＤ、ビデオ帯域波形デジタイザＶＦＤ、その他がある。これらアナログ・モジュールの種類と装着台数については、標準装備、オプション装備によって異なり、またシステム構成によっても異なっている。
【０００７】
クロック・マスタＣＭは、ＦＴＵ側のＴＧからの同期用基準クロックを受けて、これに同期した各種基準クロックを発生したり、また内部で独立した非同期関係で基準クロックを発生したり、また、パフォーマンスボードＰＢ上からの外部クロックを受けて基準クロックを発生することもできる。更に、これらクロック源のクロックを所定に分周した分周クロックも出力できる。これら各種の基準クロック信号をイベント・マスタＥＭへ供給する。
【０００８】
ロジック・シンクロナス・トリガＬＹＮＣは、ＳＱＰＧ内のパターンメモリ上に格納されている所望の試験パターンを受けて、任意のパルスを発生することが可能な所定複数チャンネルのパルス発生源であって、ＦＣとほぼ同様のパルス発生機能を備えている。即ち、プログラム可能な任意のタイミング遅延が可能で、且つプログラム可能な波形に整形されたパルスのイベント発生信号ＥＶｓ１〜ＥＶｓｍの発生源であり、これをイベント・マスタＥＭへ供給する。このイベントパルス信号の主な用途は、上記信号印加リソース５００や信号測定リソース６００の各アナログ・モジュールに対して所定に試験実施可能とするスタート、ストップ、初期化用等の多様なイベント信号の供給用として使用される。
【０００９】
イベント・マスタＥＭ（Event Master）は、上記クロック・マスタＣＭからの複数チャンネルの基準クロックと、ロジック・シンクロナス・トリガＬＹＮＣからの複数チャンネルのイベントパルス信号を受けて、信号印加リソース５００と信号測定リソース６００の個々のアナログ・モジュールへ、試験の実施に対応した所定のクロックＣＬＫ１〜ＣＬｋｎと、プログラム可能なイベントパルスＥＶ１〜ＥＶｎを割付をして分配供給する。
【００１０】
図２は、イベント・マスタＥＭの本願に係る内部原理ブロック図である。構成要素としてはマトリックスＭＴＸ１、ＭＴＸ２と、マスクゲート７０と、マスクレジスタ８０とを備えている。
マトリックスＭＴＸ１、ＭＴＸ２は、複数の入力信号を受けて、アナログ・モジュールに対応するように、複数の出力端へ個別任意に割り付けて選択出力可能なセレクタである。
マスクゲート７０は、出力端から出力するクロックＣＬＫ１〜ＣＬＫｎを個別に禁止可能なゲート手段である。各チャンネルのクロックマスクの設定は、制御ＣＰＵあるいはメインプログラムからマスクレジスタ８０へ設定することで行われる。これは、デバイス試験プログラムの記述中に、例えば試験項目毎に使用されないアナログ・モジュールに対してクロック出力を禁止するように記述することでクロックマスクを行う。
【００１１】
図２の接続例では、アナログ・モジュールとして１台のＡＷＧと、１台のＤＧＴとが接続されている簡明な例を示している。
アナログ・モジュールであるＡＷＧへは、イベント・マスタＥＭの出力端からのクロックＣＬＫ１を供給して、ＡＷＧ内部のメモリＭＥＭから順次コードデータを内部のＤ／Ａ変換器へ供給し、Ｄ／Ａ変換器の出力端から連続的に変化する所定のアナログ電圧波形が発生され、ＰＥを介してＤＵＴへ印加される。イベントパルスＥＶ１は、例えばメモリＭＥＭのアドレス発生のスタートアドレスのリセット等の初期化を行うイベント信号として使用される。尚、イベントパルスＥＶの本数はアナログ・モジュールの種類によって複数本使用するモジュールもある。
【００１２】
同様にして、ＤＧＴへは、イベント・マスタＥＭの別の出力端からのクロックＣＬＫ２を供給して、ＤＵＴから出力されるアナログ波形信号をＰＥを介してＤＧＴの内部のＡ／Ｄ変換器が受けてクロックＣＬＫ２によりＡ／Ｄ変換したコードデータを出力し、これを記憶装置ＭＥＭが受けてクロックＣＬＫ２に同期して順次格納する。イベントパルスＥＶ２は、例えばメモリＭＥＭの格納アドレスの初期化等を行うイベント信号として使用される。
【００１３】
次に、試験項目によって使用されるアナログ・モジュールが切り替えられ、更にこれに対応してＤＵＴへ印加する試験パターンが異なる場合が良くある。図５に示すメインプログラムの測定手順は、この一例を示している。ここでは、第１試験１１０、第２試験１２０、第３試験１３０と順次試験実施されていくときに、使用されるアナログ・モジュールが各々異なり、試験パターンも異なる場合と仮定する。
第１試験１１０、第２試験１２０、第３試験１３０の各内部動作手順は同一であり、ステップ１０１と、ステップ１０２と、ステップ１０３と、ステップ１０４とする。
【００１４】
アナログ・モジュールを切り替えするステップ１０１は、ＦＴＵからの試験パターンの発生が一時停止状態において、メインプログラムの記述に基づき、テスタバスを介してマスクレジスタ８０とマトリックスＭＴＸ１、ＭＴＸ２へ所定の切り替えデータをセットする。これにより、次に使用されるべきアナログ・モジュールへ所定のクロックＣＬＫと、所定のイベントパルスＥＶとが供給され、使用されないアナログ・モジュールへはクロックとイベントパルスの供給が停止される。この切り替え制御に要する時間は、例えば数十マイクロ秒を要する。
ところで、試験の実施時に使用されないアナログ・モジュールに対しては、当該ＥＭ内のマスクゲート７０で、クロック等の供給をその都度マスクするようにしておく必要がある。この理由は、使用されない他のアナログ・モジュールが無用のクロックの供給を受けて動作状態にあると、これらモジュールからの数アンペアから数十アンペアに至るロジック系の無用なスイッチング・ノイズが発生する。このノイズに伴って、測定中のアナログ・モジュール側の、特に高精度な測定精度が要求される測定時のおいて少なからず精度悪化を来してくる。即ち、無用の量子化誤差を招く可能性が高くなってくる。この為、使用されないアナログ・モジュールに対してはクロックの供給を停止させておくことが望まれる。
【００１５】
試験パターンをロードするステップ１０２は、次の試験パターンの発生となるパターンデータがＳＱＰＧのパターンメモリ上へロードされる。あるいは、既にパターンメモリ上へロードされている場合は、発生するスタートアドレスが発生用のアドレスポインターへセットされる。これによれば、次の試験パターンの発生状態になるまでに要する時間は、例えば数十マイクロ秒から数百ミリ秒を要する。
【００１６】
試験パターンを発生させて試験実施するステップ１０３は、使用されるべきアナログ・モジュールへ切り替え後において、試験パターンがＳＱＰＧから発生開始されて、実際に試験項目でのデバイス試験が実施される。従って、この試験実施期間が、デバイスの試験が実行される有効な期間である。
【００１７】
試験パターンの発生を終了するステップ１０４は、当該試験項目でのデバイス試験を終了し、同時に、試験パターンの発生も停止する。
【００１８】
次に、図５の動作手順の中で、図５Ａに示す区間が一時停止期間である。この所要時間は、全ての試験パターンの発生となるパターンデータがＳＱＰＧのパターンメモリ上へロードされているものと仮定しても、数十マイクロ秒から数百マイクロ秒の時間を要している。
一方で、実際に各試験項目でデバイス試験が実施されるステップ１０３の試験実施期間（図５Ｂ参照）の所要時間は、試験されるＤＵＴの回路の集積度やスピードにもよっても異なる為、一概には言えないが、短い所要時間の試験項目では数百マイクロ秒〜数ミリ秒で終了するものがある。従って、一時停止期間と試験実施期間との比較において、一時停止期間が比較的大きな割合を占める場合がある。これに伴って、デバイス試験のスループットを低下させる要因となっている。
【００１９】
【発明が解決しようとする課題】
上述説明したように、一時停止期間と試験実施期間との比較において、一時停止期間が比較的大きな割合を占める場合があり、これに伴って、デバイス試験のスループットを低下させる要因となっている。この点において、従来技術には実用上の難点がある。
【００２０】
そこで、本発明が解決しようとする課題は、ＦＴＵからの試験パターンの発生を実質的に止めることなく、次のアナログ・モジュールへ瞬時に切り替え可能にして、異なるアナログ・モジュールの使用時においても連続的に試験実施可能な半導体試験装置を提供することである。
【００２１】
【課題を解決するための手段】
第１に、上記課題を解決するために、被試験デバイスのデジタル信号系を試験担当するデジタルテスタ部ＦＴＵと、ＤＵＴのアナログ信号系を試験担当するアナログテスタ部と、前記アナログテスタ部にアナログ信号の発生若しくは測定に係るアナログ・モジュールを複数備え、前記アナログ・モジュールが少なくとも１つのクロックＣＬＫを使用してＤＵＴを試験実施する構成を備える半導体試験装置において、
上記デジタルテスタ部ＦＴＵから所定にプログラムされた試験パターンを発生し、前記試験パターンの発生に基づいて、上記アナログ・モジュールが使用するクロックＣＬＫを、リアルタイムにＯＮ／ＯＦＦ制御する手段（例えば、クロック制御用イベントＥＶ１ｃ〜ＥＶｎｃの供給と自動マスク部５０と）を備えて、デバイス試験に使用されるアナログ・モジュールを使用可能状態／アイドル状態に切り替え制御可能として、異なるアナログ・モジュールへ瞬時に切り替えて、デバイス試験を連続的に実施可能にすることを特徴とする半導体試験装置である。
上記発明によれば、ＦＴＵからの試験パターンの発生を実質的に止めることなく、次のアナログ・モジュールへ瞬時に切り替え可能にして、異なるアナログ・モジュールの使用時においても連続的に試験実施可能な機能をイベントマスタに備えてデバイス試験のスループット向上を計った半導体試験装置が実現できる。
【００２２】
第３図は、本発明に係る解決手段を示している。
第２に、上記課題を解決するために、リアルタイムにＯＮ／ＯＦＦ制御する手段は、アナログ・モジュールへ少なくとも１つのクロックＣＬＫを所定に分配して供給するイベント・マスタＥＭ（Event Master）と、上記アナログ・モジュールで使用するクロックであって、基準となるクロック源を前記イベント・マスタＥＭへ供給するクロック・マスタＣＭと、デジタルテスタ部ＦＴＵから発生する所定にプログラムされた試験パターンに基づいて、所定のイベントパルスを複数チャンネル発生して上記イベント・マスタＥＭへ供給するロジック・シンクロナス・トリガＬＹＮＣと、を備えるとき、
上記ＬＹＮＣから供給されるイベントパルス（例えばイベント発生信号ＥＶｓ１〜ＥＶｓｎ）を受けて上記イベント・マスタＥＭで所定に分配したクロック制御用イベントを出力し、前記クロック制御用イベントを受けて、当該アナログ・モジュールから出力するクロック（例えばＣＬＫ１〜ＣＬＫｎ）のクロック出力をＯＮ／ＯＦＦ制御する回路を上記イベント・マスタＥＭ内に備えることを特徴とする上述半導体試験装置がある。
【００２３】
第４図は、本発明に係る解決手段を示している。
また、当該アナログ・モジュールから出力するクロック出力をＯＮ／ＯＦＦ制御する回路の一態様としては、上記ＬＹＮＣから供給されるイベントパルスを所定に分配したクロック制御用イベントを受けて、出力するクロックに同期させたマスク信号を生成する同期化部５５aと、前記マスク信号により出力するクロックの出力をマスクするＡＮＤゲート５２aと、を備えることを特徴とする上述半導体試験装置がある。
【００２４】
【発明の実施の形態】
以下に本発明を適用した実施の形態の一例を図面を参照しながら説明する。また、以下の実施の形態の説明内容によって特許請求の範囲を限定するものではないし、更に、実施の形態で説明されている要素や接続関係が解決手段に必須であるとは限らない。
【００２５】
本発明について、図３と図４とを参照して以下に説明する。尚、従来構成に対応する要素は同一符号を付し、また重複する部位の説明は省略する。
【００２６】
本願に係る要部構成は、図３のイベント・マスタＥＭの内部原理ブロック図に示すように、マトリックスＭＴＸ１、ＭＴＸ２と、自動マスク部５０とを備えている。これは、従来のマスクゲート７０を自動マスク部５０に置き換えた構成である。
【００２７】
本願のマトリックスＭＴＸ２では、新たに出力ポートを追加し、これをクロック制御用イベントＥＶ１ｃ〜ＥＶｎｃとする。クロック制御用イベントＥＶ１ｃ〜ＥＶｎｃはクロックの出力をＯＮ／ＯＦＦする専用のイベント信号であって、自動マスク部５０のアナログ・モジュールに対応する個別自動マスク部５０aへ各々供給する。ここで、マトリックスＭＴＸ２はＬＹＮＣからの信号のみを受けて出力するように割付ける。これによれば、試験パターンにより直接的に目的とするアナログ・モジュールのクロック出力をＯＮ／ＯＦＦ制御できることになる。
但し、クロック制御用イベントＥＶ１ｃ〜ＥＶｎｃは、ＬＹＮＣのイベント発生信号ＥＶｓ１〜ＥＶｓｍを使用する為、使用されるアナログ・モジュールのイベントパルスＥＶ１〜ＥＶｎとは異なるＬＹＮＣのイベント発生信号ＥＶｓ１〜ＥＶｓｍを割り当てるように配慮する必要がある。
【００２８】
自動マスク部５０は、アナログ・モジュールの台数に対応して同一内部構成の個別自動マスク部を備えている。この１チャンネルの個別自動マスク部５０aの内部構成例を図４に示し、そのタイミングチャートと共に説明する。
【００２９】
個別自動マスク部５０aの原理構成要素は、図４に示すように、同期化部５５aと、ＡＮＤゲート５２aとで実現される。この図において、クロック・マスタＣＭから供給を受けるクロックをクロックＷＶＦＧとし、マトリックスＭＴＸ２から当該個別自動マスク部５０aへ供給するクロック制御信号をクロック制御用イベントＥＶ１ｃとし、マトリックスＭＴＸ２から当該アナログ・モジュールへ供給するイベント信号をイベントパルスＥＶ１とする。
更に、ＬＹＮＣから供給されるクロック制御用イベントＥＶ１ｃの出力レベルは、使用されないアナログ・モジュールに対してはクロックＯＦＦとなるローレベル状態となるように試験パターンを作成されているものとする。
【００３０】
同期化部５５aは、使用されていないアナログ・モジュールであることを検出し、更にクロックＷＶＦＧに同期させたマスク信号を出力するものであって、一構成例として、２つのフリップ・フロップＦＦ１、ＦＦ２を直列接続して構成される。これは、当該アナログ・モジュール専用のクロック制御用イベントＥＶ１ｃを受けて、クロックＷＶＦＧのタイミングに同期したマスクゲート信号ＦＦ２dを生成して出力する（図４Ｂ参照）。
【００３１】
ＡＮＤゲート５２aは、上記マスクゲート信号ＦＦ２dがローレベルのときに、クロックＷＶＦＧの出力を禁止し（図４Ｄ参照）、ハイレベルのときに、クロックＷＶＦＧの出力を許可（図４Ｃ参照）する。
これによれば、試験パターンによってクロック制御用イベントＥＶ１ｃの出力レベルをリアルタイムに変更できるからして、各アナログ・モジュールへのクロック供給をリアルタイムにＯＮ／ＯＦＦ制御できる利点が得られる。この結果、図５Ａに示す一時停止期間は瞬時に行われる。例えば、クロックＣＬＫ１が１００ＭＨｚであれば、２０ナノ秒で瞬時に切り替えが行える利点が得られることとなり、この結果、デバイス試験のスループットが実質的に向上できる大きな利点が得られることとなる。特に、アナログ・モジュールを何度も切り替えて試験実施するような試験実施形態においては顕著な利点となる。
【００３２】
尚、本発明の技術的思想は、上述実施の形態の具体構成例、接続形態例に限定されるものではない。更に、本発明の技術的思想に基づき、上述実施の形態を適宜変形して応用してもよい。
また、１つのアナログ・モジュールへ２つ以上のクロックを供給する場合においても、上述技術的思想に基づいて、追加するクロック制御用イベントを用いて同様にして適用可能である。
また、アナログ・モジュールへクロックのみを供給する場合においても、上述技術的思想に基づいて、追加するクロック制御用イベントを用いて同様にして適用可能である。
【００３３】
【発明の効果】
本発明は、上述の説明内容からして、下記に記載される効果を奏する。
上述説明したように本発明によれば、使用するアナログ・モジュールへのクロック供給をリアルタイムに瞬時に切り替えて使用することが可能となる結果、ほぼ連続的にデバイス試験が実施可能となり、切り替えに伴うデバイス試験の一時停止期間は実用上無視できることとなる。この結果、デバイス試験のスループットが低下することが無くなり、実質的にデバイス試験のスループットが向上される大きな利点が得られることとなる。従って本発明の技術的効果は大であり、産業上の経済効果も大である。
【図面の簡単な説明】
【図１】ミックスド・シグナル・テスト・システムの要部構成例。
【図２】従来の、イベント・マスタＥＭの本願に係る内部原理ブロック図。
【図３】本発明の、イベント・マスタＥＭの本願に係る内部原理ブロック図。
【図４】本発明の、自動マスク部の内部構成例と、そのタイミングチャート。
【図５】本発明の、測定手順の一例を示すメインプログラムのアナログ・モジュールを切り替えて試験実施するフローチャートの一例。
【符号の説明】
ＦＦ１，ＦＦ２ フリップ・フロップ
５０ 自動マスク部
５０a 個別自動マスク部
５２a ＡＮＤゲート
５５a 同期化部
７０ マスクゲート
８０ マスクレジスタ
５００ 信号印加リソース
６００ 信号測定リソース
７００ アナログリソース
ＡＷＧ 任意波形発生器
ＣＭ クロック・マスタ
ＤＣ 論理比較器
ＤＧＴ デジタイザ
ＤＵＴ 被試験デバイス
ＥＭ イベント・マスタ（Event Master）
ＦＣ 波形整形器
ＦＴＵ デジタルテスタ部
ＬＹＮＣ ロジック・シンクロナス・トリガ
ＭＴＸ１，ＭＴＸ２ マトリックス
ＰＢ パフォーマンスボード
ＰＥ ピンエレクトロニクス
ＳＱＰＧ シーケンシャル・パターン発生器
ＴＧ タイミング発生器

Claims (4)

1. 被試験デバイスを試験する半導体試験装置であって、
   パターンメモリ上にロードされたパターンデータにより試験パターンを発生して、被試験デバイスのデジタル信号系を試験するデジタルテスタ部と、
   クロックの供給を受けてアナログ信号を発生または測定するアナログ・モジュールを複数有し、被試験デバイスのアナログ信号系を試験するアナログテスタ部と、
   前記デジタルテスタ部が発生する試験パターンに基づいて、イベントパルスを発生するロジック・シンクロナス・トリガと、
   前記ロジック・シンクロナス・トリガが発生したイベントパルスを受けて、前記アナログ・モジュールに供給するクロックをＯＮ／ＯＦＦ制御する自動マスク部と、
   を備える半導体試験装置。
2. 前記アナログテスタ部は、前記アナログ・モジュールを複数有し、
   前記ロジック・シンクロナス・トリガは、前記イベントパルスを複数チャンネル発生し、
   前記自動マスク部は、前記ロジック・シンクロナス・トリガが発生した複数のイベントパルスを受けて、複数の前記アナログ・モジュールに供給する複数のクロックをそれぞれＯＮ／ＯＦＦ制御する
   請求項１に記載の半導体試験装置。
3. 前記ロジック・シンクロナス・トリガが発生した複数チャンネルのイベントパルスを入力して、複数の出力端に割り付けてアナログ・モジュールに分配する複数のイベントパルスおよびクロック制御用の複数のイベントパルスとして出力するマトリクスを更に備え、
   前記自動マスク部は、前記マトリクスからクロック制御用の複数のイベントパルスを受けて、前記複数のアナログ・モジュールに供給する複数のクロックをそれぞれＯＮ／ＯＦＦ制御する
   請求項２に記載の半導体試験装置。
4. 前記自動マスク部は、クロック制御用の複数のイベントパルスの各チャンネルについて、
   クロック制御用のイベントパルスを受けて出力するクロックに同期させたマスク信号を生成する同期化部と、
   前記マスク信号により出力するクロックの出力をマスクするＡＮＤゲートと
   を備える請求項２または３に記載の半導体試験装置。

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