KR20220085978A

KR20220085978A - 반도체 소자 검사 장치

Info

Publication number: KR20220085978A
Application number: KR1020200176016A
Authority: KR
Inventors: 허영기; 김주연
Original assignee: 와이아이케이 주식회사
Priority date: 2020-12-16
Filing date: 2020-12-16
Publication date: 2022-06-23
Also published as: KR102440440B1

Abstract

반도체 소자 검사 장치가 제공된다. 상기 반도체 소자 검사 장치는 제1 및 제2 패턴 데이터를 차례로 발생시키는 알고리즘 패턴 발생기(Algorithmic Pattern Generator; ALPG) 및 알고리즘 패턴 발생기로부터 제1 및 제2 패턴 데이터를 순서대로 입력받고, 제1 및 제2 패턴 데이터를 기초로 피시험 반도체 소자(DUT)에 제1 및 제2 출력 데이터를 인가하는 핀 일렉트로닉스(Pin Electronics; PE)를 포함하되, 핀 일렉트로닉스는, 제1 및 제2 패턴 데이터에 후속하는 제3 패턴 데이터를 제공받는 동안 제2 출력 데이터를 출력하는 신호 발생기(Timing Generator; TG)를 포함하고, 핀 일렉트로닉스는 피시험 반도체 소자로부터 제1 출력 데이터에 대응하는 매치 검출 신호를 제공받는다.

Description

반도체 소자 검사 장치{SEMICONDUCTOR DEVICE INSPECTION EQUIPMENT}

본 발명은 반도체 소자 검사 장치에 관한 것이다.

반도체 소자는 웨이퍼 상태로 생산되고, 반도체 패키지로서의 조립이 완료된 후, 사용자에게 전달되기 전에 최종적으로 전기적 검사를 받게 된다. 이러한 전기적 검사는 웨이퍼 생산 공정이나, 조립 공정에서 발생된 결함을 발견하여 불량품을 제거하고 양품만을 골라내기 위한 작업이다.

특히 대용량화, 고속화, 다핀화가 급격히 진행되고 있는 디램(DRAM) 또는 플래시(Flash) 등과 같은 반도체 소자에서는, 이에 대응하여 전기적 검사공정에서 검사 효율을 높이는 것이 중요한 문제로 대두되고 있다.

최근에는 반도체 소자의 검사 공정은 검사효율을 높이기 위해 반도체 소자 검사 장치(Automatic Test Equipment; ATE)의 하드웨어적인 고속검사 성능을 개선하는 방향으로 연구되고 있다.

검사효율을 높이기 위해 복수의 반도체 소자를 동시에 검사하는데, 복수의 반도체 소자에 대해 프로그램을 수행하기 위해서는 복수의 반도체 소자들이 모두 레디 상태가 되는 매치 결과를 검출해야 하며, 상기 매치 결과에 대한 검사 동작의 효율성을 높여 하드웨어적인 고속검사 성능을 개선할 수 있다.

본 발명이 해결하고자 하는 기술적 과제는 매치 검출 이후 후속하는 검사 시간을 단축시키는 반도체 소자 검사 장치를 제공하는 것이다.

본 발명이 해결하고자 하는 다른 기술적 과제는 매치 검출하는데 테스트 시간을 줄여 검사 시간을 단축시키는 반도체 소자 검사 장치를 제공하는 것이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 소자 검사 장치는 제1 및 제2 패턴 데이터를 차례로 발생시키는 알고리즘 패턴 발생기(Algorithmic Pattern Generator; ALPG) 및 알고리즘 패턴 발생기로부터 제1 및 제2 패턴 데이터를 순서대로 입력받고, 제1 및 제2 패턴 데이터를 기초로 피시험 반도체 소자(DUT)에 제1 및 제2 출력 데이터를 인가하는 핀 일렉트로닉스(Pin Electronics; PE);를 포함하되, 핀 일렉트로닉스는, 제1 및 제2 패턴 데이터에 후속하는 제3 패턴 데이터를 제공받는 동안 제2 출력 데이터를 출력하는 신호 발생기(Timing Generator; TG)를 포함하고, 핀 일렉트로닉스는 피시험 반도체 소자로부터 제1 출력 데이터에 대응하는 매치 검출 신호를 제공받는다.

상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 소자 검사 장치에서, 제1 패턴 데이터는 매치 커맨드에 대응하고, 핀 일렉트로닉스는 피시험 반도체 소자에 매치 커맨드를 제공한다.

상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 소자 검사 장치에서, 신호 발생기는, 매치 검출 신호에 대응하여 제2 출력 데이터를 출력한다.

상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 소자 검사 장치에서, 핀 일렉트로닉스는, 제2 및 제3 패턴 데이터를 저장하는 메모리를 더 포함한다.

상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 소자 검사 장치에서, 신호 발생기는 메모리에 저장된 패턴 데이터를 기초로 피시험 반도체 소자에 매치 커맨드를 제공한다.

상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 소자 검사 장치에서, 핀 일렉트로닉스는, 메모리에 패턴 데이터가 저장될 수 없다고 판단되면, 알고리즘 패턴 발생기에 패턴 정지 요청 신호를 제공한다.

상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 소자 검사 장치에서, 신호 발생기는, 매치 검출 신호에 대응하는 매치 결과 신호를 제공받고, 매치 결과 신호에 대응하여 플래그 비트 신호를 출력하는 판단부를 포함한다.

상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 소자 검사 장치에서, 신호 발생기는, 플래그 비트 신호 및 클록 신호를 기초로 생성된 ZOH 클록 신호에 동기하여 제2 패턴 데이터를 제1 플립플롭 데이터로 출력하는 제1 플립플롭 및 클록 신호에 동기하여 제1 플립플롭 데이터를 제2 출력 데이터로 출력하는 제2 플립플롭을 더 포함한다.

상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 소자 검사 장치에서, 판단부는 클록 신호를 수신하고, 판단부는 클록 신호를 기초로 제1 플래그 비트 신호를 출력하고, 제1 플래그 비트 신호를 기초로, ZOH 클록 신호의 토글 동작이 수행된다.

상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 소자 검사 장치에서, 판단부는 매치 커맨드 신호를 수신하고, 매치 커맨드에 대응하여 제2 플래그 비트 신호를 출력하되, 매치 커맨드 신호는 제1 패턴 데이터에 대응하고, 제2 플래그 비트 신호를 기초로, ZOH 클록 신호의 토글 동작이 비수행된다.

상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 소자 검사 장치는 제1 및 제2 패턴 데이터를 차례로 발생시키는 알고리즘 패턴 발생기(Algorithmic Pattern Generator; ALPG), 제1 및 제2 패턴 데이터를 순서대로 입력받고, 제1 및 제2 패턴 데이터를 기초로 제1 피시험 반도체 소자(DUT)에 제1 및 제2 출력 데이터를 인가하고, 제1 피시험 반도체 소자로부터 제1 출력 데이터에 대응하는 제1 매치 검출 신호를 제공받는 제1 핀 일렉트로닉스(Pin Electronics; PE) 및 알고리즘 패턴 발생기로부터 제1 및 제2 패턴 데이터를 순서대로 입력받고, 제1 및 제2 패턴 데이터를 기초로 제2 피시험 반도체 소자에 제3 및 제4 출력 데이터를 인가하고, 제2 피시험 반도체 소자로부터 제3 출력 데이터에 대응하는 제2 매치 검출 신호를 제공받는 제2 핀 일렉트로닉스 및 제1 핀 일렉트로닉스로부터 제1 매치 검출 신호에 대응하는 제1 디지털 신호를 제공받고, 제2 핀 일렉트로닉스로부터 제2 매치 검출 신호에 대응하는 제2 디지털 신호를 제공받고, 제1 및 제2 디지털 신호를 기초로 제1 및 제2 핀 일렉트로닉스에 매치 결과 신호를 제공하는 AND 연산기를 포함하되, 제1 핀 일렉트로닉스는 매치 결과 신호 및 제2 패턴 데이터를 기초로 제2 출력 데이터를 생성하고, 제2 핀 일렉트로닉스는 매치 결과 신호 및 제4 패턴 데이터를 기초로 제4 출력 데이터를 생성한다.

상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 소자 검사 장치는, 제1 핀 일렉트로닉스는, 매치 결과 신호를 제공받고, 매치 결과 신호에 대응하여 제1 플래그 비트 신호를 출력하는 제1 판단부를 포함하고, 제2 핀 일렉트로닉스는, 매치 결과 신호를 제공받고, 매치 결과 신호에 대응하여 제2 플래그 비트 신호를 출력하는 제2 판단부를 포함한다.

상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 소자 검사 장치에서, 제1 핀 일렉트로닉스는, 제1 플래그 비트 신호 및 클록 신호를 기초로 생성된 제1 ZOH 클록 신호에 동기하여 제2 패턴 데이터에 대해 제1 플립플롭 데이터를 출력하는 제1 플립플롭 및 클록 신호에 동기하여 제1 플립플롭 데이터를 제2 출력 데이터로 출력하는 제2 플립플롭을 더 포함하고, 제2 핀 일렉트로닉스는, 제2 플래그 비트 신호 및 클록 신호를 기초로 생성된 제2 ZOH 클록 신호에 동기하여 제4 패턴 데이터에 대해 제2 플립플롭 데이터를 출력하는 제3 플립플롭 및 클록 신호에 동기하여 제2 플립플롭 데이터를 제4 출력 데이터로 출력하는 제4 플립플롭을 더 포함한다.

상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 소자 검사 장치에서, 제1 플래그 비트 신호에 의해 제1 ZOH 클록 신호의 토글 동작이 수행되고, 제2 플래그 비트 신호에 의해 제2 ZOH 클록 신호의 토글 동작이 수행된다.

상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 소자 검사 장치에서, 제1 판단부 및 제2 판단부는 클록 신호를 수신하고, 제1 판단부는 클록 신호를 기초로 제1 플래그 비트 신호를 출력하고, 제2 판단부는 클록 신호를 기초로 제2 플래그 비트 신호를 출력하고, 제1 플래그 비트 신호를 기초로 제1 ZOH 클록 신호의 토글 동작이 수행되고, 제2 플래그 비트 신호를 기초로 제2 ZOH 클록 신호의 토글 동작이 수행된다.

상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 소자 검사 장치에서 제1 핀 일렉트로닉스는, 제1 및 제2 패턴 데이터에 후속하는 제3 패턴 데이터를 제공받는 동안 제2 출력 데이터를 출력하고, 제2 핀 일렉트로닉스는, 제3 패턴 데이터를 제공받는 동안, 제4 출력 데이터를 출력한다.

도 1은 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 장치를 설명하기 위한 블록도이다.
도 2는 본 발명의 몇몇 실시예에 따른 핀 일렉트로닉스를 설명하기 위한 블록도이다.
도 3은 본 발명의 몇몇 실시예에 따른 신호 발생기를 설명하기 위한 블록도이다.
도 4는 본 발명의 몇몇 실시예에 따른 매치 AND 연산기를 설명하기 위한 블록도이다.
도 5는 본 발명의 몇몇 실시예들에 따른 반도체 소자 검사 장치의 동작을 설명하기 위한 레더 다이어그램이다.
도 6 내지 도 8은 본 발명의 몇몇 실시예들에 따른 반도체 소자 검사 장치의 동작을 설명하기 위한 도면들이다.
도 9은 본 발명의 몇몇 실시예들에 따른 반도체 소자 검사 장치의 효과를 설명하기 위한 도면이다.

본 발명의 실시예들은 첨부된 도면을 참조하여 상세히 기재된다. 동일한 구성요소는 다른 도면에 표시되어 있지만 동일 또는 유사 참조 숫자로 지정된다. 이하의 설명에서, 상세한 구성 및 구성 요소와 같은 구체적인 세부사항은 단지 본 발명의 실시예들의 전반적인 이해를 돕기 위해 제공된다. 따라서, 본원에 기재된 실시예들의 다양한 변경 및 변형이 본 발명의 범위에서 벗어나지 않고 이루어질 수 있다는 것이 당업자에게 명백할 것이다. 또한 명확성과 간결을 위해 잘 알려진 기능 및 구조에 대한 설명이 생략될 수 있다. 아래에 설명된 용어는 본 발명의 기능을 고려하여 정의된 용어이며, 사용자, 이용자의 의도 또는 관습에 따라 다를 수 있다. 따라서 용어의 정의는 본 명세서 전반에 걸쳐 내용에 따라 결정되어야 한다.

본 발명은 다양한 변형 및 다양한 실시예를 가질 수 있으며, 그 중 실시예는 수반되는 도면을 참조하여 아래에 상세히 기술된다. 그러나, 본 발명은 본 실시예에 한정되지 않으나, 본 발명의 범위 내에서 모든 수정, 등가물 및 대안을 포함한다는 것을 이해되어야 한다.

제1, 제2 등의 서수 번호를 포함하는 용어는 다양한 요소를 설명하기 위해 사용될 수 있지만, 구조적 요소는 서수 번호를 포함하는 상기 용어에 의해 제한되지 않는다. 상기 용어는 한 요소를 다른 요소와 구별하는 데만 사용될 수 있다. 예를 들어, 본 발명의 범위에서 벗어나지 않고, 제1 구조 구성요소는 제2 구조 구성요소로 지칭될 수 있다. 유사하게, 제2 구조 구성요소는 제1 구조 구성요소라고도 할 수 있다. 본원에서 사용되는 바와 같이, 용어 "및/또는"은 하나 이상의 연관된 항목의 임의의 및 모든 조합을 포함한다.

본원에서 사용되는 모든 용어는 단지 본 발명의 다양한 실시예를 설명하기 위해 사용되지만, 본 발명을 제한하기 위한 것은 아니다. 단수 형태는 문맥이 달리 명확하게 나타내지 않는 한 복수형을 포함하도록 의도된다. 본 발명에 있어서, 용어 "포함" 또는 "가지고 있다"는 것은 특징, 숫자, 단계, 동작, 구조 구성요소, 부분, 또는 이들의 조합의 존재를 나타내고, 이들의 존재 또는 하나 이상의 다른 특징, 숫자, 단계, 작업, 구조 구성요소, 부품 또는 이들의 조합의 존재 나 추가 확률을 배제하지 않는다는 것을 이해하여야 한다.

본원에서 사용되는 모든 용어는 달리 정의되지 않는 한, 본 발명이 속한 기술 분야의 당업자가 이해하는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의된 용어와 같은 용어는 관련 기술 분야의 문맥적 의미와 동일한 의미를 가지는 것으로 해석되어야 하며, 본 발명에 명확하게 정의되지 않는 한 이상적이거나 지나치게 형식적인 의미를 가지는 것으로 해석되어서는 안된다.

몇몇 실시예들에 따른 전자 장치는 다양한 유형의 전자 장치 중 하나일 수 있다. 상기 전자 장치는 예를 들어, 휴대용 통신 장치(예를 들어, 스마트폰), 컴퓨터, 휴대용 멀티미디어 디바이스, 휴대용 의료 기기, 카메라, 웨어러블 디바이스, 또는 가전제품을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 전자 장치는 상술한 것들에 한정되지 않는다.

본원에서 사용된 용어는 본 발명을 제한하기 위한 것이 아니라, 해당 실시예에 대한 다양한 변경, 등가물 또는 교체를 포함하기 위한 것이다. 첨부된 도면의 설명과 관련하여, 유사한 참조 숫자는 유사하거나 관련된 요소를 참조하는데 사용될 수 있다. 항목에 해당하는 명사의 단수 형식에는 관련 문맥이 달리 명확하게 나타내지 않는 한, 복수형이 포함될 수 있다. 본원에서 사용되는 바와 같이, "A 또는 B", "A 및 B 중 적어도 하나", "A 또는 B 중 적어도 하나", "A, B 또는 C", "A, B 및 C 중 적어도 하나", "A, B 또는 C 중 적어도 하나"와 같은 각각의 구는 해당 구들 중 하나에 함께 열거된 항목의 가능한 모든 조합을 포함할 수 있다. 본원에서 사용되는 바와 같이, "1차", "2차", "제1" 및 "제2"와 같은 용어는 대응하는 구성요소와 다른 구성요소를 구별하기 위해 사용될 수 있지만, 다른 측면(예를 들어, 중요도 또는 차수)에서 구성요소를 제한하기 위한 것은 아니다. 구성요소(예: 제1 구성요소)가 "동작으로" 또는 "통신하여"이라는 용어의 유무에 관계없이, 다른 요소(예: 제2 구성요소)"에 연결된", "와 결합된", "에 결합된", "와 연결된" 또는 "에 연결"됐다고 지칭되는 경우, 상기 구성요소는 다른 구성요소에 직접(예를 들어, 유선), 무선 또는 제3 구성요소를 통해 직접 결합될 수 있다.

본원에서 사용되는 바와 같이, 용어 "모듈"은 하드웨어, 소프트웨어 또는 펌웨어에 구현된 유닛을 포함할 수 있으며, 다른 용어들, 예를 들어, "로직", "로직 블록", "부분" 및 "회로"와 같은 다른 용어와 상호 교환적으로 사용될 수 있다. 모듈은 하나 이상의 기능을 수행하도록 조정된 하나의 복합적 구성 요소, 또는 최소 단위 또는 이의 일부일 수 있다. 예를 들어, 일 실시예에 따르면, 모듈은 애플리케이션 특이적 집적 회로(ASIC)의 형태로 구현될 수 있다.

도 1은 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 장치를 설명하기 위한 블록도이다. 도 2는 본 발명의 몇몇 실시예에 따른 핀 일렉트로닉스를 설명하기 위한 블록도이다. 도 3은 본 발명의 몇몇 실시예에 따른 신호 발생기를 설명하기 위한 블록도이다. 도 4는 본 발명의 몇몇 실시예에 따른 매치 AND 연산기를 설명하기 위한 블록도이다.

도 1 내지 도 4를 참조하면, 반도체 소자 검사 장치(100)는 프로세서(110), 알고리즘 패턴 발생기(Algorithmic Pattern Generator; ALPG)(120), 제1 내지 제n 핀 일렉트로닉스(Pin Electronics; PE)(130_1-130_n), 제1 내지 제n 채널(140_1-140_n) 및 매치 AND 연산기(150)를 포함할 수 있다.

프로세서(110)는 피시험 반도체 소자(Device Under Test; DUT)(200_1-200_n)에 인가할 파형에 대한 테스트 프로그램이 실행된다. 그리고, 나머지 구성요소들에 대한 전반적인 제어 역할을 수행한다.

테스트 프로그램은, 직류검사, 교류검사 및 기능 검사등을 수행할 수 있고, 이때 기능검사는 반도체 메모리 소자, 예컨대 디램(DRAM) 또는 플래시(Flash) 등의 실제 동작 프로그램에 맞추어 그 기능을 확인할 수 있다.

즉, 테스트 프로그램은 반도체 소자 검사 장치(100)에서 만들어진 신호를 피시험 반도체 소자(200_1-200_n)에 쓰고 그것을 피시험 반도체 소자(200_1-200_n)에서 읽어 들인 후 예상 패턴(expected pattern)과 비교하여 확인함으로써 피시험 반도체 소자(200_1-200_n)에 대한 전기적인 검사를 수행한다.

피시험 반도체 소자(DUT)에 인가될 파형의 내용은 패턴의 형태(테스트 벡터라고도 함)로 만들어져 알고리즘 패턴 발생기(120) 내의 패턴 메모리에 입력 저장되는데, 알고리즘 패턴 발생기(120)는 패턴 메모리에 저장된 패턴 데이터를 이용하여 핀 일렉트로닉스(130_1-130_n)를 통해 순차적으로 로직 데이터를 출력하게 한다. 상기 출력된 로직 데이터는 피시험 반도체 소자(DUT)에 인가될 어드레스, 데이터 및 매치 커맨드/라이트 커맨드/이레이즈 커맨드 등을 포함하는 커맨드 등을 포함한다.

본원 발명의 몇몇 실시예들에 따른 알고리즘 패턴 발생기(120)는 복수의 패턴 데이터(PD)를 차례대로 복수의 제1 내지 제n 핀 일렉트로닉스(130_1-130_n)에 각각 전달할 수 있고, 제1 내지 제n 핀 일렉트로닉스(130_1-130_n)로부터 패턴 정지 요청 신호를 수신할 수 있다. 알고리즘 패턴 발생기(120)는 제1 내지 제n 핀 일렉트로닉스(130_1-130_n)로부터 패턴 정지 요청 신호를 수신하기 전에, 복수의 패턴 데이터(PD)를 일정한 주기로 연속적으로 제공할 수 있다.

각각의 제1 내지 제n 핀 일렉트로닉스(130_1-130_n)는 각각의 제1 내지 제n 채널(140_1-140_n)을 통해 제1 내지 제n 피시험 반도체 소자(200_1-200_n)에 연결되어 제1 내지 제n 피시험 반도체 소자(200_1-200_n)에 로직 데이터를 제공할 수 있고, 각각의 제1 내지 제n 핀 일렉트로닉스(130_1-130_n)는 제1 내지 제n 채널(140_1-140_n)을 통해 피시험 반도체 소자(200_1-200_n)의 상태 신호를 제공받을 수 있다.

도 2를 참조하면, 핀 일렉트로닉스(130)는 신호 발생기(131), 메모리(132) 및 디지털 컨버터(133)를 포함할 수 있다. 핀 일렉트로닉스(130)는 도 1의 제1 내지 제n 핀 일렉트로닉스(130_1-130_n)로 대응될 수 있고, 후술할 각각의 신호 발생기(131), 메모리(132) 및 디지털 컨버터(133)의 설명은 도 1의 제1 내지 제n 핀 일렉트로닉스(130_1-130_n) 내에 포함되는 신호 발생기, 메모리 및 디지털 컨버터의 설명에 적용되는 것은 자명하다.

도 3을 참조하면, 신호 발생기(131)는 알고리즘 패턴 발생기(120)로부터 복수의 패턴 데이터(PD) 및 클록 신호(CLK)를 제공받을 수 있고, 알고리즘 패턴 발생기(120)에 패턴 정지 요청 신호를 제공하고, 피시험 반도체 소자(200)에 복수의 패턴 데이터(PD) 및 클록 신호(CLK)에 대응하는 복수의 출력 데이터(PD_out)를 제공할 수 있다. 출력 데이터(PD_out)는 전술한 로직 데이터에 해당할 수 있다.

신호 발생기(131)는 제1 플립플롭(1311), 제2 플립플롭(1312), 판단부(1313), 클록 AND 연산기(1314) 및 비교기(1316)를 포함할 수 있다.

제1 플립플롭(1311)은 알고리즘 패턴 발생기(120)에 제공되는 복수의 패턴 데이터(PD) 또는 메모리(132)에서 제공되는 저장된 패턴 데이터(PD')를 제공받을 수 있고, 클록 AND 연산기(1314)로부터 제공되는 ZOH 클록 신호(ZOH_Rate)에 동기하여 플립플롭 데이터(FD)를 출력하여 제2 플립플롭(1312)에 제공할 수 있다.

제2 플립플롭(1312)은 제1 플립플롭(1311)에서 제공되는 플립플롭 데이터(FD)를 제공받을 수 있고, 클록 신호(CLK)에 동기하여 출력 데이터(PD_out)를 출력하여 채널(CH)을 통해 피시험 반도체 소자(200)에 제공할 수 있다. 도면상에 도시되지 않았지만 드라이버를 경유하여 출력 크기가 조정될 수 있다.

판단부(1313)는 클록 신호(CLK), 매치 커맨드 신호(M_CMD) 및 매치 AND 연산기(150)로부터 제공되는 매치 결과 신호(MatchO)를 입력받고, 입력되는 클록 신호(CLK), 매치 커맨드 신호(M_CMD) 및 매치 결과 신호(MatchO)에 따라 플래그 비트(F/B)를 출력한다. 매치 커맨드 신호(M_CMD)는, 제1 플립플롭(1311)에 패턴 데이터(PD) 또는 저장된 패턴 데이터(PD') 중 매치 커맨드에 대응되는 패턴 데이터가 제공될 때 입력되는 데이터거나, 패턴 데이터(PD) 또는 저장된 패턴 데이터(PD')일 수 있다.

판단부(1313)는, 매치 커맨드 신호(M_CMD)가 입력되는 경우 하이 레벨의 제2 플래그 비트 신호(2^nd F/B, 도 5 참조) 출력한다. 제2 플래그 비트 신호(2^nd F/B) 이후, 미리 정해진 수의 사이클 클록 신호(CLK)가 입력되거나 하이 레벨의 매치 결과 신호(MatchO)가 입력되면, 로우 레벨의 제1 플래그 비트 신호(1^st F/B, 도 5 참조)를 출력한다. 판단부(1313)가 출력하는 플래그 비트(F/B)의 레벨은 위와 같은 하이/로우 레벨 예시에 제한되지 않으며, 인버터 배치 등의 설계 변경에 따라 하이/로우 레벨은 변동될 수 있다.

클록 AND 연산기(1314)는 판단부(1313)로부터 인버트된 플래그 비트(F/B)를 제공받고 제1 플립플롭(1311)에 ZOH 클록 신호(ZOH_Rate)를 출력할 수 있다.

클록 AND 연산기(1314)는 제2 플래그 비트 신호(2^nd F/B)를 제공받아 ZOH 클록 신호(ZOH_Rate)의 토글 동작이 비수행되도록 한다. ZOH 클록 신호(ZOH_Rate)의 토글 동작이 비수행되기 때문에, 제1 플립플롭(1311)은 패턴 데이터(PD)에 대응되는 플립플롭 데이터(FD)를 출력하지 못한다.

클록 AND 연산기(1314)는 제1 플래그 비트 신호(1^st F/B)를 제공받아 ZOH 클록 신호(ZOH_Rate)의 토글 동작이 수행되도록 한다. ZOH 클록 신호(ZOH_Rate)의 토글 동작이 수행되기 때문에, 제1 플립플롭(1311)은 패턴 데이터(PD)에 대응되는 플립플롭 데이터(FD)를 출력한다.

비교기(1316)는 디지털 컨버터(133)로부터 제공되고 피시험 반도체 소자(200)의 상태 신호에 대응하는 하이/로우 데이터(H/L)를 입력받고, 하이/로우 데이터(H/L)를 미리 저장된 기대치와 비교하여 피시험 반도체 소자(200)의 매치 패스/페일을 판정하고, 판정 결과에 따라 디지털 신호(DD)를 매치 AND 연산기(150)에 제공한다.

도 2를 참조하면, 메모리(132)는 핀 일렉트로닉스(130)에 연속적으로 제공되는 패턴 데이터(PD)를 저장할 수 있다. 패턴 데이터(PD) 중 제1 플립플롭(1311, 도 3 참조)로 바로 입력되지 않는 패턴 데이터(PD)를 저장하고, 저장된 패턴 데이터(PD)를 제1 플립플롭(1311)로 제공할 수 있다.

메모리(132)의 저장 용량보다 많은 데이터의 패턴 데이터(PD)를 제공받는 경우, 신호 발생기(131)는 알고리즘 패턴 발생기(120)로 패턴 정지 요청 신호를 제공한다. 이후, 실시예에 따라 신호 발생기(131)의 패턴 요청 신호에 따라 알고리즘 패턴 발생기(120)는 다시 패턴 데이터(PD)를 제공할 수 있다.

디지털 컨버터(133)는 피시험 반도체 소자(200)로부터 피시험 반도체 소자(200)의 매치 검출 상태 신호를 제공받고, 상기 상태 신호를 하이/로우 데이터(H/L)로 변환하여 신호 발생기(131)에 제공할 수 있다.

도 1 및 도 4를 참조하면, 매치 AND 연산기(150)는 각각의 제1 내지 제n 핀 일렉트로닉스(130_1-130_n)의 신호 발생기(131)들로부터 제1 내지 제n 디지털 신호(DD1-DDn)를 제공받을 수 있고, 제1 내지 제n 디지털 신호(DD1-DDn)에 따라 매치 결과 신호(MatchO)를 출력하여 각각의 제1 내지 제n 핀 일렉트로닉스(130_1-130_n)의 신호 발생기(131)로 제공할 수 있다.

제1 내지 제n 핀 일렉트로닉스(130_1-130_n)들의 모든 신호 발생기(131)가 매치 패스에 대응하는 제1 내지 제n 디지털 신호(DD1-DDn)를 제공하는 경우, 매치 AND 연산기(150)는 하이 레벨의 매치 결과 신호(MatchO)를 출력하여 모든 제1 내지 제n 핀 일렉트로닉스(130_1-130_n)의 신호 발생기(131)에 제공할 수 있다. 하이 레벨의 매치 결과 신호(MatchO)는 모든 피시험 반도체 소자(200_1-200_n)가 매치 패스됨을 의미한다.

도 5는 본 발명의 몇몇 실시예들에 따른 반도체 소자 검사 장치의 동작을 설명하기 위한 레더 다이어그램이다. 도 6 내지 도 8은 본 발명의 몇몇 실시예들에 따른 반도체 소자 검사 장치의 동작을 설명하기 위한 도면들이다.

도 5 및 도 6을 참조하면, 알고리즘 패턴 발생기(120)는 순차적으로 제1 패턴 데이터 내지 제4 패턴 데이터(P1-P4)를 모든 핀 일렉트로닉스(130)에 제공한다(S111-S114).

제1 패턴 데이터(P1) 및 제4 패턴 데이터(P4)는 매치 커맨드에 대응하고, 제2 패턴 데이터(P3) 및 제3 패턴 데이터(P4)는 라이트 커맨드/리드 커맨드/이레이즈 커맨드 등을 포함하는 프로그램 커맨드에 대응할 수 있다. 패턴 데이터 전송의 순서는 예시적인 것으로, 본원 발명의 기술적 사상은 상기 패턴 데이터의 전송 순서에 제한되지 않는다.

알고리즘 패턴 발생기(120)는 일정한 주기(T)마다 제1 패턴 데이터 내지 제4 패턴 데이터(P1-P4)를 연속하게 모든 핀 일렉트로닉스(130)에 제공한다. 핀 일렉트로닉스(130)는 제1 시간(t1)에 제1 패턴 데이터(P1)를 제공받는다. 후속하는 제2 내지 제4 패턴 데이터(P2-P4)는 핀 일렉트로닉스(130)의 메모리(132)에 저장될 수 있다.

핀 일렉트로닉스(130)는 제1 패턴 데이터(P1)가 매치 커맨드에 대응하는 것을 결정한다(S120). 따라서, 판단부(1313)에 매치 커맨드 신호(M_CMD)가 입력되고, 그에 따라 판단부(1313)는 하이 레벨의 제2 플래그 비트(2^nd F/B)를 출력하고, ZOH 클록 신호(ZOH_Rate)의 토글 동작이 비수행되도록 한다.

제1 패턴 데이터(P1)가 매치 커맨드에 대응된다고 판단되면, 신호 발생기(131)는 제1 출력 데이터(P1_out)를 출력하여, 피시험 반도체 소자(200)에 제공한다(S130).

피시험 반도체 소자(200)는 제1 출력 데이터(P1_out)에 따라 매치 동작을 수행한다(S140). 핀 일렉트로닉스(130)는 피시험 반도체 소자(200)의 매치 동작 완료 후, 피시험 반도체 소자(200)로부터 매치 검출 신호를 제공받는다(S150).

도 7을 추가적으로 참조하면, 핀 일렉트로닉스(130)의 비교기(1316)는 매치 동작 완료됐다는 매치 검출 신호에 대응하여 하이 레벨의 디지털 신호(DD)를 매치 AND 연산기(150)에 제공한다(S161).

매치 AND 연산기(150)가 모든 핀 일렉트로닉스(130)로부터 하이 레벨의 디지털 신호(DD) 제공받으면, 하이 레벨의 매치 결과 신호(MatchO)를 생성하여 모든 핀 일렉트로닉스(130)에 제공한다(S162, S163).

판단부(1313)는 하이 레벨의 매치 결과 신호(MatchO)에 따라 제2 시간(t2)에 로우 레벨의 제1 플래그 비트(1^st F/B)를 출력하고, ZOH 클록 신호(ZOH_Rate)의 토글 동작이 수행되도록 하고, 신호 발생기(131)는 제2 시간(t2) 이후로 패턴 데이터에 대응되는 출력 데이터를 출력한다.

신호 발생기(131)는, 제1 및 제2 패턴 데이터(P1, P2) 이후로 일정 주기로 후속하는 제3 패턴이 제공되는 동안, 제2 패턴 데이터(P2) 기초로 하는 제2 출력 데이터(P2_out)를 출력한다(S171).

신호 발생기(131)는 제2 출력 데이터(P2_out)의 출력 이후로 제3 패턴 데이터(P2) 기초로 하는 제3 출력 데이터(P3_out)를 출력한다(S172).

신호 발생기(131)는 제3 시간(t3)에 제4 패턴 데이터(P1)를 제공받는다(S114). 제4 패턴 데이터(P1)는 핀 일렉트로닉스(130)의 메모리(132)에 저장된 후, 제3 시간(t3)에 메모리(132)에서 신호 발생기(131)로 제공될 수 있다.

핀 일렉트로닉스(130)는 제4 패턴 데이터(P4)가 매치 커맨드에 대응하는 것을 결정한다(S180). 따라서, 판단부(1313)에 매치 커맨드 신호(M_CMD)가 입력되고, 그에 따라 판단부(1313)는 하이 레벨의 제2 플래그 비트(2^nd F/B)를 출력하고, ZOH 클록 신호(ZOH_Rate)의 토글 동작은 다시 비수행되도록 한다.

제4 패턴 데이터(P4)가 매치 커맨드에 대응된다고 판단되면, 신호 발생기(131)는 제4 출력 데이터(P4_out)를 출력하여, 피시험 반도체 소자(200)에 제공한다(S190). 피시험 반도체 소자(200)는 제4 출력 데이터(P4_out)에 따라 매치 동작을 수행한다(S200).

도 8은 본원 발명의 핀 일렉트로닉스의 또 다른 동작을 설명하기 위한 타이밍도이다. 도 6 및 도 8을 참조하면, 판단부(1313)는 제1 시간(t1) 후에 미리 정해진 수인 N 개의 사이클(N clk)의 클록 신호가 제공되면, 하이 레벨의 매치 결과 신호(MatchO)가 제공되지 않아도 제2 시간(t2')에 로우 레벨의 제1 플래그 비트(1^st F/B)를 출력한다.

판단부(1313)는 제2 시간(t2')이후로 ZOH 클록 신호(ZOH_Rate)의 토글 동작이 수행되도록 하고, 신호 발생기(131)는 제2 시간(t2') 이후로 패턴 데이터에 대응되는 출력 데이터를 출력한다.

제1 시간(t1)과의 간격을 비교하면, 도 7의 제2 시간(t2)과 제1 시간(t1)의 간격에 비해 제2 시간(t2')과 제1 시간(t1)의 간격이 더 넓을 수 있다.

도 9은 본 발명의 몇몇 실시예들에 따른 반도체 소자 검사 장치의 효과를 설명하기 위한 도면이다.

도 9를 참조하면, 본원의 몇몇 실시예들에 따른 반도체 소자 검사 장치(100)가 연속적으로 매치 커맨드를 제공하고, 알고리즘 패턴 발생기(120)가 매치 커맨드에 대응하는 패턴 데이터를 생성하는 데 한 클록 사이클 기준으로 200 스테이지의 동작을 수행하고, 핀 일렉트로닉스(130)가 매치 커맨드에 출력 데이터를 생성하는 데 한 클록 사이클 기준으로 100 스테이지의 동작을 수행하고 다고 전제한다.

알고리즘 패턴 발생기(120)는 제1 매치 커맨드에 대응하는 제1 패턴 데이터를 생성하여 핀 일렉트로닉스(130)에 제공한 후, 곧바로 제2 매치 커맨드에 대응하는 제2 패턴 데이터 및 제3 매치 커맨드에 대응하는 제3 패턴 데이터를 순차적으로 생성할 수 있다. 즉, 본원의 몇몇 실시예들에 따른 반도체 소자 검사 장치(100)의 알고리즘 패턴 발생기(120)는 파이프라인 동작을 수행할 수 있다.

본원의 몇몇 실시예들에 따른 반도체 소자 검사 장치(100)가 연속적으로 제1 내지 제3 매치 커맨드에 대한 출력 데이터를 피시험 반도체 소자(200)에 제공하는 데 소요하는 시간을 1 쓰루풋(Throughput)이라 할 때, 알고리즘 패턴 발생기(120)의 파이프 라인 동작을 통해 반도체 소자 검사 장치(100)는 약 700 스테이지의 동작을 수행하여 약 700 클록 사이클의 시간이 소요될 수 있다.

다만, 본원과 달리 알고리즘 패턴 발생기(120)가 파이프 라인 동작을 수행하지 않는 경우, 최소 약 900 클록 사이클의 시간이 소요될 수 있어 본원 발명에 비해 비효율적인 동작을 수행할 수 있다.

알고리즘 패턴 발생기(120)의 파이프 라인 동작을 통해, 핀 일렉트로닉스(130)는 매치 검출 이후 메모리(132)에 저장된 후속 패턴 데이터에 대한 동작을 곧바로 수행할 수 있기 때문에, 반도체 소자 검사 장치(100)의 검사 시간을 단축시켜 검사 효율을 높일 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

110: 프로세서 120: 알고리즘 패턴 발생기
130: 핀 일렉트로닉스 150: 매치 AND 연산기
131: 신호 발생기 1311: 제1 플립플롭
1312: 제2 플립플롭 1313: 판단부
1314: 클록 AND 연산기 1316: 비교기

Claims

제1 및 제2 패턴 데이터를 차례로 발생시키는 알고리즘 패턴 발생기(Algorithmic Pattern Generator; ALPG); 및
상기 알고리즘 패턴 발생기로부터 상기 제1 및 제2 패턴 데이터를 순서대로 입력받고, 상기 제1 및 제2 패턴 데이터를 기초로 피시험 반도체 소자(DUT)에 제1 및 제2 출력 데이터를 인가하는 핀 일렉트로닉스(Pin Electronics; PE);를 포함하되,
상기 핀 일렉트로닉스는, 상기 제1 및 제2 패턴 데이터에 후속하는 제3 패턴 데이터를 제공받는 동안 상기 제2 출력 데이터를 출력하는 신호 발생기(Timing Generator; TG)를 포함하고,
상기 핀 일렉트로닉스는 상기 피시험 반도체 소자로부터 상기 제1 출력 데이터에 대응하는 매치 검출 신호를 제공받는 반도체 소자 검사 장치.
제1항에 있어서,
상기 신호 발생기는,
상기 매치 검출 신호에 대응하는 매치 결과 신호를 제공받고, 상기 매치 결과 신호에 대응하여 플래그 비트 신호를 출력하는 판단부를 포함하는 반도체 소자 검사 장치.
제2항에 있어서,
상기 신호 발생기는,
상기 플래그 비트 신호 및 클록 신호를 기초로 생성된 ZOH 클록 신호에 동기하여 상기 제2 패턴 데이터를 제1 플립플롭 데이터로 출력하는 제1 플립플롭 및
상기 클록 신호에 동기하여 상기 제1 플립플롭 데이터를 상기 제2 출력 데이터로 출력하는 제2 플립플롭을 더 포함하는 반도체 소자 검사 장치.
제3항에 있어서,
상기 판단부는 매치 커맨드 신호를 수신하고, 상기 매치 커맨드에 대응하여 제2 플래그 비트 신호를 출력하되, 상기 매치 커맨드 신호는 상기 제1 패턴 데이터에 대응하고,
상기 제2 플래그 비트 신호를 기초로, 상기 ZOH 클록 신호의 토글 동작이 비수행되는 반도체 소자 검사 장치.