KR20190139950A - 레인지 및 감도가 상승한 시간-디지털 컨버터 - Google Patents

레인지 및 감도가 상승한 시간-디지털 컨버터 Download PDF

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KR20190139950A
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니콜로 테스티
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이노페이즈 인크.
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    • G—PHYSICS
    • G04—HOROLOGY
    • G04F—TIME-INTERVAL MEASURING
    • G04F10/00—Apparatus for measuring unknown time intervals by electric means
    • G04F10/005—Time-to-digital converters [TDC]

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  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Measurement Of Unknown Time Intervals (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

시간 측정치를, 위상을 나타내는 디지털 값으로 변환하기 위한 시스템 및 방법이 제공된다. 이러한 시스템 및 방법은 링 발진기를 사용하여, 피변조 신호의 제1 및 제2 상승 엣지 사이의 시간차의 개략 측정치를 생성한다. 2차원 버니어 구조를 사용하여, 개략 측정치의 에러의 정밀 분해능 측정치를 생성한다. 개략 및 정밀 측정치를 조합하여 디지털 시간 측정치를 계산한다. 디지털 시간 출력은 연속적인 디지털 시간 측정치들의 차이로서 계산된다. 오프셋 디지털 시간 출력이 반송파 주기 오프셋에 대한 디지털 시간 출력의 차이로서 계산된다. 오프셋 디지털 시간 출력은 스케일링되고 통합 시간 신호를 계산하기 위해 축적된다. 통합 시간 신호는 반송파 주파수에 동기화되어 일련의 정밀 위상 측정치를 출력한다.

Description

레인지 및 감도가 상승한 시간-디지털 컨버터
<관련 출원과의 교차 참조>
본원은 2017년 4월 14일에 출원한 발명의 명칭이 "TIME TO DIGITAL CONVERTER WITH INCREASED RANGE AND SENSITIVITY"인 미국 출원 번호 15/488,278에 대해 우선권을 주장하며, 이 우선권 출원은 그 전체가 참조로 여기에 포함된다.
<배경>
시간-디지털 컨버터(TDC, Time to Digital Converter)는 일반적으로 타이밍 값을 나타내는 디지털 출력을 제공하는데 사용된다. 통상의 TDC 회로는 2개의 이벤트, 즉 시작 이벤트와 정지 이벤트 사이의 시간차를 측정한다. 이 회로의 가장 간단한 형태로, 주파수(f0)에서 동작하는 고주파수 발진기에 기초하여 카운터가 업데이트된다. 카운터는 매 주기
Figure pct00001
1회 업데이트된다. TDC 회로는 시작 이벤트가 발생할 때에 카운터를 개시한다. TDC는 정지 이벤트가 발생할 때에 카운터의 상태를 판독하고 그 값을 정지 카운터 값으로서 저장한다. 카운트 값은 카운트 업데이트 레이트(또는 주기
Figure pct00002
)와 함께, 시작 이벤트와 정지 이벤트 사이의 시간차를 결정하는데 사용될 수 있다.
일 예시적인 실시형태에 있어서, TDC는 개략 측정치(coarse measurement) 및 정밀 측정치(fine measurement)의 조합을 사용하여 시간 측정치를 획득한다. 다른 실시형태에서, TDC는 저전력 수신기의 복조기 내에 사용된다. 일부 애플리케이션에서, 수신기는 낮은 코어 공급 전압을 특징으로 하는 나노미터 기술을 사용하는 저전력, 고성능 RF 시스템 온칩(SoC)이다. 나노미터 공정 기술을 활용하여, 수신기의 집적 회로(IC)는 다양한 수준의 디지털 튜닝을 구현하여 아날로그/RF 성능을 최적화한다. 본원은 수신 신호를 복조하기 위한 예시적인 수신기의 TDC(Time to Digital Converter)를 설명하며, 여기서 복조는 반송파 주기의 제거, 결과의 스케일링 및 축적, 및 리샘플러(resampler)를 포함하며, 일부 실시형태의 경우 샘플링 타이머 회로와 함께 FIFO(First In, First Out) 메모리를 사용한다.
수신기 시간 신호는 개략 TDC 컴포넌트와 정밀 TDC 컴포넌트를 사용하여 디지털 워드로 변환된다. 개략 TDC 부분은 링 발진기를 사용하여 시간 지연 길이의 개략 추정치를 계산한다. 정밀 TDC 부분은 2차원 버니어 구조(two-dimensional Vernier structure)를 사용하여 개략 측정 에러의 정밀 분해능 추정치를 계산한다. 본 시스템은 개략 측정치를 정밀 측정치와 조합하여 디지털 시간 측정치를 계산한다. 본 시스템은 출력 워드를 프로세싱하여, 카운터 롤오버를 처리하고, 기저대역 판독 회로에 대한 적절한 샘플링 시간에 결과를 준비하며, 반송파 주기 오프셋을 제거하고, 결과 신호를 스케일링한다. 예시적인 수신기의 경우, 결과 신호가 FIFO에 저장되고 기저대역 회로에 의해 필요할 때 FIFO로부터 판독된다.
일 예시적인 실시형태에 있어서, 개략 측정 회로는 피변조 신호(modulated signal)의 제1 상승 엣지와 제2 상승 엣지 간의 시간 주기의 개략 측정치를 측정한다. 비제한적인 예로, 개략 측정 회로는 2.5 ns 내지 5 ns 사이의 입력 주기 동안 동작한다. 이 주기는 200 MHz 내지 400 MHz의 입력 주파수에 해당한다. Rx TDC는 개략 TDC, 정밀 TDC 및 일부 디지털 재구성 회로를 포함한다. 원하는 레인지 및 분해능 요건을 충족시키기 위해 개략 구조 및 정밀 구조가 사용된다. 수신기에서, 개략 TDC는 일반적으로 레인지를 담당하고, 정밀 TDC는 일반적으로 분해능을 담당한다.
개략 TDC는 입력 주기의 제1 개략 측정치를 제공한다. 일 예시적인 실시형태에 있어서, 개략 TDC 분해능은 160 ps이며, 이것은 링 발진기 타입의 TDC에 기초한다. 모든 입력 상승 엣지에서, 시스템은 링 발진기의 상태를 프로빙하고 정밀 TDC 회로로 전달될 신호를 생성한다. 입력 주기의 개략 측정치는 링 발진기 체인의 상태 및 그 체인에 접속된 카운터를 분석함으로써 달성된다. 일 실시형태에 따른 링 발진기는 동작 중에 재설정을 피하기 때문에, 그것의 출력은 입력 주기의 시퀀스의 축적에 해당한다.
정밀 TDC는 입력 주기의 더 정밀한 측정치를 제공하며 개략 측정치의 에러 측정치로서 기능한다. 일 실시형태에서, 정밀 TDC는 2차원 버니어 구조를 포함한다. 개략 TDC는 정밀 TDC의 저속 지연 라인 및 고속 지연 라인에 삽입될 입력 신호를 생성한다. 정밀 TDC로의 입력 신호는 (i) 수신된 피변조 신호(적절하게 지연됨)의 상승 엣지 및 개략 TDC 링 발진기 엘리먼트의 대응하는 출력이다. 정밀 측정은 개략 측정이 완료된 후에 이루어진다. 정밀 TDC는 저속 라인에 주입된 엣지에서 동작하며, 저속 라인은 고속 라인에 주입된 엣지보다 전파하는데 더 오래 걸릴 것이다. 대응하는 아비터(arbiter)의 그리드에서 고속 지연 라인에 주입된 엣지가 저속 지연 라인에 주입된 엣지를 캐치업하는 위치에 기초하여, 시스템은 정밀 TDC 값을 계산한다. 본 시스템은 개략 측정치와 정밀 측정치를 조합하여 최종 측정치를 획득한다. 일 예시적인 실시형태에서, 수신기의 정밀 측정 회로는 저속 라인에서의 12개의 50 ps 지연과 고속 라인에서의 9개의 45 ps 지연을 사용한다. 아비터 매트릭스는 5개의 버니어 라인을 사용하여 240 ps의 레인지와 5 ps의 분해능을 제공한다. Rx TDC의 토폴로지는 분해능 사이즈(5 ps)가 작은 넓은 입력 레인지(2.5 ns 내지 5 ns)를 허용한다. 각 연속 측정치는 해당 순간까지 모든 입력 주기의 축적에 해당한다.
도 1은 극성 수신기(polar receiver)의 블록도이다.
도 2는 상세한 시간-디지털 변환(TDC) 방법 및 후처리 동작의 흐름도이다.
도 3은 TDC에 대한 개략 추정의 블록도이다.
도 4는 2차원 버니어 시간-디지털 컨버터의 블록도이다.
도 5는 아비터 회로의 블록도이다.
도 6은 개략 측정과 정밀 측정을 조합한 것의 블록도이다.
도 7은 디지털 시간 측정에서 행해지는 신호 처리의 디지털 컴포넌트 블록도이다.
도 8은 TDC 방법의 흐름도이다.
일 예시적인 실시형태에서, Rx TDC는 작은 분해능(5 x l0~12 초 또는 5 ps)을 가진 넓은 레인지(수 나노미터)를 커버한다. 다양한 실시형태에서는 레인지 및 분해능 사용을 충족하기 위해 개략 및 정밀 시간 측정치의 시퀀스를 사용한다. 수신기 회로의 다른 엘리먼트가 이전에 처리한 신호(피변조 신호로 표기됨)에서 시작하여, 여기에 설명하는 다양한 회로들은 주기의 개략 추정을 행한다. 회로는 에러의 정밀 분해능 추정을 행한다. 시스템은 이들 개략 및 정밀 측정치를 조합하여 입력 신호의 주기의 추정치에 도달한다. 추가 처리는 시간 측정치를 위상 측정치로 변환하기 위해 발생한다.
도 1은 예시적인 극성 수신기(polar receiver)의 블록도이다. 무선 주파수 신호(102)가 극성 수신기(100)에서 수신되며 증폭기(104)에 의해 증폭될 수 있다. 극성 수신기(100)는 위상 시프트 키잉(PSK) 또는 직교 진폭 변조(QAM)를 사용하여 피변조 신호와 같은 피변조 무선 주파수 신호를 수신 및 디코딩하도록 동작한다. 증폭기의 출력 신호는 진폭과 위상을 위한 별도의 경로에 접속된다.
진폭 경로는 엔벨로프 검출기 또는 전력 검출기와 같은 진폭 검출기(106)에서 시작하며, 진폭 검출기는 피변조 무선 주파수 신호의 진폭을 나타내는 신호를 제공하도록 동작한다. 진폭 검출기(106)는 예를 들어 신호 정류 및 저역 통과 필터링과 같은 다양한 기술을 사용하여 동작할 수 있다. 진폭 신호는 아날로그-디지털 컨버터(ADC)(108)를 통과한다. ADC는 샘플링된 무선 주파수 신호의 진폭을 나타내는 일련의 디지털 진폭 신호를 생성하도록 동작한다. 일부 실시형태에서, ADC(108)는 160 Msps에서 피변조 고주파 신호의 진폭을 샘플링한다. ADC의 출력은 원형 버퍼(110)에 저장된다. 원형 버퍼에 저장된 샘플은 부분 지연 필터(fractional delay filter)(112)를 통해 판독 및 지연되고 진폭 샘플(Ai)(130)로서 출력된다.
극성 수신기(100)에는 주파수 분할 회로(114)가 제공된다. 또한, 신호로부터 임의의 진폭 정보는 제거하지만 위상 정보를 유지하기 위해 리미터 회로(도시 생략)가 사용될 수 있다. 일부 실시형태에서, ILO가 진폭 정보를 제거하는데 사용될 수 있다. 주파수 분할 회로는 버퍼(104)로부터 샘플링된 무선 주파수 입력 신호를 수신하기 위한 입력 및 주파수-분할 출력 신호를 시간-디지털 컨버터(TDC)(116)의 트리거 입력에 제공하기 위한 주파수 분할 출력을 갖는다. 주파수 분할 회로는 입력 신호의 주파수를 주파수 제수(divisor)로 분할하도록 동작한다. 일부 실시형태에서, 주파수 분할 회로는 다른 가능성 중에서도 고조파 주입 고정 발진기, 디지털 주파수 분배기, 또는 이들의 조합을 사용하여 구현될 수도 있다. 주파수 분할 회로(114)는 또한 진폭 정규화 회로로서도 역할한다.
위상 경로에 있어서, 증폭기의 출력은 주파수를 분할하는(일 실시형태에서는 4로) 주파수 분할 회로(114)에 접속된다. 주파수 분할 출력 신호는 시간-디지털 컨버터(TDC)(116)로 진행하여 디지털 시간 출력을 계산한다. 시간-디지털 컨버터(116)는 주파수 분할 신호의 주기와 같은 주파수 분할 신호의 특성 시간을 측정하도록 동작한다. 시간-디지털 컨버터(116)는 주파수 분할 신호의 연속적인 대응 피처들 간의 경과 시간을 측정함으로써 주파수 분할 신호의 주기를 측정하도록 동작할 수 있다. 예를 들어, 시간-디지털 컨버터는 주파수 분할 신호의 연속적인 상승 엣지들 사이의 시간 또는 주파수 분할 신호의 연속적인 하강 엣지들 사이의 시간을 측정함으로써 주파수 분할 신호의 주기를 측정할 수 있다. 대안적인 실시형태에서, 시간-디지털 컨버터는 주파수 분할 신호의 상승 엣지와 하강 엣지 간의 경과 시간과 같은, 완전한 주기 이외의 특성 시간을 측정할 수도 있다.
일부 실시형태에서, 시간-디지털 컨버터(116)는 클록 신호와 같은 외부 트리거를 사용하지 않고 동작한다. 즉, 시간-디지털 컨버터(116)는 외부 트리거 신호와 주파수 분할 신호의 상승 엣지 간의 시간이 아니라 주파수 분할 신호의 2개의 피처(예컨대, 2개의 상승 엣지) 간의 시간을 측정한다. 시간-디지털 컨버터(116)에 의해 측정된 시간 주기의 시작 및 종료가 모두, 외부 클록 신호가 아니라 주파수 분할 신호에 의해 트리거되기 때문에, 시간-디지털 컨버터(116)는 셀프 트리거형 시간-디지털 컨버터(self-triggered time-to-digital converter)라고 칭해진다. 도 7의 예에서, 셀프 트리거형 시간-디지털 컨버터(116)는 주파수 분할 출력 신호의 주기를 나타내는 디지털 시간 출력을 제공한다.
가산기(118)에 의해 출력된 디지털 시간으로부터 반송파 주기 오프셋(T)이 감산된다. 따라서 주파수 분할 신호의 위상에서 시프트가 발생하지 않을 때 오프셋 디지털 시간 출력은 0에 가깝거나 거의 0이다. 샘플링된 무선 주파수 신호(위상 변조 또는 주파수 변조된 반송파 신호)에서 위상 시프트가 발생하면 샘플링된 무선 주파수 신호의 주기에 일시적 변화가 초래되고, 이에 주파수 분할 신호의 주기도 일시적으로 변하게 된다. 주파수 분할 신호의 주기에서의 이러한 일시적인 변화는 디지털 시간 출력(및 오프셋 디지털 시간 출력)에서의 일시적인 변화로서 측정된다. 일부 실시형태에서, 오프셋 디지털 시간 출력은 피변조 무선 주파수 신호의 위상이 일정하게 유지되는 주기 동안 0에 가깝거나 거의 0인 반면, 피변조 무선 주파수 신호의 위상의 시프트는 위상 시프트의 방향에 따라 오프셋 디지털 시간 출력 신호가 양수 또는 음수 값이 되게 한다.
오프셋 디지털 시간 출력은 곱셈기(120)를 통해 스케일링 계수에 의해 스케일링될 수 있다. 스케일링된 디지털 시간 신호(또는 일부 실시형태에서는 오프셋 디지털 시간 출력)는 가산기(122) 및 레지스터(124)에 의해 축적된다. 디지털 적분기는 통합 시간 신호를 생성한다. 레지스터(124)는 주파수 분할 신호를 사용하여 클록킹될 수 있으며, 그 결과 주파수 분할 신호의 사이클 당 가산이 발생한다. 오프셋 디지털 시간 출력 신호가 샘플링된 무선 주파수 신호의 위상 변화를 나타내는 실시형태에서, 통합 시간 신호는 샘플링된 무선 주파수 신호의 현재 위상을 나타내는 값을 제공한다.
축적된 값은 다른 레지스터(126)를 통과하여 입력 펄스(128)에 기초하여 적절한 시간에 판독된다. 일부 실시형태에서, 레지스터(126)는 160 Msps에서 통합 시간 신호를 샘플링하도록 동작하지만, 다른 샘플링 레이트가 대안으로 사용될 수도 있다. 출력은 위상 샘플(ψi)(132)이다. 도 7의 실시형태에서, 주파수 분할 회로(114), TDC(116), 감산기(118), 곱셈기(120), 가산기(122), 및 레지스터(124 및 126)는 샘플링된 신호의 위상을 나타내는 일련의 디지털 위상 신호를 생성하도록 동작하는 위상 검출 회로로서 동작한다.
도 2는 시간을 디지털 값으로 변환하고 또한 원래의 피변조 신호의 위상을 계산하도록 실행되는 프로세스의 블록도이다. 주파수 분할 출력 신호(201)는 도 1에 도시한 TDC 블록(116)에 대한 입력 신호에 대응한다. 다른 실시형태에서는, 주파수 분할 동작은 사용되지 않는다. 주파수 분할 출력 신호는 개략 TDC 측정 블록(202)에 대한 입력이다. 회로는 개략 측정 시작 신호와 개략 측정 정지 신호 간의 경과 시간의 개략 추정치를 계산한다. 이 개략 추정치는 개략 측정치의 양자화 사이즈로 인한 에러 값을 포함할 수 있다. 정밀 TDC 측정 블록(203)은 에러의 추정치를 계산하고, 이 에러 값은 개략치 + 정밀 측정 계산치(204)를 갖는 개략 측정 값으로부터 감산된다. 디지털 시간 출력은 개략 측정 계산에 사용된 최대 카운터 값에 기초하여 값의 래핑(wrapping)을 검사하기 위해 디지털 시간 출력 계산 블록(205)으로 진행한다. 시스템은 이 검사의 출력을 사용하여 160 MHz 기저대역 동기화 계산(206)을 수행한다. 극성 수신기(100)는 소정의 시간에 위상 계산을 사용하고, 160 MHz 기저대역 동기화 계산은 디지털 시간 출력을 160 MHz 기저대역 주기에 대응하는 기준 값과 비교한다. 160 MHz 기저대역 동기화 계산의 출력(통합 시간 출력 인에이블)은 통합 시간 신호(210)를 판독하기에 적절한 시간을 결정하는데 사용된다. 오프셋 디지털 시간 출력 계산(207)은 디지털 시간 출력으로부터 반송파 주기 오프셋을 감산한다. 오프셋 디지털 시간 출력은 스케일링 계산(208)에 의해 스케일링된다. 스케일링된 디지털 시간 신호는 축적기 회로(209)에 의해 축적된다. 통합 시간 신호(210)는 통합 시간 출력 인에이블에 기초하여 적절한 시간에 판독된다.
도 3은 예시적인 개략 측정 회로의 블록도이다. 개략 추정은 링 발진기에 의해 시작된다. 도 3은 링 발진기가 9개의 인버팅 엘리먼트를 포함하는 예시적인 실시형태이다. 주파수와 시간 간의 반전 관계(inverse relationship)에 주목하면, 링 발진기의 발진 주파수는 다음과 같다.
Figure pct00003
여기서, tdelay element는 링 발진기의 9개의 엘리먼트 중 하나의 지연이다.
제1 및 제2 상승 엣지를 갖는 피변조 신호가 입력 노드(335)에서 수신된다. 제1 및 제2 상승 엣지 신호는 피변조 신호의 엘리먼트이다. 각 상승 엣지에서, TDC 회로는 링 발진기를 형성하는 각 엘리먼트의 출력 값을 래치한다. 링 발진기 출력의 각 엘리먼트는 그것의 입력 신호의 반전 버전을 출력한다. 입력이 상태를 변경하면, 출력이 그 변화를 반영하는데 시간이 걸린다. 링 발진기 내의 전파 엣지의 위치는 입력 및 출력이 반대 상태로 이동하는 과정에 있는 인버터 스테이지이다. 시스템은 링의 완전한 발진 수를 계산하고 이를 링 발진기의 현재 상태와 조합하여 피변조 신호의 주기의 개략 추정치를 계산한다. 일반적으로 링의 완전한 발진을 결정하는 한 가지 방법은 특정 인버터가 상태를 변경할 때마다 카운터를 증분시키는 것이다. 본 명세서의 이후 단락에서는 링의 완전한 발진 결정 및 개략 추정치 계산에 대해 논의한다. 일 예시적인 실시형태의 경우, 개략 추정 회로가 인버터의 내부 회로를 프로빙하지 않기 때문에 개략 추정치의 분해능은 인버터 스테이지의 지연 길이이다.
링 발진기의 각 엘리먼트의 지연을, 2의 거듭제곱과 정밀 TDC 분해능을 곱한 것으로서 선택하면 개략 측정과 정밀 측정을 조합하는 데에 사용되는 디지털 로직 컴포넌트의 수를 줄일 수 있다. 정밀 TDC의 레인지를 최소화하면 전력 소비를 줄일 수 있다. 링 발진기의 각 엘리먼트의 지연은 또한 정밀 TDC의 최소 레인지를 설정한다. 정밀 TDC는 통상 개략 TDC보다 더 많은 전력을 소비하지만, 일부 실시형태에서는, 정밀 TDC가 개략 TDC보다 더 적은 전력을 소비할 수도 있다. 링 발진기의 엘리먼트마다 더 큰 지연을 선택하면 링 발진기 스테이지 수를 줄일 수 있다. 더 낮은 발진 주파수를 사용하면 전력 소비를 줄일 수 있다. 또한, 더 낮은 발진 주파수를 선택하면 개략 TDC 제어 로직을 링 발진기 사이클에서 더 일찍 정착시킬 수 있다. 엘리먼트의 수를 제한하면, 로직 복잡성이 저감하고 회로 기판 레이아웃 스페이스를 절약할 수 있다.
일 예시적인 수신기에 있어서, 이들 제약 및 다른 요인(예컨대, 비용 및 이용 가능성)에 의해 Tdelay element가 25 * 5 ps로 선택되었으며, 이는 32 * 5 ps 또는 160 ps와 같다. 따라서, 링 발진기의 주파수(fRO)는 347.222 MHz가 되었다.
도 3의 예시적인 실시형태는 각각의 링 발진기 인버터(336 내지 344)의 출력을 D-플립플롭(320 내지 328)에 접속한다. 회로는 피변조 신호가 상승 엣지를 가질 때 D-플립플롭 출력을 사용하여 링 발진기의 각 스테이지 상태를 저장한다. 회로는 펄스 전파 인버터로서 비반전 래치 출력 값을 갖는 인버터를 사용한다. 링 발진기가 발진의 전반부에 또는 후반부에 있는지에 따라, 링의 전파 스테이지의 인버터는 입력 및 출력 둘 다 로우 또는 둘 다 하이를 가질 수 있다.
예시적인 수신기는 링의 완전한 발진을 기록하는 데에 3개의 카운터(313 내지 315)를 사용한다. 이들 카운터 각각은 링 내의 상이한 스테이지의 출력에 접속된다. 피변조 신호의 상승 엣지가 링 발진기에 비동기적이기 때문에, 상승 엣지는 임의의 순간에 도달할 수 있다. 이러한 엣지는 링 발진기 스테이지 카운터가 업데이트될 때와 동일한 순간에 발생할 수 있다. 3개의 카운터를 사용하면 업데이트 과정에 있지 않은 카운터가 프로빙 전에 충분한 정착 시간을 확보하게 할 수 있다. 일 예시적인 실시형태는 링 내에 원하는 스테이지의 카운터를 사용하고, 원하는 측정 스테이지 2개 전 스테이지 및 원하는 측정 스테이지 2개 후 스테이지에 2개의 백업 카운터를 사용한다. 두 지연이 떨어져 배치된 카운터들을 사용하면 시스템은 전파 엣지가 양쪽 스테이지를 통과한 후 동일한 상태에 있는 스테이지 출력들을 사용할 수 있다. 이러한 구성은 카운터 중 적어도 2개가 동일한 상태가 되는 것을 확실하게 한다. 예시적인 수신기를 위한 로직 회로는 링 발진기의 전파 엣지 신호의 위치에 기초하여 사용할 카운터를 선택한다. 링 발진기의 전파 엣지가 원하는 카운터와 현재 동일한 위치에 있다면, 로직은 다른 두 카운터 중 하나를 사용한다. 다른 예시적인 방법은 카운터가 적어도 하나의 다른 카운터와 일치하면 그 카운터의 값을 링 발진기의 완전한 발진 수로서 사용할 수 있다. 또 다른 예시적인 방법은 링 발진기의 전파 엣지가 원하는 카운터의 동일한 위치에 또는 1 위치 앞에 있는 않는 경우에는 원하는 카운터를 사용할 수 있고, 있는 경우에는 시스템이 백업 카운터를 사용할 수 있다.
일 실시형태는 링 발진기의 완전한 발진 수를 카운트하는 데에 2개의 카운터를 사용할 수 있다. 이 실시형태의 경우, 링 발진기의 제1 인버터의 출력이 상태를 변경하면 제1 카운터가 증분된다. 마찬가지로, 링 발진기의 제2 인버터의 출력이 상태를 변경할 때 제2 카운터가 증분된다. 회로는 제1 및 제2 인버터에 대한 펄스 전파 인버터의 위치에 기초하여 제1 또는 제2 카운터 중 하나로부터 카운트 값을 선택한다.
링 발진기 내부의 엣지 위치를 사용하여, 시스템은 3개의 카운터 중 사용할 카운터를 결정한다. 예시적인 수신기의 경우, O1(발진기 1)에서의 카운터는 링 발진기가 인에이블되자마자 카운트가 증분되기 때문에 다른 두 개의 카운터보다 1 더 큰 카운트를 갖는다. 엣지가 발진 링의 후반부에 있는 경우, O1 카운터가 제대로 정착되었기 때문에 시스템은 O1 카운터(315)를 사용할 수 있다. 엣지가 발진 링의 전반부에 있는 경우, O6 카운터가 제대로 정착되었기 때문에 시스템은 O6 카운터를 사용할 수 있다. 엣지가 다른 발진을 시작하고 해당 위치가 0인 경우 예외가 발생한다. 이 위치는 발진의 전반부로 간주될 수 있지만, 때때로 고급 카운터(O6)(313)는 정착하기에 충분한 시간이 부족하다. 이러한 상황에서, 시스템은 지연된 카운터(O1)를 선택하지만 +1 카운트는 삭제될 수 없다. 다른 실시형태는 일반적인 원리를 변경하지 않고서 상이한 스테이지 카운터를 사용할 수 있다.
동작중인 카운터를 사용하면 각 개략 측정 후에 회로의 재설정을 피한다. 측정이 이루어질 때마다 에러가 생긴다. 후속 신호 처리 결과를 축적하는 실시형태는 징시간에 걸쳐 이들 에러를 축적하여, 에러는 더 커지고 너무 커져서 시스템이 처리할 수 없게 된다. 카운터가 동작중인 링 발진기를 사용하면 에러가 장기간 서로 상쇄될 수 있다. 측정 에러는 다시 시스템에 직접 접속되며, 매 새로운 측정이 분해능 한계 내에서 유지된다.
정밀 측정을 위한 입력 신호를 생성하게 되면 제어 로직이 링 발진기의 상태를 판독하고 처리하는데 시간이 걸린다. 피변조 신호가 상승 엣지에 도달할 때에, 예시적인 수신기는 링 발진기의 각 스테이지마다 D-플립플롭 출력을 출력 신호와 일치시키도록 변경한다. 수신된 피변조 신호에 대응하는 신호는 또한 링 발진기 회로에서 전파 엣지의 위치를 결정하기 위해 회로의 처리 시간에 대응하는 지연 엘리먼트(329 내지 334)를 통과한다. 피변조 신호에 대응하는 신호는 링 발진기 내의 6단의 지연에 대응하는 6개의 인버터(329 내지 334)를 통과한다. 정밀 측정 회로는 정밀 측정 시작 신호로서, 6개의 인버터(329 내지 334), 멀티플렉서(318), 및 연관된 시그널링 컴포넌트(304, 306 및 308)를 통해 지연된 피변조 신호를 사용한다. 정밀 측정 정지 신호로서, 수신기는 전파 엣지의 위치를 지나서 6단의 링 발진기 인버터 출력 신호를 사용한다. 정밀 측정 회로는 멀티플렉서(319)를 사용하여 정밀 측정 정지 신호에 대한 적절한 링 발진기 인버터 스테이지 출력 신호를 선택한다. 정밀 측정 정지 신호는 정밀 측정 시작 신호와 유사한 시그널링 컴포넌트 세트(305, 307 및 309)를 통해 전파된다. 정밀 분해능 측정은 정밀 측정 시작 신호와 정지 신호 간의 차이를 계산한다.
일 실시형태에서, 버니어 비교기 회로에 대한 정밀 측정 시작 신호는 피변조 신호의 상승 엣지이다. 정밀 측정 정지 신호는 제어 로직 회로 및 멀티플렉서를 사용하여 버니어 비교기 회로에 지연된 개략 측정 신호를 제공하도록 선택된다. 일 실시형태에서, 제어 로직 회로는 펄스 전파 인버터를 지나 미리 결정된 수의 지연 엘리먼트에 위치한 비교기를 선택하도록 멀티플렉서를 제어한다. 일 실시형태에서, 지연된 개략 측정 신호의 상승 엣지를 사용하여 버니어 비교기 회로를 개시하는 것은, 멀티플렉서 및 미리 결정된 수의 지연 엘리먼트를 사용하여 상승 엣지 신호를 지연시키는 것을 포함한다.
예를 들어, 링 발진기 상태가 제어 로직(303), 지연(316), NAND 게이트(317), 멀티플렉서(319)를 사용하여, 스테이지 1 내에 있는 전파 엣지에 대응하는 경우, 회로는 스테이지 7(6단 이후)에 대응하는 링 발진기 엘리먼트를 선택한다. 멀티플렉서(319)의 출력 신호는 정밀 측정 정지 신호(302)이다. 회로는 또한 정밀 측정 시작 신호(301)를 생성하기 위해 개략 측정 시작 신호를 6단 지연시킨다. 예시적인 수신기는 정밀 측정 시작 신호(301)를 정밀 측정 정지 신호(302)와 함께 사용하기에 적절한 시간 프레임에 두기 위해 피변조 신호를 6단 지연시킨다. 정밀 측정 회로를 통해 전파되기 전에 양 신호 모두 일치하는 컴포넌트를 통과한다. 일 예시적인 수신기에 있어서, 이들 컴포넌트는 도 3에 도시하는 바와 같이, 멀티플렉서(318 및 319), XOR 게이트(306 및 307), 지연 엘리먼트(304 및 305), 및 D-플립플롭(308 및 309)이다. 지연된 개략 측정 신호는 지연된 개략 측정 신호의 상승 엣지 또는 하강 엣지에서 트리거를 생성하도록 지연 엘리먼트 및 XOR 게이트에 의해 처리된다. 지연 엘리먼트(304 및 305) 및 XOR 게이트(306 및 307)는 정밀 측정 시작 및 정지 신호를 위해 짧은 펄스를 생성한다. 짧은 펄스는 D-플립플롭(308 및 309)의 클록 신호에 접속된다. D-플립플롭은 연관된 인에이블 신호가 하이이고 리셋 신호가 로우이면 하이 신호를 출력한다. 이에, 정밀 측정 시작 및 정지 신호(301 및 302)는 엣지 신호이다.
도 4는 정밀 측정 2차원 버니어가 어떻게 작동하는지에 대한 그래프예이다. 시스템은 개략 측정의 에러를 추정하기 위해 2차원 버니어 회로를 사용한다. 시스템은 2개 세트의 지연 라인, 즉 1 고속 지연 라인과 1 저속 지연 라인을 사용한다. 일 실시형태는 이들 지연 라인 각각에 하나 이상의 인버터(401 내지 424) 세트를 사용한다. 정밀 측정 시작 신호는 저속 라인을 통해 진행하고, 정밀 측정 정지 신호는 고속 라인을 통해 이동한다. 예시적인 수신기의 경우, SR 래치 매트릭스가 관심 대상 지연 라인의 교차점들을 비교한다. 일 예시적인 실시형태에서, 매트릭스의 사이즈는 고속 지연 라인의 인버터 수와 저속 지연 라인의 인버터 수를 곱한 것과 동일하다. SR 래치를 아비터로서 사용하여, 각 고속 라인 인버터 출력이 매트릭스 내의 SR 래치 행에 대한 S 입력에 접속된다. 각 저속 라인 인버터 출력은 매트릭스 내의 SR 래치 열에 대한 R 입력에 접속된다. R 입력이 로우를 유지하는 동안 S 입력이 하이가 되면 각 SR 래치는 하이 신호를 출력한다. 지연 라인을 통해 엣지가 전파되지 않으면, 모든 지연 셀 출력은 로우를 유지하고 모든 아비터 출력은 하이를 유지한다. 이 구성은, 연관된 고속 라인 펄스가 연관된 저속 라인 펄스보다 먼저 아비터에 도달할 때 아비터의 출력이 하이가 된다는 것을 의미한다. 정밀 TDC 회로는 고속 라인 펄스가 먼저 도달하는 이 조건을 검출한다. 제2 상승 엣지가 아비터에 도달하면 그 출력은 홀드되고 결과에 영향을 미치지 않는다. 지연 라인을 재설정하면 아비터도 재설정된다.
일 실시형태에서, 개략 측정 에러의 정밀 분해능 측정치의 계산은 제1 라인의 지연 엘리먼트를 통해 피변조 신호(정밀 측정 시작 신호)의 상승 엣지를 전파시키는 것을 포함한다. 지연된 개략 측정 신호(정밀 측정 정지 신호)는 제2 라인의 지연 엘리먼트를 통해 전파되며, 여기서 제1 라인의 지연 엘리먼트는 제2 라인의 지연 엘리먼트보다 저속이다. 아비터 매트릭스는 2차원 버니어 구조를 형성한다. 아비터 매트릭스를 사용하여, 정밀 측정 포인트가, 정밀 측정 정지 신호가 정밀 측정 시작 신호보다 먼저 아비터 위치에 도달하는 가장 작은 아비터 위치인 것으로 결정된다. 아비터 위치 식별자는 신호가 제1 라인의 지연 엘리먼트의 대응 부분 및 제2 라인의 지연 엘리먼트의 대응 부분을 통해 전파되는 시간 차이로서 계산된다. 제1 아비터의 시간차가 제2 아비터의 시간차보다 작은 경우, 제1 아비터 위치가 제2 아비터 위치보다 작은 것으로 결정된다. 일 실시형태는 정밀 분해능 측정치를 정밀 분해능 포인트로서 출력한다.
일 예시적인 수신기는 도 4에 도시하는 바와 같은 2차원 버니어 구조(400)를 사용한다. 수신기의 2차원 버니어 구조는 12개의 저속 지연 엘리먼트(402, 404, 406, 408, 410, 412, 414, 416, 418, 420, 422, 및 424)(각각 50 ps의 지연), 9개의 고속 지연 엘리먼트(401, 403, 405, 407, 409, 411, 413, 415, 및 417)(각각 45 ps의 지연), 5개의 버니어 라인, 및 48개의 아비터를 사용한다
고속 지연 라인은 저속 지연 라인에서 사용되는 인버터보다 더 짧은 지연을 갖는 인버터를 사용한다. 일 예시적인 수신기의 경우, 고속 지연 라인은 45 ps 지연을 갖는 인버터(401, 403, 405, 407, 409, 411, 413, 415, 및 417)를 사용한다. 저속 지연 라인은 50 ps 지연을 갖는 인버터(402, 404, 406, 408, 410, 412, 414, 416, 418, 420, 422, 및 424)를 사용한다. 도 4의 각 관심 교차점에, R의 배수로 표시된 값이 있다. 문자 "R"은 고속 지연 라인으로부터의 1 지연 엘리먼트와 저속 지연 라인으로부터의 1 지연 엘리먼트의 지연차를 나타낸다. 일 예시적인 수신기에서, 이들 값 사이의 차이는 5 ps(50 ps - 45 ps)이다. 따라서 이 수신기에서 R은 5 ps이다. 관심 교차점에 표시된 값의 범위는 0부터 48R이다. R을 5 ps의 값으로 치환하면, 도 5의 2차원 버니어 구조는 0(0R)부터 240 ps(48R)까지 측정 에러를 해결할 수 있다.
"24R"이라고 표시된 도 4의 중심 근처의 교차점을 고려하기로 한다. 이 교차점과 상관되는 SR 래치에의 입력은 저속 지연 라인 상의 6개의 지연 엘리먼트와 고속 지연 라인 상의 4개의 지연 엘리먼트를 통과한다. 일 예시적인 수신기의 실시형태에서, 저속 지연 라인 입력은 6 * 50 ps = 300 ps의 지연을 경험한다. 고속 지연 라인 입력은 4 * 45 ps = 180 ps의 지연을 경험한다. 이들 값의 차이는 120 ps이다. 이 값을 5 ps(R 값)로 나누면 24R의 값이 생성된다. 이 예에 나타내는 것과 유사한 계산을 사용하여 도 4의 관심 교차점에 표시된 값을 계산한다.
도 4에서 "R" 라벨이 표시된 각 교차점에는, 먼저 그 위치를 통과하는 것이 저속 지연으로부터의 신호인지 또는 고속 지연 라인으로부터의 신호인지를 결정하기 위한 아비터 회로가 존재한다. 도 5는 이러한 아비터 회로의 일 실시형태이다. 아비터 위치에서의 고속 지연 라인은 S 입력에 접속되어 NAND 게이트(501)에 접속된다. 아비터 위치에서의 저속 지연 라인은 R 입력에 접속되어 NAND 게이트(502)에 접속된다. NAND 게이트(501)의 출력은 NAND 게이트(502)에 대한 입력으로서 그리고 증폭기(503)에 대한 입력으로서 접속된다. 마찬가지로, NAND 게이트(502)의 출력은 NAND 게이트(501)에 대한 입력이다. 증폭기의 출력은 신호 Q이다.
S가 로우 상태("0")이고 R이 하이 상태( "1")인 반면, Q는 하이 상태("1")이다. S와 R 둘 다가 하이 상태이면, Q는 이전과 동일한 값을 유지한다. S가 하이이고 R이 로우이면, Q는 로우 상태이다. 고속 또는 저속 지연 라인을 통해 상승 엣지가 전파되지 않으면 S와 R 둘 다는 0이므로, Q는 1로 시작한다. 저속 지연 라인의 상승 엣지가 아비터 위치에 먼저 도달하면, 아비터 출력 Q는 1로 유지된다. 고속 지연의 상승 엣지가 아비터 위치에 먼저 도달하면, 아비터 출력 Q는 0로 변경된다.
2차원 버니어 구조가 어떻게 작동하는지를 더 설명하기 위해, 정밀 측정 시작 및 정지 신호에 대한 엣지들이 194 ps만큼 차이나는 예를 고려하기로 한다. 38R 교차점의 경우, 저속 지연 라인을 통과하는 정밀 측정 시작 신호는 11개의 저속 지연 엘리먼트를 통과하는데, 이것은 550 ps(11 * 50 ps)의 지연에 해당한다. 고속 지연 라인을 통과하는 정밀 측정 정지 신호는 8개의 고속 지연 엘리먼트를 통과하는데, 이것은 360 ps(8 * 45 ps)의 지연에 해당한다. 이 두 라인의 차이는 190 ps(550 ps - 360 ps)에 해당한다. 저속 지연 라인 전파 엣지는 아비터의 입력(예시적인 수신기의 경우 SR 래치)에서 고속 지연 라인 전파 엣지보다 앞서고, 38R에 대한 아비터의 출력은 하이를 유지한다.
98R 교차점의 경우, 저속 지연 라인을 통과하는 정밀 측정 시작 신호는 11개의 저속 지연 엘리먼트를 통과하는데, 이것은 600 ps(12 * 50 ps)의 지연에 해당한다. 고속 지연 라인을 통과하는 정밀 측정 정지 신호는 9개의 고속 지연 엘리먼트를 통과하는데, 이것은 405 ps(9 * 45 ps)의 지연에 해당한다. 이 두 라인의 차이는 195 ps(600 ps - 405 ps)에 해당한다. 고속 지연 라인 전파 엣지는 저속 지연 라인 전파 엣지보다 먼저 아비터의 입력에 도달하고, 39R에 대한 아비터의 출력은 로우가 된다. 40R 이상의 높은 교차점의 경우, 고속 지연 라인 전파 엣지는 저속 지연 라인 전파 엣지보다 먼저 아비터의 입력에 도달하고, 이들 아비터 출력 각각도 로우가 된다.
예시적인 아비터 회로(도 5에 도시)가 각각의 아비터 위치에 사용된다. 2차원 버니어 구조 회로는 각 아비터 위치 출력을 로우 상태와 비교하고, 고속 지연 라인 전파 엣지 신호가 저속 지연 라인 전파 엣지 신호보다 먼저 대응하는 아비터 입력에 도달하였다면 최저 차이 위치(R의 최저 배수)를 저장한다. 시스템은 이 최저 차이 값을 정밀 측정치로서 사용한다.
정밀 TDC는 각 측정 이후에 리셋된다. 저속 지연 라인에 전파되는 엣지가 해당 라인의 종단에 도달할 때에, 리셋 펄스가 생성된다. 리셋 펄스는 정밀 측정 시작 및 정지 신호를 로우가 되게 하여 저속 및 고속 라인을 따라 전파시킨다. 동시에, 이 동작은 아비터를 리셋한다.
도 6은 개략 및 정밀 측정으로부터 TDC 입력의 주기를 재구성하는데 사용되는 디지털 로직의 일 실시형태의 블록도이다. 예시적인 개략 TDC 회로는 3개의 카운터 신호(612)로서 3개의 D-플립플롭(601)에 접속되는 3개의 카운터 출력(345, 346, 및 347)을 사용한다. 각각의 D-플립플롭의 출력은 카운터 값 로직 블록(604)에 접속된다. 카운터 값 로직 블록은 개략 측정치를 출력하고 이것을 D-플립플롭(605)에 접속시킨다. D-플립플롭의 출력은 개략 측정 로직 블록(607)에 접속된다. D-플립플롭은 추가 처리 시간을 마련하기 위해 파이프라인형 스테이지를 생성하는데, 다른 실시형태에서는 파이프라인형 스테이지가 사용되지 않는다.
9비트 링 발진기 레지스터 값(613)으로서 저장된 9개의 D-플립플롭 출력은 링 발진기 내의 각 스테이지의 상태를 유지한다. 9비트 링 발진기 출력 레지스터(613)는 D-플립플롭(602)에 접속된다. D-플립플롭(602)의 출력은 엣지 위치 로직 블록(603)에 접속된다. 엣지 위치 로직 블록은 링 발진기 회로에서의 전파 엣지의 위치를 계산한다. 엣지 위치 로직 블록의 출력은 카운터 값 로직 블록(604) 및 D-플립플롭(606)에 접속된다. D-플립플롭의 출력은 로직 블록(607)에 접속된다.
개략 측정 로직 블록(607)은 입력 주기의 개략 측정치(614)를 계산하고 이 값을 D-플립플롭(608)에 대한 입력으로서 사용한다. D-플립플롭의 출력은 전체 측정 로직 블록(610)에 대한 입력으로서 사용된다. 정밀 TDC 측정치(615)는 D-플립플롭(609)에 대한 입력이다. D-플립플롭의 출력은 입력 주기의 전체 측정치를 계산하는 전체 측정 로직 블록(610)에 대한 입력이다. 입력 주기의 전체 측정치는 D-플립플롭(611)에 대한 입력으로서 사용된다. D-플립 플롭의 출력은 디지털 시간 측정치(616)이다.
엣지의 위치 및 정확한 카운터 출력을 사용하여, 개략 측정치가 얻어진다. 일 예시적인 수신기의 경우, 링 발진기는 전체 발진 사이클에 9개의 스테이지와 18개의 지연 엘리먼트를 포함한다. 따라서, 개략 TDC 측정치는 다음과 같이 계산된다.
Figure pct00004
개략 TDC 측정치는 링의 측정된 완전한 발진 수의 시간(18 * Cfinal)에 현재 전파 시간(Dfinal)을 더한 것으로서 계산된다.
개략 TDC의 분해능은 160 ps이며, 이것은 정밀 TDC 분해능의 32배이다. 따라서 디지털 시간 측정치는 다음과 같다.
Figure pct00005
디지털 시간 측정치(TDCOUTPUT)는 개략 측정 카운트 비율(32)과 개략 측정 시간(Tcoarse)을 곱한 것에 정밀 분해능 측정치(Tfine)를 감산한 다음 교정 보정 계수(Corr)를 더한 것으로서 계산된다. 교정 보정 계수는 개략 TDC가 그 값을 계산하는데 사용한 엣지에 의존한다. 상승 및 하강 엣지는 여러 게이트 내에서 약간씩 상이한 지연을 가지므로 정확한 결과를 얻기 위해 보정이 적용된다.
미리 결정된 지연 엘리먼트의 수는 최대 개략 측정 로직 처리 시간을 링 발진기 지연 엘리먼트의 단위 지연 시간으로 나눈 값과 동일하다. 일 예시적인 수신기에 있어서, 미리 결정된 지연 엘리먼트의 수는 6이다. 멀티플렉서 입력 선택 값은 펄스 전파 인버터의 스테이지 위치와 미리 결정된 지연 엘리먼트의 수를 더한 값과 같다. 멀티플렉서 입력 선택 값이 링 발진기 인버터의 총수를 초과하면 멀티플렉서 입력 선택 값은 링 발진기 엘리먼트의 총수만큼 감분된다. 개략 측정 카운트 비율은 단위 지연 시간을 버니어 저속 지연 엘리먼트와 버니어 고속 지연 엘리먼트의 차이로 나눈 값이다. 일 예시적인 수신기의 경우, 개략 측정 카운트 대 정밀 측정 카운트의 비율은
Figure pct00006
이다.
도 7은 디지털 시간 측정치에 기초하여 피변조 신호의 위상을 계산하기 위한 회로 블록을 도시하는 기능 블록도이다. 일 예시적인 수신기에 대한 도 6의 출력은 13비트 디지털 시간 측정치이다. 이 값은 도 7의 입력으로 사용된다. 제1 회로 블록(701, 702, 703, 704, 705, 706, 및 707)(디지털 시차 회로)은 현재 디지털 시간 측정치로부터 이전 디지털 시간 측정치를 감산하여 주기 차이 값을 계산한다. 회로 블록(703)은 이 계산을 보여준다. 이전 디지털 시간 측정치가 현재 디지털 시간 측정치를 초과하면 디지털 시간 측정치가 최대 값을 넘어 래핑(wrapping)된다. 이러한 상황에서 회로는 카운터 래핑 값을 현재 디지털 시간 측정치에 더하고 이전 디지털 시간 측정치를 감산한다. 회로 블록(702, 704 및 705)이 이들 계산을 보여준다. 도 7의 회로는 예컨대 D-플립플롭(707)을 통해 이 차이 계산의 출력을 1 스테이지 주기 지연시킨다. 일 예시적인 회로에서는, 로직 컴포넌트(701 내지 707)가 이들 비교 및 지연 기능을 수행한다. 일 예시적인 수신기의 경우, 랩오버(wrap-over) 값은 4608이다. 이 한계를 계산하려면 개략 카운터의 8개의 가능한 값(23)과, 18개의 링 발진기 스테이지와, 개략 측정 분해능 대 정밀 측정 분해능 비율, 32를 곱해야 한다. 이 제1 회로 블록의 결과는 연속적인 디지털 시간 측정치들의 차이인 주기 차이 신호이다.
제2 회로 블록(708, 709, 710, 711, 712, 713, 및 714)(기저대역 출력 시간 회로)은 기저대역 신호의 160 MHz 판독 레이트를 처리한다. 회로 블록은 피드백 루프를 사용하여 제1 회로 블록의 연속 출력들을 추가한다. 연속 가산이 출력 시간 임계치(1250)를 초과하면, 출력 시간 임계치가 피드백 값에서 감산되고 출력 기록 신호가 2 스테이지 주기 이후에 하이가 된다. 수신기는 디지털 시간 출력을 사용하여 160 MHz 타임라인을 재구성한다. 출력 시간 임계치(1250)는 5 ps 디지털 시간 출력 분해능 값
Figure pct00007
을 갖는 160 MHz 판독 주기에 대응한다. 연속 주기의 합이 1250(출력 시간 임계치)을 초과할 때마다, 기저대역 회로는 해당 값을 샘플링한다. 이러한 조건이 발생하면, 통합 시간 출력 인에이블(722)은 2 스테이지 후에 하이가 되며, 이것은 피변조 신호의 위상을 기록하기 위한 출력 시간인 통합 시간 신호(723)를 나타낸다.
도 7의 제3 회로 블록(715, 716, 717, 718, 719, 720, 및 721)(오프셋 디지털 시간 출력 회로)은 제1 회로 블록의 출력(디지털 시간 출력)으로부터 반송파 주기 오프셋(T)을 감산하는 것과 결과를 스케일링하는 것을 처리한다. 반송파 주기 오프셋 회로는 오프셋 디지털 시간 출력 계산을 위해 반송파 주기 오프셋을 감산한다. 반송파 주기 오프셋(T)은 다음과 같이 계산된다(fc는 반송파 주파수임).
Figure pct00008
스케일링 회로는 오프셋 디지털 시간 출력을 원하는 레벨로 스케일링한다. 개략 TDC 회로는 스케일링된 디지털 시간 신호를 축적하여 해당 에러가 정밀 TDC 측정 분해능 내에 유지되게 한다. 스케일링 계수는 다음과 같이 계산된다.
스케일링 계수 = 1024 * fc * TDCresolution.
계수 1024는 위상 2π가 10 비트에 매핑됨에 인한 것이다. 축적기 회로는 위상 복조기 회로의 최종 출력으로서 값을 축적한다. 오프셋 디지털 시간 출력 계산 및 후처리 지연은 회로 컴포넌트(715 및 716)에 의해 수행될 수 있다. 스케일링 및 후처리 지연은 회로 컴포넌트(717, 718, 및 719)에 의해 수행될 수 있다. 스케일링된 디지털 시간 신호 및 후처리 지연의 축적이 회로 컴포넌트(720 및 721)에 의해 수행되어 통합 시간 신호(723)를 출력할 수 있다.
일 예시적인 수신기 실시형태는 FIFO를 사용하여, 기저대역 신호의 160 MHz 판독 클록을 최대 400 MHz의 TDC 회로의 출력 기록 클록과 비동기적으로 처리한다. TDC 회로는 통합 시간 출력 인에이블 신호(722)에 의해 설정된 레이트로 최대 400 MHz의 클록(TDC 입력 신호)을 사용하여 연속 출력 값들을 FIFO에 기록하고, 기저대역 회로는 160 MHz의 레이트로 값을 판독한다.
도 8은 피변조 신호의 위상을 계산하기 위한 방법이다. TDC 방법(800)은 수신 프로세스(802)를 통해, 일부 실시형태에 있어서 주파수 분할 출력 신호인 신호를 수신한다. 개략 측정 프로세스(804)는 피변조 신호를 사용하여, 시간-디지털 값 변환을 위한 개략 측정치를 계산한다. 개략 측정 프로세스(804)는 TDC 회로의 링 발진기를 사용하여, 피변조 신호의 제1 및 제2 상승 엣지 사이의 주기 동안에 개략 측정치를 획득한다. 정밀 측정 프로세스(806)는 개략 측정치의 에러의 정밀한 측정치를 계산한다. 정밀 측정 프로세스(806)는 TDC 회로의 버니어 비교기 회로를 사용하여, 개략 측정 에러의 정밀 분해능 측정치를 획득한다. 조합 프로세스(808)는 개략 측정치와 정밀 측정치를 조합하여 디지털 시간 측정치를 획득한다. 위상 결정 프로세스(810)는 디지털 시간 측정치를 사용하여 피변조 신호의 위상을 획득한다.

Claims (19)

  1. 방법에 있어서,
    수신측 시간-디지털 변환(TDC, time-to-digital conversion) 회로에서 피변조 신호(modulated signal)를 수신하는 단계와,
    상기 TDC 회로의 링 발진기를 사용하여 상기 피변조 신호의 상승 엣지의 개략 측정치(coarse measurement)를 획득하는 단계와,
    상기 TDC 회로의 2D 버니어 비교기(Vernier comparator) 회로를 사용하여, 지연된 상승 엣지 신호와 지연된 개략 측정 신호 간의 차이를 나타내는 개략 측정 에러의 정밀 분해능 측정치(fine resolution measurement)를 획득하는 단계와,
    상기 개략 측정치와 상기 정밀 분해능 측정치를 사용하여 디지털 시간 측정치를 획득하는 단계와,
    상기 디지털 시간 측정치에 기초하여 상기 피변조 신호의 위상을 결정하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 개략 측정치를 획득하는 단계는, 상기 피변조 신호의 상승 엣지를 사용하여, 상기 링 발진기 내의 복수의 인버터 각각의 출력 값을 래치하는 단계를 포함하는, 방법.
  3. 제2항에 있어서, 상기 개략 측정치를 획득하는 단계는, 펄스 전파 인버터를, 비반전 래치 출력 값을 가진 인버터로서 식별하는 단계를 더 포함하는, 방법.
  4. 제3항에 있어서, 상기 링 발진기의 완전한 발진 수를 카운트하는 단계를 더 포함하는, 방법.
  5. 제4항에 있어서, 상기 링 발진기의 완전한 발진 수를 카운트하는 단계는,
    상기 링 발진기의 제1 인버터의 출력이 상태를 변경할 때 제1 카운터를 증분시키는 단계와,
    상기 링 발진기의 제2 인버터의 출력이 상태를 변경할 때 제2 카운터를 증분시키는 단계와,
    상기 제1 인버터 및 상기 제2 인버터에 대한 상기 펄스 전파 인버터의 위치에 기초하여, 상기 제1 카운터 또는 상기 제2 카운터 중 하나로부터 카운트 값을 선택하는 단계를 포함하는, 방법.
  6. 제1항에 있어서,
    상기 피변조 신호의 상승 엣지를 사용하여 상기 2D 버니어 비교기 회로를 개시하는 단계와,
    제어 로직 회로 및 제1 멀티플렉서를 사용하여, 상기 2D 버니어 비교기 회로에 지연된 개략 측정 신호를 제공하기 위한 정지 입력을 선택하는 단계를 더 포함하는, 방법.
  7. 제6항에 있어서, 상기 제어 로직 회로는, 펄스 전파 인버터를 지나 미리 결정된 수의 지연 엘리먼트에 위치한 비교기를 선택하도록 상기 멀티플렉서를 제어하는, 방법.
  8. 제6항에 있어서, 상기 지연된 개략 측정 신호는 상기 지연된 개략 측정 신호의 상승 엣지에서 트리거 신호를 생성하도록 지연 엘리먼트 및 배타적 OR 게이트에 의해 처리되는, 방법.
  9. 제7항에 있어서, 상기 피변조 신호의 상승 엣지를 사용하여 상기 2D 버니어 비교기 회로를 개시하는 단계는, 제2 멀티플렉서와, 상기 미리 결정된 수의 지연 엘리먼트와 동일한 수의 지연 엘리먼트를 사용하여 상기 피변조 신호의 상승 엣지를 지연시키는 단계를 포함하는, 방법.
  10. 제1항에 있어서, 상기 개략 측정 에러의 정밀 분해능 측정치를 획득하는 단계는,
    제1 라인의 지연 엘리먼트를 통해 상기 피변조 신호의 상승 엣지를 전파시키는 단계와,
    제2 라인의 지연 엘리먼트를 통해 상기 지연된 개략 측정 신호를 전파시키는 단계로서, 상기 제1 라인의 지연 엘리먼트는 상기 제2 라인의 지연 엘리먼트보다 저속인, 상기 지연된 개략 측정 신호를 전파시키는 단계와,
    아비터 매트릭스를 사용하여 정밀 측정 포인트를 결정하는 단계로서, 상기 아비터 매트릭스는, 상기 제2 라인의 지연 엘리먼트를 통해 전파되는 상기 지연된 개략 측정 신호가 상기 제1 라인의 지연 엘리먼트를 통해 전파되는 상기 피변조 신호의 상승 엣지보다 먼저 상기 정밀 측정 포인트에 도달하게 되는 최소 아비터 위치인 것인, 상기 정밀 측정 포인트를 결정하는 단계와,
    상기 정밀 분해능 측정치를 출력하는 단계를 포함하는, 방법.
  11. 제10항에 있어서, 상기 디지털 시간 측정치를 획득하는 단계는,
    개략 측정 시간을, 상기 링의 측정된 완전한 발진 수의 시간에 현재 전파 시간을 더한 것으로서 계산하는 단계와,
    디지털 시간 측정치를, 개략 측정 카운트 비율과 상기 개략 측정 시간을 곱한 것에 상기 정밀 분해능 측정치를 뺀 다음 교정 보정 계수를 더한 것으로서 계산하는 단계를 포함하는, 방법.
  12. 제11항에 있어서, 상기 디지털 시간 측정치에 기초하여 상기 피변조 신호의 위상을 결정하는 단계는,
    디지털 시간 출력을, 연속 디지털 시간 측정치들의 차이로서 계산하는 단계와,
    상기 피변조 신호의 위상을 기록하기 위한 출력 시간을 결정하는 단계와,
    오프셋 디지털 시간 출력을 계산하는 단계와,
    상기 오프셋 디지털 시간 출력을 스케일링하여 스케일링된 디지털 시간 신호를 계산하는 단계와,
    상기 스케일링된 디지털 시간 신호를 축적하는 단계를 포함하는, 방법.
  13. 제12항에 있어서, 상기 디지털 시간 출력을 계산하는 단계는,
    제2 디지털 시간 측정치로부터 제1 디지털 시간 측정치를 감산하여 주기 차이 값을 계산하는 단계와,
    상기 제1 디지털 시간 측정치가 상기 제2 디지털 시간 측정치보다 큰 경우 상기 주기 차이 값에 카운터 래핑 값(counter wrapping value)을 더하는 단계를 포함하는, 방법.
  14. 제12항에 있어서, 상기 피변조 신호의 위상을 기록하기 위한 출력 시간을 결정하는 단계는, 상기 디지털 시간 출력이 출력 시간 임계치를 초과할 때에 출력 기록 신호를 인에이블시키는 단계를 포함하는, 방법.
  15. 제12항에 있어서, 상기 오프셋 디지털 시간 출력을 계산하는 단계는, 상기 디지털 시간 출력으로부터 반송파 주기 오프셋을 감산하는 단계를 포함하는, 방법.
  16. 장치에 있어서,
    제1 상승 엣지 신호와 제2 상승 엣지 신호가 나타내는 피변조 신호의 주기의 개략 측정치를 계산하도록 구성된 개략 측정 회로로서, 상기 제1 상승 엣지 신호와 상기 제2 상승 엣지 신호는 상기 피변조 신호의 엘리먼트인, 상기 개략 측정 회로와,
    상기 제2 상승 엣지 신호와 후속의 개략 측정 신호 간의 차이를 나타내는 개략 측정 에러의 정밀 분해능 측정치를 계산하도록 구성된 정밀 측정 회로와,
    상기 피변조 신호의 위상을 계산하도록 구성된 위상 계산 회로
    를 포함하고,
    상기 위상 계산 회로는,
    디지털 시간 출력으로부터 반송파 주기 오프셋을 감산하기 위한 오프셋 디지털 시간 출력 회로와,
    오프셋 디지털 시간 출력을 스케일링하기 위한 스케일링 회로와,
    상기 스케일링 회로부터의 출력 신호를 축적하기 위한 축적 회로를 포함하는, 장치.
  17. 제16항에 있어서, 상기 개략 측정 회로는,
    인버터의 링을 형성하도록 접속된 제1 세트의 하나 이상의 인버터와,
    상기 인버터의 링의 각각의 인버터 출력에 접속된 하나 이상의 플립플롭과,
    상기 제1 세트의 인버터로부터의 인버터 출력 중 하나 이상에 접속된 하나 이상의 카운터와,
    상기 제1 세트의 하나 이상의 인버터로부터의 인버터 출력에 접속된 입력을 가진 제1 멀티플렉서와,
    상기 제1 멀티플렉서의 출력에 입력이 접속되는 제1 배타적 OR 로직 게이트와,
    제2 세트의 하나 이상의 인버터 중의 최후 인버터의 출력이 제2 멀티플렉서의 입력 모두에 접속되는, 연속으로 접속된 제2 세트의 하나 이상의 인버터와,
    상기 제2 멀티플렉서의 출력에 접속된 제2 배타적 OR 로직 게이트를 포함하는, 장치.
  18. 제16항에 있어서, 상기 정밀 측정 회로는,
    제1 라인의 지연 엘리먼트를 형성하는 하나 이상의 인버터의 세트와,
    상기 제1 라인의 지연 엘리먼트보다 고속인 제2 라인의 지연 엘리먼트를 형성하는 하나 이상의 인버터의 세트와,
    싱기 제1 라인의 지연 엘리먼트 내의 인버터 수와 상기 제2 라인의 지연 엘리먼트 내의 인버터 수를 곱한 것과 같은 수의 래치의 매트릭스와,
    상기 제1 라인의 지연 엘리먼트 내의 각 인버터 출력을 상기 래치의 매트릭스의 열 내의 각각의 제1 래치 입력에 접속시키는 접속부 세트와,
    상기 제2 라인의 지연 엘리먼트 내의 각 인버터 출력을 상기 래치의 매트릭스의 행 내의 각각의 제2 래치 입력에 접속시키는 접속부 세트를 포함하는, 장치.
  19. 제16항에 있어서, 상기 위상 계산 회로는,
    연속적인 주기 측정치들의 차이를 계산하기 위한 디지털 시간차 회로와,
    출력 데이터를 기록할 때를 계산하는 기저대역 출력 시간 회로를 더 포함하는, 장치.
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