KR100263457B1 - 집적 반도체 메모리 장치 - Google Patents

집적 반도체 메모리 장치 Download PDF

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칼 하인쯔 호르닝어
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Abstract

집적 반도체 메모리 장치는 메모리 영역(1), 상기 메모리 영역(1)에 할당되며 기록 지시기(11) 및 입력 버퍼(13)를 가진 기록 중간 메모리(10), 상기 메모리 영역(1)에 할당되며 판독 지시기(21) 및 출력 버퍼(23)를 가진 판독 중간 메모리(20), 및 메모리 제어회로(3) 및 데이다 흐름 제어회로(4)를 가진 제어장치(2)를 포함한다. 상기 판독 중간 메모리(20)에는, 판독 어드레스 제어 유니트(24)를 통해 판독 어드레스 레지스터(25)에 연결되어 판독 지시기(21)를 제어하는 판독 컬럼 어드레스 디코더(22)가 할당된다. 기록 중간 메모리(10)에는, 기록 어드레스 제어 유니트(14)를 통해 기록 어드레스 레지스터(15)에 연결되어 기록 지시기(11)를 제어하는 기록 컬럼 야드레스 디코더(12)가 할당된다. 메모리 제어회로(3) 또는 메모리 영역(1) 내에는 판독 어드레스 제어 유니트(24) 및 기록 어드레스 제어 유니트(14)에 의해 제어가능한 로우 어드레스 디코더 회로(8)가 제공된다.

Description

집적 반도체 메모리 장치
제1도는 본 발명에 따른 반도체 메모리 장치의 블록회로도.
제2도 내지 6도는 2개의 상이한 기록 및 판독 사이클에서 메모리 장치의 외부 입력신호의 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리 영역 2 : 제어장치
3 : 메모리 제어회로 4 : 데이타 흐름 제어회로
5 : 링 발진기 6 : 기록 타운터
7 : 판독 카운터 8 : 로우 디코더 회로
9 : 판독 증폭기 10 : 기록 중간 메모리
11 : 기록 지시기 12 : 기록 컴럼 어드레스 디코더
13 : 입력 버퍼 14 : 기록 어드레스 제어 유니트
15 : 기록 어드레스 레지스터 16 : 기록 클록 제어 유니트
17 : 기록 리세트 제어 유니트 20 : 판독 중간 메모리
21 : 판독 지시기 22 : 판독 컬럼 어드레스 디코더
23 : 출력 버퍼 24 : 판독 어드레스 제어 유니트
25 : 판독 어드레스 레지스터 26 : 판독 클록 제어 유니트
27 : 판독 리세트 제어 유니트 28 : 마스킹 데이타 레지스터
본 발명은 로우 및 컬럼으로 조직된 메모리 영역 ; 상기 메모리 영역에 할당되며 기록 지시기 및 입력 버퍼를 가진, 기입되는 데이타를 직렬-병렬 변환시키기 위한 기록 중간 메모리 ; 상기 메모리 영역에 할당되며 판독 지시기 및 출력 버퍼를 가진, 독출되는 데이타를 병렬-직렬 변환시키기 위한 판독 중간 메모리 ; 및 메모리 제어회로 및 데이타 흐름 제어회로를 가지고 메모리 영역과 한편으로는 기록 중간 메모리 사이에서 그리고 다른 한편으로는 판독 중간 메모리 사이에서 데이타 흐름을 제어하기 위해 형성된 제어장치를 포함하는 집적 반도체 메모리 장치에 관한 것이다.
이러한 집적 반도체 메모리 장치는 미국특허공보 제4,882,710 호에 공지되어 있다. 거기에 기재된 메모리 장치에서는 데이타가 기록 클록을 이용해서 직렬로 입력 버퍼에 기입된다. 상기 입력 버퍼로부터 데이타는, 마찬가지로 기록 클록 신호에 의해 클록되는 기록 지시기를 이용해서 기록 중간 메모리 내로 독입되고, 상기 기록 중간 메모리로부터 병렬로 메모리 영역의 다수의 부분영역중 하나로 전송된다. 따라서, 하나의 메모리 부분영역으로 데이타 전송시마다 이러한 부분영역의 한 컬럼 전체가 새로이 기록된다. 판독시 한 메모리 부분영역의 한 컬럼 전체의 데이타가 기록과정에 상응하게 판독 중간 메모리로 전송된다. 이때, 어드레싱은 맨 먼저 상기 셀에 기입된 데이타가 다시 맨 먼저 독출되도록 이루어진다. 즉, 상기 메모리 장치는 FIFO 원리에 따라 동작한다. 따라서, 데이타는 판독 중간 메모리로부터, 판독 클록 신호에 의해 클록된 판독 지시기를 이용해서 직렬로 출력 버퍼로 전달되고, 상기 출력 버퍼로부터 마찬가지로 판독 클록 신호를 이용해서 메모리 장치로부터 출력된다. 상기 메모리 장치가 FIFO 원리에 따라 동작하기 때문에, 간단하게 구성되기는 하지만, 예컨대 텔레비젼용 화상 메모리에서 요구되는 바와같은 메모리 영역에 대한 블록별 랜덤 액세스가 불가능하다.
유럽공개공보 제0 135 940호에는 개별 메모리 장소에 대한 랜덤 액세스를 허용하며, 부가로 한 컬럼 전체의 데이타가 중간 메모리에 저장되고 상기 메모리로부터 데이타가 직렬로 정해진 로우 어드레스로부터 독출되는 가능성을 제공하는 집적 반도체 메모리 장치가 공지되어 있다. RAM으로 동작하는 이 메모리 장치는 블록별 랜덤 액세스를 가능하게 하지만, 보다 상세하게는 한 데이타 블록의 개시가 정해진 로우 어드레스에 의해 자유로이 선택될 수 있지만 - 데이타 블록의 끝이 로우의 끝임 - 이러한 메모리 장치에서는 텔레비젼 용도에서 종종 바람직한 FIFO 동작이 불가능하다.
본 발명의 목적은 FIFO 동작, 및 적어도 데이타의 판독시 또는 기록시 블록별 랜덤 메모리 어드레싱을 가능하게 하는 메모리 장치를 만드는 것이다.
상기 목적은 판독 어드레스 제어 유니트를 통해 판독 어드레스 레지스터에 연결되어 판독 지시기를 제어하는 판독 컬럼 어드레스 디코더가 판독 중간 메모리에 할당되고, 판독 어드레스 제어 유니트에 의해 제어 가능한 로우 어드레스 디코더가 메모리 제어화로 내에 또는 메모리 영역에 제공되는 메모리 장치에 의해 달성되거나, 기록 어드레스 제어 유니트를 통해 기록 어드레스 레지스터에 연결되어 기록 지시기를 제어하는 기록 컬럼 어드레스 디코더가 기록 중간 메모리에 할당되고 메모리 제어회로 또는 메모리 영역에 제공된 로우 어드레스 디코더가 기록 어드레스 제어 유니트에 의해 제어될 수 있는 메모리 장치에 의해 달성된다.
본 발명의 실시예를 첨부한 도면을 참고로 보다 상세히 설명하면 다음과 같다.
제1도에 따른 집적 반도체 메모리 장치에서는, 다수의 부분영역으로 세분될 수 있는 하나의 메모리 영역(1)에 하나의 제어장치(2)가 할당된다. 상기 제어장치(2)는 메모리 제어회로(3), 데이타 흐름 제어회로(4) 및 링 발진기(5)로 형성된다. 링 발진기(5)는, 외부 클록이 없거나 외부 클록이 너무 늦으면 데이다 흐름 제어회로(4)를 제어하고, 이 회로는 메모리 제어회로(3)를, 그리고 상기 메모리 제어회로(3)는 재차 메모리 영역(1)에 할당된 로우 디코더 회로(8) 및 마찬가지로 메모리 영역(1)에 할당된 판독 증폭기(9)를 제어한다. 물론, 로우 디코더 회로(8)를 메모리 제어회로(3)에 배열하는 것도 가능하다.
메모리 영역(1)의 입력측에는 기입되는 데이타의 직렬-병렬 변환을 위한 기록 중간 메모리(10), 이것에 연결된 기록 지시기(11) 및 상기 기록 지시기(11)를 세팅시키는 기록 컬럼 어드레스 디코더(12)가 할당된다.
기록 중간 메모리(10)는 입력 버퍼(13)에 연결되며 상기 입력 버퍼(13)로부터의 입력 데이타(DIN)를 기입한다. 상기 입력 버퍼(13)는 한편으로는 입력데이타(DIN)의 레벨 변환에 사용되며 다른 한편으로는 입력 데이타(DIN)를 기록 클록신호(SWCK)와 동기화시키는데 사용된다.
입력 버퍼(13)는 이미 다수의 비트일 수 있는 입력 데이타(DIN)용 직렬 입력과 더불어 기록해제신호(WE), 및 기록 클록제어 유니트(16)로부터 공급받는 클록신호용 2개의 다른 입력을 갖는다. 상기 기록 클록 제어 유니트(16)는 한편으로는 기록 클록신호(SWCK)를 공급받으며, 다른 한편으로는 클록신호를 상기 입력 버퍼(13), 데이타 흐름 제어 유니트(4)에 신호를 공급하는 기록 카운터(6), 기록 지시기(11) 및 기록 어드레스 레지스터(15)에 공급한다.
또한, 기록 클록 제어 유니트(16)는 기록 리세트 제어 유니트(17)로부터, 기록 리세트 제어 유니트(17)의 입력에 인가되는 기록 리세트 신호(RSTW)에 의존하는 신호를 받는다.
제1도에서 기록 어드레스 레지스터(15)에는 기록 어드레스 신호(WAD)용 직렬 입력이 제공된다. 물론, 로우 어드레스 신호 및 컬럼 어드레스 신호용 2개의 분리된 직렬 입력 또는 기록 어드레스 신호용 병렬 입력이 제공될 수 있다. 기록 어드레스 레지스터(15)는 수신한 어드레스를 기록 어드레스 제어 유니트(14)에 공급하며, 상기 기록 어드레스 제어 유니트(14)는 한편으로는 컬럼 어드레스를 기록 컬럼 어드레스 디코더(12)에, 그리고 다른 한편으로는 로우 어드레스를 데이타 흐름 제어 유니트(4)에 공급하고, 상기 데이타 흐름 제어 유니트(4)는 그것을 메모리 제어회로(3)를 통해 메모리 영역(1)에 배열된 로우 디코더 회로(8)에 공급한다. 또한, 기록 어드레스 제어 유니트(14)는 기록 제어신호(WAE)를 받는 입력을 갖는다.
기록 중간 메모리(10)가 마스킹 데이타 레지스터(28)로부터 신호를 공급받음으로써, 기록 중간 메모리(10)에 저장된 입력 데이타(DIN)가 마스킹 데이타 신호에 의해 마스킹 될 수 있다. 그러나, 입력 데이타(DIN)가 기록 중간 메모리(10)에 기입될 때 또는 입력 버퍼(13) 내에서 이미 마스킹이 이루어지는 것도 가능하다. 마스킹 데이타 레지스터(28)에는 기록 클록신호(SWCK) 및 기록 제어신호(WAE)가 공급되며, 이 신호들에 의해 마스킹 데이타 신호(MAD)의 독입이 제어된다.
동일한 방법으로 메모리 영역(1)의 출력측에는 출력되는 데이타의 병렬-직렬변환을 위한 판독 중간 메모리(20)가 할당된다. 상기 판독 중간 메모리(20)가 판독 지시기(21)에 연결되며, 상기 판독 지시기(21)는 판독 컬럼 어드레스 디코더(22)에 의해 세팅된다. 이때, 판독 지시기(21), 데이타 흐름 제어회로(4)를 제어하는 판독 카운터(7), 출력 버퍼(23) 및 판독 어드레스 레지스터(25)는 판독 클록제어 유니트(26)로부터 출력된 클록신호를 공급받는다. 상기 클록신호는 판독 클록 제어 유니트(26)의 입력에 인가되는 판독 클록신호(SRCK)에 의존한다. 또한, 판독 클록 제어 유니트(26)는, 판독 리세트 제어 유니트(27)로부터 출력되며 그것의 입력에 인가되는 판독 리세트 신호(RSTR)에 의존하는 신호용 입력을 갖는다.
판독 어드레스 레지스터(25)는 그것의 직렬 입력에서 판독 어드레스 신호(RAD)를 받는다. 상기 판독 어드레스 레지스터(25)는 선택적으로 로우 어드레스 신호 및 컬럼 어드레스 신호용 2개의 분리된 직렬 입력을 갖거나 판독 어드레스 신호(RAD)용 병렬 입력을 가질 수 있다.
판독 어드레스 레지스터(25)로부터 판독 어드레스(RAD)가 판독 어드레스 제어 유니트(24)로 전달되며, 상기 판독 어드레스 제어 유니트(24)는 컬럼 어드레스를 판독 컬럼 어드레스 디코더(22)에, 그리고 로우 어드레스를 데이타 흐름 제어회로(4)에 공급한다. 또한, 판독 어드레스 제어 유니트(24)는 판독 제어신호(RAE)를 공급받는다. 메모리 영역(1)으로부터 판독 증폭기(9)를 통해 판독 중간 메모리(20)로 전송되는 데이타는 출력 버퍼(23)를 통해 판독 해제신호(RE)에 의존해서 출력 데이타(DOUT)로서 메모리 장치로부터 직렬로 독출된다.
본 발명에 따른 메모리 장치는 FIFO 모드 및 랜덤 블록 어드레스를 가진 모드에서 입력 데이타(DIN)의 기록시 일정 시점에서 또는 일정 시간범위 동안 기록 제어신호(WAE)의 상태에 의존하며, 줄력 데이타(DOUT)의 판독시 일정 시점에서 또는 일정 시간범위동안 판독 제어신호(RAE)의 상태에 의존할 수 있다.
FIFO 모드의 경우에는 로우 어드레스가 기록 카운터(6)에 의해 또는 판독 카운터(7)에 의해 발생되는 한편, 기록 지시기(11) 및 판독 지시기(21)는 기록 리세트 신호(RSTW)에 의해 또는 판독 리세트 신호(RSTR)에 의해 고정 세팅된 출발상태로 된다.
랜덤 블록 어드레스를 가진 모드에서 기록 어드레스 제어 유니트(14) 및 판독 어드레스 제어 유니트(24)는 로우 어드레스를 공급하는 한편, 기록 지시기(11) 및 판독 지시기(21)는 기록 리세트 신호(RSTW) 및 판독 리세트 신호(RSTR)에 의해 각각의 컬럼 어드레스에 상응하는 출발상태에 세팅된다.
제2도에서 FIFO 모드, 랜덤 병렬 블록 어드레스를 가진 모드 및 랜덤 직렬 블록 어드레스를 가진 모드의 경우에 외부로부터 메모리 장치로 인가되는 기록 사이클용 신호의 제1 파형도가 도시되어 있다. 총 3개의 경우에, 기록 해제신호(WE)가 하이(high) 상태이면, 기록 클록신호(SWCK)로 입력 데이타 신호(DIN), (DIN') 및 (DIN")가 기입된다. 기록 해제신호(WE)가 로우(Low) 상태이면, 데이타가 기입되지 않는다. 기록 리세트 신호(RSTW)가 하이 상태인 시점에서 기록 제어신호(WAE), (WAE') 및 (WAE")의 상태는 어떤 모드에서 기입되는지를 결정한다. 제2도의 실시예에서는 FIFO 모드에서 기록 제어신호(WAE)가 로우 상태일 때 기입된다. 즉, 데이타(DIN)는 제1 데이타(D1)로부터 시작해서 기록 중간 메모리(10)의 고정 세팅된 어드레스에 기입된다. 그러나, 기록 제어신호(WAE') 및 (WAE")가 하이 상태이면, 입력 데이타(DIN') 및 (DIN")가 제1 데이타(D1)로부터 시작해서 기록 중간 메모리(10)의, 이 시점에서 유효한 병렬 어드레스(ADDR M) 또는 직렬 어드레스 ...(AM-6)... (AM)에 기입된다.
동일한 방법으로 제1의 가능한 판독과정이 진행된다. 제3도에서는 판독 리세트 신호(RSTR)가 하이 상태이고, 판독 제어신호(RAE)가 로우 상태이며 판독 해제신호(RE)가 하이 상태인 시점에서, 데이타(DOUT)가 데이타(Q1)로 부터 시작해서 판독 중간 메모리(20)의 어드레스 1로부터 독출된다.
그러나, 이 시점에서 판독 제어신호(RAE'), (RAE")가 하이 상태이면, 출력데이타(DOUT') 및 (DOUT")가 데이타(QM)로부터 시작해서 판독 중간 메모리(20)의 어드레스(M)로부터 독출되며, 이때 어드레스(M)는 판독 어드레스 신호(RAD') 및 (RAD")의 병렬 어드레스(ADDR M) 또는 직렬 어드레스 ...(AM-5)...(AM)에 의해 정해진다.
판독과정 및 기록과정은 임의의 시점에서 새로운 리세트 신호(RSTR), (RSTW)에 의해 차단된다.
이러한 방법으로 데이타의 기록 및 판독시 메모리 영역에 대한 블록별 랜덤액세스가 가능해진다. 물론, 데이타의 판독시에만 또는 기록시에만 블록별 랜덤액세스가 가능하게 할 수도 있다.
제4도는 본 발명에 따른 집적 반도체 메모리 장치를 동작시키는 또다른 바람직한 가능성을 나타낸다. 판독 제어신호(RAE) 또는 기록 제어신호(WAE)의 액티브 상태동안 - 제4도에서 액티브 상태는 하이 상태임 - 데이타 블록이 메모리 영역내로 기입되어야 하는 한 어드레스의 어드레스 비트(A1) 내지 (An)가 독입된다. 판독 제어신호(RAE) 또는 기록 제어신호(WAE)가 인액티브(inactive) 상태로 전환된 후 최소 지속시간(tmin) 후에 판독 리세트 신호(RSTR) 또는 기록 리세트 신호(RSTW)에 의해, 출력 데이타(DOUT) 또는 입력 데이타(DIN)로 이루어진 데이타 블록(N)이 판독 클록신호(SRCK) 또는 기록 클록신호(SWCK)를 이용해서 독출되거나 기입된다. 제4도에 나타나는 바와같이, 데이타 블록(N)이 끝까지 판독 또는 기록 제어신호(RAE) 또는 (WAE)의 새로운 액티브 상태가 더이상 발생되지 않으면, 한편으로는 발생하는 판독 또는 기록 리세트 신호(RSTR) 또는 (RSTW)가 무시되고 다른 한편으로는 메모리 장치가 FIFO 모드로 동작한다. 즉, 어드레스가 최후에 독입된 어드레스로부터 시작해서 증분된다. 따라서, 데이타 블록(N+1)이 1만큼 증가된 어드레스로 메모리 영역으로부터 독출되거나 상기 메모리 영역에 기입된다.
액티브 상태중에 데이타 블록(N+1)의 독출 또는 기입동안 데이타 블록(K)에 대한 새로운 어드레스의 어드레스 비트(A1) 내지 (Am)가 독입되면, 데이타 블록(N+1)의 독출 또는 기입의 종료시 판독 또는 기록 리세트 신호(RSTR) 또는 (RSTW)가 반도체 메모리에 인가되지 않았으면 판독 또는 기록 포우즈(pause)가 이루어진다. 새로운 판독 또는 기록 리세트 신호(RSTR) 또는 (RSTW)의 인가에 의해서만 데이타 블록(K)이 독출되거나 기입된다. 데이타 블록(K)의 독출 또는 기입과정중에 판독 또는 기록 제어신호(RAE) 또는 (WAE)의 액티브 상태동안 새로운 어드레스가 독입되지 않기때문에, 데이타 블록(K) 다음에 데이타 블록(K+1)이 독출되거나 기입된다. 즉, 어드레스가 내부 판독 또는 기록 카운터(7) 또는 (6)에 의해 다시 1씩 증가된다.
제5도에는 12비트로 이루어진 어드레스 (A1)...(A2)...(A12)의 독입이 상세히 기록 어드레스 신호(WAD)의 실시예로 도시되어 있다. 판독 어드레스(RAD)도 동일한 방법으로 독입되며, 이때 기록 및 판독 어드레스의 길이는 12 비트에 국한될 필요가 없다. 기록 제어신호(WAE)의 액티브 상태는 제5도에 따른 실시예에서는 하이 상태이다. 그러나, 로우 상태일 수도 있다. 기록 제어신호(WAE)의 상승 에지 다음에 기록 클록신호(SWCK)의 그 다음에 후속하는 상승 에지에 의해 기록 어드레스(WAD)의 제1비트(A1)가 독입된다. 기록 클록신호(SWCK)의 또다른 상승 에지에 의해 기록 어드레스 신호(WAD)의 또다른 비트(A1)가 최후 비트(A12)까지 독입된다. 그 다음에, 최소 지속시간(tmin)의 개시를 결정하는 기록 제어신호(WAE)의 하강 에지가 후속된다.
기록 어드레스 신호(WAD)에 의해 마스킹 데이타 신호(MAD)가 기록 어드레스 신호(WAD)와 동일한 방법으로 독입된다. 마스킹 데이타 신호(MAD)는 임의의 수의 비트로 이루어지지만 최대로 어드레스 신호 비트의 수를 초과하지 않는다. 상기 마스킹 데이타 신호(MAD)는 예컨대 6개의 비트(n1) 내지 (n5)로 이루어지며, 마스킹 데이타 신호(MAD)의 1 비트(n1)는 입력 데이타 신호(DIN)의 동시에 병렬로 독입되는 비트중 다수의 비트를 마스킹한다.
제6도는 이전에 독입된 기록 어드레스에 입력 데이타를 기입하는 것을 나타낸다. 기록 제어신호(WAE)의 하강 에지후에 최소 지속시간(tmin)의 경과 후, 기록 리세트 신호(RSTW)가 제5도에서 하이 상태인 액티브 상태로 전환된 후에 기록 클록신호(SWCK)의 후속하는 상승 에지후에 입력 데이타 신호(DIN)의 제1 데이타(D1)가 반도체 메모리 장치에 기입되며, 이때, 입력신호 데이타(D1)는 다수의 비트일 수 있다. 또다른 상승 에지에 의해 데이타 블록의 잔여 데이타가 기입될 수 있다.

Claims (6)

  1. 로우 및 컬럼으로 조직된 메모리 영역(1), 상기 메모리 영역(1)에 할당되며 기록 지시기(11) 및 입력 버퍼(13)를 가진, 기입되는 데이타를 직렬-병렬 변환시키기 위한 기록 중간 메모리(10), 상기 메모리 영역(1)에 할당되며 판독 지시기(21) 및 출력 버퍼(23)를 가진, 독출되는 데이타를 병렬-직렬 변환시키기 위한 판독 중간 메모리(20), 및 메모리 제어회로(3) 및 데이다 흐름 제어회로(4)를 가지고 메모리 영역(1)과 한편으로는 기록 중간 메모리(10) 사이에서, 그리고 다른 한편으로는 판독 중간 메모리(20) 사이에서 데이타 흐름을 제어하기 위해 형성되는 제어장치(2)를 포함하는 집적 반도체 메모리 장치에 있어서, 판독 어드레스 제어 유니트(24)를 통해 판독 어드레스 레지스터(25)에 연결되어 판독 지시기(21)를 제어하는 판독 컬럼 어드레스 디코더(22)가 판독 중간 메모리(20)에 할당되고, 판독 어드레스 제어 유니트(24)에 의해 제어가능한 로우 어드레스 디코더 회로(8)가 메모리 제어회로(3) 또는 메모리 영역(1)에 제공되는 것을 특징으로 하는 직접 반도체 메모리 장치.
  2. 로우 및 컬럼으로 조직된 메모리 영역(1), 상기 메모리 영역(1)에 할당되며 기록 지시기(11) 및 입력 버퍼(13)를 가진, 기입되는 데이타를 직렬-병렬 변환시키기 위한 기록 중간 메모리(10), 상기 메모리 영역(1)에 할당되며 판독 지시기(21) 및 출력 버퍼(23)를 가진, 독출되는 데이타를 병렬-직렬 변환시키기 위한 판독 중간 메모리(20), 및 메모리 제어회로(3) 및 데이타 흐름 제어회로(4)를 가지고 메모리 영역(1)과 한편으로는 기록 중간 메모리(10) 사이에서, 그리고 다른 한편으로는 판독 중간 메모리(20) 사이에서 데이타 흐름을 제어하기 위해 형성되는 제어장치(2)를 포함하는 집적 반도체 메모리 장치에 있어서, 기록 어드레스 제어 유니트(14)를 통해 기록 어드레스 레지스터(15)에 연결되어 기록 지시기(11)를 제어하는 기록 컬럼 어드레스 디코더(12)가 기륵 중간 메모리(10)에 할당되고, 기록 어드레스 제어 유니트(14)에 의해 제어가능한 로우 어드레스 디코더 회로(8)가 메모리 제어회로(3) 또는 메모리 영역(1)에 제공되는 것을 특징으로 하는 집적 반도체 메모리 장치.
  3. 제1항에 있어서, 기록 어드레스 제어 유니트(14)를 통해 기록 어드레스(15)에 연결되어 기록 지시기(11)를 제어하는 기록 컬럼 어드레스 디코더(12)가 기록 중간 메모리(10)에 할당되고, 로우 어드레스 디코더 회로(8)가 기록 어드레스 제어 유니트(14)에 의해서도 제어될 수 있는 것을 특징으로 하는 집적 반도체 메모리 장치.
  4. 제2항 또는 3항에 있어서, 기록 어드레스 제어신호(WAE)에 의해 구동될 수 있는 마스킹 데이타 레지스터(28)가 기록 중간 메모리(10)에 할당되는 것을 특징으로 하는 집적 반도체 메모리 장치.
  5. - 기록 및/또는 판독 제어신호(WAE, RAE)의 액티브 상태동안 기록 및/또는 판독 클록신호(SWCK, SRCK)를 이용해서 기록 및/또는 판독 어드레스 신호(WAD, RAD)의 비트(A1)가 기록 및/또는 판독 어드레스로서 기록 및/또는 판독 어드레스 레지스터(15, 25)에 독입되고,
    - 빨라도 기록 및/또는 판독 제어신호(WAE, RAE)가 인액티브 상태로된 후 최소 지속시간(tmin) 후에 기록 및/또는 판독 리세트 신호(RSTW, RSTR)가 액티브되며,
    - 기록 및/또는 판독 리세트 신호(RSTW, RSTR)가 액티브 상태로 된 후, 입력 및/또는 출력 데이타(DIN, DOUT)가 이전에 독입된 기록 및/또는 판독 어드레스에 할당된 메모리 영역에 기입 및/또는 상기 메모리 영역으로부터 독출되고,
    - 데이타 기입 및/또는 독출과정동안 기록 및/또는 판독 제어신호(WAE, RAE)가 새로이 액티브됨으로써 새로운 어드레스가 독입되며,
    - 기록 및/또는 판독 제어신호(WAE, RAE)가 다시 액티브되었으면, 후속하는 액티브된 기록 및/또는 판독 리세트 신호(RSTW, RSTR)에 의해 새로운 데이타 기입 및/또는 독출과정이 해제되고,
    - 기록 및/또는 판독 제어신호(WAE, RAE)가 액티브되지 않았으면, 이전에 독입된 어드레스가 새로운 기록 및/또는 판독 리세트 신호(RSTW, RSTR)와 무관하게 증분되는 단계를 포함하는 것을 특징으로 하는 제1항 내지 4항중 어느 한 항에 따른 집적 반도체 메모리 장치를 동작시키는 방법.
  6. 제5항에 있어서, - 기록 제어신호(WAE)의 액티브 상태동안 마스킹 데이타 신호(MAD)가 마스킹 데이타 레지스터(28)에 독입되는 단계를 포함하는 것을 특징으로 하는 집적 반도체 메모리 장치를 동작시키는 방법.
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