KR940001169A - 집적 반도체 메모리 장치 - Google Patents

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KR940001169A
KR940001169A KR1019930010383A KR930010383A KR940001169A KR 940001169 A KR940001169 A KR 940001169A KR 1019930010383 A KR1019930010383 A KR 1019930010383A KR 930010383 A KR930010383 A KR 930010383A KR 940001169 A KR940001169 A KR 940001169A
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빌리발트 마이어
노르베르트 비르트
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발도르프, 피켄셔
지멘스 악티엔게젤샤프트
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Abstract

집적 반도체 메모리 장치는 메모리 영역(1), 상기 메모리 영역(1)에 할당되며 기록 지시기(11) 및 입력 버퍼(13)를 가진 기록 중간 메모리(10), 상기 메모리 영역(1)에 할당되며 판독 지시기(21) 및 출력 버퍼(23)를 가진 판독 중간 메모리(20), 및 메모리 제어회로(3) 및 데이다 흐름 제어회로(4)를 가진 제어장치(2)를 포함한다. 상기 판독 중간 메모리(20)에는, 판독 어드레스 제어 유니트(24)를 통해 판독 어드레스 레지스터(25)에 연결되어 판독 지시기(21)를 제어하는 판독 컬럼 어드레스 디코더(22)가 할당된다. 기록 중간 메모리(10)에는, 기록 어드레스 제어 유니트(14)를 통해 기록 어드레스 레지스터(15)에 연결되어 기록 지시기(11)를 제어하는 기록 컬럼 야드레스 디코더(12)가 할당된다. 메모리 제어회로(3) 또는 메모리 영역(1) 내에는 판독 어드레스 제어 유니트(24) 및 기록 어드레스 제어 유니트(14)에 의해 제어가능한 로우 어드레스 디코더 회로(8)가 제공된다.

Description

집적 반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 반도체 메모리 장치의 블록회로도.
제2도 내지 6도는 2개의 상이한 기록 및 판독 사이클에서 메모리 장치의 외부 입력신호의 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리 영역 2 : 제어장치
3 : 메모리 제어회로 4 : 데이타 흐름 제어회로
5 : 링 발진기 6 : 기록 타운터
7 : 판독 카운터 8 : 로우 디코더 회로
9 : 판독 증폭기 10 : 기록 중간 메모리
11 : 기록 지시기 12 : 기록 컴럼 어드레스 디코더
13 : 입력 버퍼 14 : 기록 어드레스 제어 유니트
15 : 기록 어드레스 레지스터 16 : 기록 클록 제어 유니트
17 : 기록 리세트 제어 유니트 20 : 판독 중간 메모리
21 : 판독 지시기 22 : 판독 컬럼 어드레스 디코더
23 : 출력 버퍼 24 : 판독 어드레스 제어 유니트
25 : 판독 어드레스 레지스터 26 : 판독 클록 제어 유니트
27 : 판독 리세트 제어 유니트 28 : 마스킹 데이타 레지스터

Claims (6)

  1. 로우 및 컬럼으로 조직된 메모리 영역(1), 상기 메모리 영역(1)에 할당되며 기록 지시기(11) 및 입력 버퍼(13)를 가진, 기입되는 데이타를 직렬-병렬 변환시키기 위한 기록 중간 메모리(10), 상기 메모리 영역(1)에 할당되며 판독 지시기(21) 및 출력 버퍼(23)를 가진, 독출되는 데이타를 병렬-직렬 변환시키기 위한 판독 중간 메모리(20), 및 메모리 제어회로(3) 및 데이다 흐름 제어회로(4)를 가지고 메모리 영역(1)과 한편으로는 기록 중간 메모리(10) 사이에서, 그리고 다른 한편으로는 판독 중간 메모리(20) 사이에서 데이타 흐름을 제어하기 위해 형성되는 제어장치(2)를 포함하는 집적 반도체 메모리 장치에 있어서, 판독 어드레스 제어 유니트(24)를 통해 판독 어드레스 레지스터(25)에 연결되어 판독 지시기(21)를 제어하는 판독 컬럼 어드레스 디코더(22)가 판독 중간 메모리(20)에 할당되고, 판독 어드레스 제어 유니트(24)에 의해 제어가능한 로우 어드레스 디코더 회로(8)가 메모리 제어회로(3) 또는 메모리 영역(1)에 제공되는 것을 특징으로 하는 직접 반도체 메모리 장치.
  2. 로우 및 컬럼으로 조직된 메모리 영역(1), 상기 메모리 영역(1)에 할당되며 기록 지시기(11) 및 입력 버퍼(13)를 가진, 기입되는 데이타를 직렬-병렬 변환시키기 위한 기록 중간 메모리(10), 상기 메모리 영역(1)에 할당되며 판독 지시기(21) 및 출력 버퍼(23)를 가진, 독출되는 데이타를 병렬-직렬 변환시키기 위한 판독 중간 메모리(20), 및 메모리 제어회로(3) 및 데이타 흐름 제어회로(4)를 가지고 메모리 영역(1)과 한편으로는 기록 중간 메모리(10) 사이에서, 그리고 다른 한편으로는 판독 중간 메모리(20) 사이에서 데이타 흐름을 제어하기 위해 형성되는 제어장치(2)를 포함하는 집적 반도체 메모리 장치에 있어서, 기록 어드레스 제어 유니트(14)를 통해 기록 어드레스 레지스터(15)에 연결되어 기록 지시기(11)를 제어하는 기록 컬럼 어드레스 디코더(12)가 기륵 중간 메모리(10)에 할당되고, 기록 어드레스 제어 유니트(14)에 의해 제어가능한 로우 어드레스 디코더 회로(8)가 메모리 제어회로(3) 또는 메모리 영역(1)에 제공되는 것을 특징으로 하는 집적 반도체 메모리 장치.
  3. 제1항에 있어서, 기록 어드레스 제어 유니트(14)를 통해 기록 어드레스(15)에 연결되어 기록 지시기(11)를 제어하는 기록 컬럼 어드레스 디코더(12)가 기록 중간 메모리(10)에 할당되고, 로우 어드레스 디코더 회로(8)가 기록 어드레스 제어 유니트(14)에 의해서도 제어될 수 있는 것을 특징으로 하는 집적 반도체 메모리 장치.
  4. 제2항 또는 3항에 있어서, 기록 어드레스 제어신호(WAE)에 의해 구동될 수 있는 마스킹 데이타 레지스터(28)가 기록 중간 메모리(10)에 할당되는 것을 특징으로 하는 집적 반도체 메모리 장치.
  5. - 기록 및/또는 판독 제어신호(WAE, RAE)의 액티브 상태동안 기록 및/또는 판독 클록신호(SWCK, SRCK)를 이용해서 기록 및/또는 판독 어드레스 신호(WAD, RAD)의 비트(A1)가 기록 및/또는 판독 어드레스로서 기록 및/또는 판독 어드레스 레지스터(15, 25)에 독입되고,
    - 빨라도 기록 및/또는 판독 제어신호(WAE, RAE)가 인액티브 상태로된 후 최소 지속시간(tmin) 후에 기록 및/또는 판독 리세트 신호(RSTW, RSTR)가 액티브되며,
    - 기록 및/또는 판독 리세트 신호(RSTW, RSTR)가 액티브 상태로 된 후, 입력 및/또는 출력 데이타(DIN, DOUT)가 이전에 독입된 기록 및/또는 판독 어드레스에 할당된 메모리 영역에 기입 및/또는 상기 메모리 영역으로부터 독출되고,
    - 데이타 기입 및/또는 독출과정동안 기록 및/또는 판독 제어신호(WAE, RAE)가 새로이 액티브됨으로써 새로운 어드레스가 독입되며,
    - 기록 및/또는 판독 제어신호(WAE, RAE)가 다시 액티브되었으면, 후속하는 액티브된 기록 및/또는 판독 리세트 신호(RSTW, RSTR)에 의해 새로운 데이타 기입 및/또는 독출과정이 해제되고,
    - 기록 및/또는 판독 제어신호(WAE, RAE)가 액티브되지 않았으면, 이전에 독입된 어드레스가 새로운 기록 및/또는 판독 리세트 신호(RSTW, RSTR)와 무관하게 증분되는 단계를 포함하는 것을 특징으로 하는 제1항 내지 4항중 어느 한 항에 따른 집적 반도체 메모리 장치를 동작시키는 방법.
  6. 제5항에 있어서, - 기록 제어신호(WAE)의 액티브 상태동안 마스킹 데이타 신호(MAD)가 마스킹 데이타 레지스터(28)에 독입되는 단계를 포함하는 것을 특징으로 하는 집적 반도체 메모리 장치를 동작시키는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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