JPH05182493A - 記憶装置のチェック回路 - Google Patents

Abstract

(57)【要約】 【目的】 ノイズパルスの発生をチェックできるように
する。 【構成】 選択回路１は、記憶装置の出力データ信号１
０のビット信号の中から選択信号３０にもとづいて一つ
を選択する。ビット信号１１はバッファ４２を通じ、ま
た反転回路４３により反転されてビット信号１２，１３
としてレジスタ６〜８に入力される。選択回路２は、記
憶装置内の制御信号１８の一つを選択信号３１にもとづ
いて選択し、制御信号１９を出力する。遅延制御回路３
〜５はそれぞれ、制御信号１９を遅延させて種々のタイ
ミングの信号を生成し、その中の一つを選択信号３２〜
３４にもとづいて選択し、タイミング信号２０〜２２と
して出力する。レジスタ６〜８はこれらのタイミング信
号に同期してビット信号１２，１３を取り込む。論理積
回路９はレジスタ６〜８の出力信号１４〜１６を入力と
し、それらの論理積が成立したときハイレベルの論理積
信号１７を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、記憶装置から読み出さ
れたデータ信号に含まれるノイズをチェックする回路に
関するものである。

【０００２】

【従来の技術】従来の記憶装置では、同時動作やクロス
トークによって、読み出されたデータ信号に、予期しな
いタイミングで幅の狭いノイズパルスが発生することが
ある。

【０００３】

【発明が解決しようとする課題】しかし、従来の記憶装
置はこのようなノイズパルスをチェックする機能を有し
ていないため、ノイズパルスを充分に評価することがで
きず、また、障害調査に多大な工数を費やす結果となっ
ていた。

【０００４】第１および第２の発明の目的は、このよう
な問題を解決し、ノイズパルスのチェックを可能とする
記憶装置のチェック回路を提供することにある。

【０００５】

【課題を解決するための手段】第１の発明は、記憶装置
のデータ信号に含まれるノイズをチェックする回路にお
いて、前記記憶装置の制御信号の一つを選択して出力す
る制御信号選択回路と、この制御信号選択回路の出力信
号を遅延させ、種々のタイミングで第１のタイミング信
号を出力する第１の遅延制御回路と、前記制御信号選択
回路の出力信号を遅延させ、前記第１のタイミング信号
とは異なる種々のタイミングで第２のタイミング信号を
出力する第２の遅延制御回路と、前記制御信号選択回路
の出力信号を遅延させ、前記第１および第２のタイミン
グ信号とは異なる種々のタイミングで第３のタイミング
信号を出力する第３の遅延制御回路と、前記記憶装置の
データ信号の一つを選択し、選択したデータ信号と、そ
の信号とは反対の論理レベルの信号とをそれぞれ第１お
よび第２のデータ信号として出力するデータ信号選択回
路と、前記第１のデータ信号を、前記第１のタイミング
信号のタイミングで取り込んで保持する第１のレジスタ
と、前記第２のデータ信号を、前記第２のタイミング信
号のタイミングで取り込んで保持する第２のレジスタ
と、前記第２のデータ信号を、前記第３のタイミング信
号のタイミングで取り込んで保持する第３のレジスタ
と、前記第１〜第３のレジスタの出力信号の論理積をと
り、論理積が成立したとき、前記記憶装置のデータ信号
にノイズが含まれていることを示すチェック信号を出力
する論理積回路とを備えたことを特徴とする。

【０００６】第２の発明は、記憶装置のデータ信号に含
まれるノイズをチェックする回路において、前記記憶装
置のデータ信号の一つを選択して出力するデータ信号選
択回路と、前記記憶装置の制御信号にもとづいて種々の
タイミングの基準信号を発生する基準信号発生回路と、
この基準信号発生回路が前記基準信号を出力し、前記デ
ータ信号選択回路が前記データ信号を出力していないと
き、所定論理レベルの信号を出力する論理回路と、この
論理回路の出力信号をクロック信号とするカウンタと、
このカウンタの計数値が２以上のとき、前記記憶装置の
データ信号にノイズが含まれていることを示すチェック
信号を出力するチェック信号生成回路とを備えたことを
特徴とする。

【０００７】

【実施例】次に本発明の実施例について図面を参照して
説明する。図１に第１の発明による記憶装置のチェック
回路の一例を示す。選択回路１は、記憶装置から読み出
された出力データ信号１０を構成するビット信号の中か
ら選択信号３０にもとづいて一つを選択し、ビット信号
１１を出力する。ビット信号１１はバッファ４２を通
じ、ビット信号１２としてレジスタ６に入力され、また
反転回路４３により反転され、ビット信号１３としてレ
ジスタ７，８に入力される。

【０００８】選択回路２は、記憶装置内の制御信号１８
の一つを選択信号３１にもとづいて選択し、制御信号１
９を出力する。遅延制御回路３〜５はそれぞれ、制御信
号１９を遅延させて種々のタイミングのタイミング信号
を生成し、その中の一つを選択信号３２〜３４にもとづ
いて選択し、タイミング信号２０〜２２として出力す
る。

【０００９】レジスタ６〜８は、タイミング信号２０〜
２２が入力されたとき、その立ち上がりでビット信号１
２あるいはビット信号１３を取り込み保持する。論理積
回路９はレジスタ６〜８の出力信号１４〜１６を入力と
し、それらの論理積が成立したときハイレベルの論理積
信号１７を出力する。レジスタ４０は論理積回路９から
の論理積信号１７を取り込んで保持し、出力データ信号
１０にノイズパルスが含まれていることを示すチェック
信号４１を出力する。

【００１０】次に、図２のタイミングチャートを参照し
て動作を説明する。選択回路１は、記憶装置から読み出
された出力データ信号１０を構成するビット信号の中か
ら選択信号３０にもとづいて一つを選択し、ビット信号
１１を出力する。ビット信号１１はバッファ４２を通
じ、ビット信号１２としてレジスタ６に入力され、また
反転回路４３により反転され、ビット信号１３としてレ
ジスタ７，８に入力される。ここで、ビット信号１１に
ノイズパルスが発生しているとすると、レジスタ６には
例えば図のようなタイミングでハイレベルのパルスが入
力され、レジスタ７，８には図のようなタイミングでロ
ーレベルのパルスが入力される。

【００１１】一方、選択回路２は、記憶装置内の制御信
号１８の一つを選択信号３１にもとづいて選択し、制御
信号１９を出力する。そして、遅延制御回路３〜５はそ
れぞれ、制御信号１９を遅延させてタイミング信号を生
成し、選択信号３２〜３４にもとづき、タイミング信号
２１，２０，２２の順にそれぞれタイミング信号を出力
する。

【００１２】レジスタ６〜８は、タイミング信号２０〜
２２が入力されたとき、その立ち上がりでビット信号１
２あるいはビット信号１３を取り込み、保持する。この
場合には、ビット信号１２に図のようなノイズパルスが
含まれているので、レジスタ６，７の出力信号１４，１
６だけでなく、レジスタ１７の出力信号１５もハイレベ
ルとなる。従って、論理積回路９はレジスタ６〜８の出
力信号１４〜１６がすべてハイレベルとなったとき、ハ
イレベルの論理積信号１７を出力する。そして、レジス
タ４０は論理積回路９からの論理積信号１７がハイレベ
ルになったとき、それを取り込んで保持し、出力データ
信号１０にノイズパルスが含まれていることを示すハイ
レベルのチェック信号４１を出力する。

【００１３】もし、タイミング信号２０の立ち上がりの
タイミングで、ビット信号１２にノイズパルスが含まれ
ていなかったとすると、タイミングチャートの後半に示
すように、レジスタ６の出力信号１４はローレベルのま
まとなるので、論理積回路９において論理積は成立せ
ず、従って、レジスタ４０はハイレベルのチェック信号
４１を出力しない。

【００１４】次に第２の発明による記憶装置のチェック
回路の一例について説明する。図３にその回路図を示
す。データ選択回路５１は、記憶装置から読み出された
出力データ信号６０を構成するビット信号の一つを、選
択信号７０にもとづいて選択し、ビット信号６１を出力
する。基準信号発生回路５２は、記憶装置内の特定の制
御信号６３を受け取り、その制御信号にもとづいて各種
タイミングの基準信号を生成する。そして、生成した基
準信号のなかから一つを選択信号７１にもとづいて選択
し、基準信号６４として出力する。

【００１５】反転回路５８はビット信号６１を反転さ
せ、ビット信号６２として出力し、論理積回路５３は、
ビット信号６２と基準信号６４との論理積をとり、論理
積信号６５を出力する。

【００１６】カウンタ５４は、論理積回路５３からの論
理積信号６５をクロック信号として受け取り、それを計
数する。そして、ＬＳＢと次のビットに対応する２本の
信号線を通じて計数結果を表す信号６６を出力する。チ
ェック信号生成回路５７はカウンタ５４の出力信号６６
を受け取り、カウンタ５４の計数値が２以上となったと
き、出力データ信号６０にノイズパルスが含まれている
ことを示すハイレベルのチェック信号６９を出力する。

【００１７】論理和回路５５は２入力の論理和回路であ
り、カウンタ５４の出力信号６６の少なくとも一方がハ
イレベルとなったとき、ハイレベルの信号６７を出力す
る。レジスタ５６は、出力信号６７を取り込んで保持す
る。そして、保持した信号を反転させた信号６８をカウ
ンタ５４のリセット信号として出力し、カウンタ５４の
計数値が確定して一定時間が経過したとき、計数動作を
停止させる。

【００１８】次に、図４のタイミングチャートを参照し
て動作を説明する。データ選択回路５１は、記憶装置か
ら読み出された出力データ信号６０を構成するビット信
号の一つを、選択信号７０にもとづいて選択し、ビット
信号６１を出力する。反転回路５８はビット信号６１を
反転させ、ビット信号６２として出力する。ここで、出
力データ信号６０にノイズパルスが含まれていたとする
と、ビット信号６１，６２にはそれぞれ例えば図のよう
なタイミングでパルスが発生する。

【００１９】一方、基準信号発生回路５２は、記憶装置
内の特定の制御信号６３を受け取り、その制御信号にも
とづいて各種タイミングの基準信号を生成する。そし
て、生成した基準信号のなかから一つを選択信号７１に
もとづいて選択し、例えば図に示すようなタイミングで
ハイレベルとなる基準信号６４を出力する。そして、論
理積回路５３は、ビット信号６２と基準信号６４との論
理積をとり、２つのハイレベルのパルスが連続する論理
積信号６５を出力する。

【００２０】カウンタ５４は、この論理積信号６５をク
ロック信号として受け取り、それを計数する。従って、
その計数値は２となり、チェック信号生成回路５７はカ
ウンタ５４の計数値が２以上となったため、出力データ
信号６０にノイズパルスが含まれていることを示すハイ
レベルのチェック信号６９を出力する。

【００２１】上述のような基準信号６４のタイミング
で、ノイズパルスが発生していなかった場合には、タイ
ミングチャートの後半に示すように、論理積回路５３か
らは基準信号６４がそのまま出力されるので、カウンタ
５４の計数値は１となり、チェック信号生成回路５７
は、ハイレベルのチェック信号６９を出力しない。

【００２２】

【発明の効果】以上説明したように第１の発明は、記憶
装置のデータ信号に含まれるノイズをチェックする回路
において、記憶装置の制御信号の一つを選択して出力す
る制御信号選択回路と、この制御信号選択回路の出力信
号を遅延させ、種々のタイミングで第１のタイミング信
号を出力する第１の遅延制御回路と、制御信号選択回路
の出力信号を遅延させ、第１のタイミング信号とは異な
る種々のタイミングで第２のタイミング信号を出力する
第２の遅延制御回路と、制御信号選択回路の出力信号を
遅延させ、第１および第２のタイミング信号とは異なる
種々のタイミングで第３のタイミング信号を出力する第
３の遅延制御回路と、記憶装置のデータ信号の一つを選
択し、選択したデータ信号と、その信号とは反対の論理
レベルの信号とをそれぞれ第１および第２のデータ信号
として出力するデータ信号選択回路と、第１のデータ信
号を、第１のタイミング信号のタイミングで取り込んで
保持する第１のレジスタと、第２のデータ信号を、第２
のタイミング信号のタイミングで取り込んで保持する第
２のレジスタと、第２のデータ信号を、第３のタイミン
グ信号のタイミングで取り込んで保持する第３のレジス
タと、第１〜第３のレジスタの出力信号の論理積をと
り、論理積が成立したとき、記憶装置のデータ信号にノ
イズが含まれていることを示すチェック信号を出力する
論理積回路とを備えたことを特徴とする。

【００２３】従って、第１の発明による記憶装置のチェ
ック回路では、第１〜第３の遅延制御回路に種々のタイ
ミングでタイミング信号を発生させることにより、予期
しないタイミングで記憶装置の出力データ信号に幅の狭
いノイズパルスが発生しているかどうかを容易にチェッ
クすることができる。そのため、記憶装置のインテグリ
ティを向上させることが可能となり、そして、ノイズパ
ルスの充分な評価、および障害調査に要する工数の削減
が可能となる。

【００２４】また、第２の発明は、記憶装置のデータ信
号に含まれるノイズをチェックする回路において、記憶
装置のデータ信号の一つを選択して出力するデータ信号
選択回路と、記憶装置の制御信号にもとづいて種々のタ
イミングの基準信号を発生する基準信号発生回路と、こ
の基準信号発生回路が基準信号を出力し、データ信号選
択回路が前記データ信号を出力していないとき、所定論
理レベルの信号を出力する論理回路と、この論理回路の
出力信号をクロック信号とするカウンタと、このカウン
タの計数値が２以上のとき、記憶装置のデータ信号にノ
イズが含まれていることを示すチェック信号を出力する
チェック信号生成回路とを備えたことを特徴とする。

【００２５】従って、第２の発明による記憶装置のチェ
ック回路では、基準信号発生回路に種々のタイミングで
タイミング信号を発生させることにより、予期しないタ
イミングで記憶装置の出力データ信号に幅の狭いノイズ
パルスが発生しているかどうかを容易にチェックするこ
とができる。そのため、記憶装置のインテグリティを向
上させることが可能となり、そして、ノイズパルスの充
分な評価、および障害調査に要する工数の削減が可能と
なる。

【図面の簡単な説明】

【図１】第１の発明による記憶装置のチェック回路の一
例を示すブロック図である。

【図２】図１の記憶装置のチェック回路の動作を説明す
るためのタイミングチャートである。

【図３】第２の発明による記憶装置のチェック回路の一
例を示すブロック図である。

【図４】図３の記憶装置のチェック回路の動作を説明す
るためのタイミングチャートである。

【符号の説明】

１，２ 選択回路 ３〜５ 遅延制御回路 ６〜８，４０，５６ レジスタ ９，５３ 論理積回路 ４２ バッファ ４３，５８ 反転回路 ５１ データ選択回路 ５２ 基準信号発生回路 ５４ カウンタ ５５ 論理和回路 ５７ チェック信号生成回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】記憶装置のデータ信号に含まれるノイズを
   チェックする回路において、 前記記憶装置の制御信号の一つを選択して出力する制御
   信号選択回路と、 この制御信号選択回路の出力信号を遅延させ、種々のタ
   イミングで第１のタイミング信号を出力する第１の遅延
   制御回路と、 前記制御信号選択回路の出力信号を遅延させ、前記第１
   のタイミング信号とは異なる種々のタイミングで第２の
   タイミング信号を出力する第２の遅延制御回路と、 前記制御信号選択回路の出力信号を遅延させ、前記第１
   および第２のタイミング信号とは異なる種々のタイミン
   グで第３のタイミング信号を出力する第３の遅延制御回
   路と、 前記記憶装置のデータ信号の一つを選択し、選択したデ
   ータ信号と、その信号とは反対の論理レベルの信号とを
   それぞれ第１および第２のデータ信号として出力するデ
   ータ信号選択回路と、 前記第１のデータ信号を、前記第１のタイミング信号の
   タイミングで取り込んで保持する第１のレジスタと、 前記第２のデータ信号を、前記第２のタイミング信号の
   タイミングで取り込んで保持する第２のレジスタと、 前記第２のデータ信号を、前記第３のタイミング信号の
   タイミングで取り込んで保持する第３のレジスタと、 前記第１〜第３のレジスタの出力信号の論理積をとり、
   論理積が成立したとき、前記記憶装置のデータ信号にノ
   イズが含まれていることを示すチェック信号を出力する
   論理積回路とを備えたことを特徴とする記憶装置のチェ
   ック回路。
2. 【請求項２】前記データ信号選択回路は、前記反対の論
   理レベルの信号を生成する反転回路を備えたことを特徴
   とする請求項１に記載の記憶装置のチェック回路。
3. 【請求項３】記憶装置のデータ信号に含まれるノイズを
   チェックする回路において、 前記記憶装置のデータ信号の一つを選択して出力するデ
   ータ信号選択回路と、 前記記憶装置の制御信号にもとづいて種々のタイミング
   の基準信号を発生する基準信号発生回路と、 この基準信号発生回路が前記基準信号を出力し、前記デ
   ータ信号選択回路が前記データ信号を出力していないと
   き、所定論理レベルの信号を出力する論理回路と、 この論理回路の出力信号をクロック信号とするカウンタ
   と、 このカウンタの計数値が２以上のとき、前記記憶装置の
   データ信号にノイズが含まれていることを示すチェック
   信号を出力するチェック信号生成回路とを備えたことを
   特徴とする記憶装置のチェック回路。