JP2790858B2

JP2790858B2 - シリアルアクセスメモリ

Info

Publication number: JP2790858B2
Application number: JP1184894A
Authority: JP
Inventors: 敦高杉
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1989-07-18
Filing date: 1989-07-18
Publication date: 1998-08-27
Anticipated expiration: 2013-08-27
Also published as: JPH0349089A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ビデオシステム等に使用されるもので、デ
ータをシリアルに読出し、あるいは書込むシリアルアク
セスメモリ、特にそのリセットコントロール方式に関す
るものである。

（従来の技術）従来、このような分野の技術としては、例えば、特開
昭53−81027号公報、特開昭61−273793号公報等に記載
されるものがあった。その一構成例を第２図に示す。

第２図は、従来のシリアルアクセスメモリの一構成例
を示すブロック図である。

このシリアルアクセスメモリは、外部クロック信号Pc
oの例えば立上がりで１シットパルスの内部クロック信
号Pc（Pci）を発生するシリアルアクセス制御回路１
と、内部クロック信号Pcにより外部リセット信号Proを
取込んで内部リセット信号Pr（Pri）を発生する内部リ
セット信号発生回路２とを、備えている。外部リセット
信号Proは、メモリ外部の図示しないリセットタイミン
グ制御回路により、指定希望リセットアドレスに基づ
き、リセットタイミングを判断して生成される。内部リ
セット信号発生回路２は、遅延型フリップフロップ（以
下、Ｄ−FFという）等で構成されている。

シリアルアクセス制御回路１の出力側には、図示しな
いイネーブル信号により活性化される入力制御回路３及
び出力制御回路４の他に、その入／出力制御回路3,4に
よりデータDin,Doutの入／出力が制御される入／出力回
路（以下、I/O回路という）５が接続されている。I/O回
路５の出力側には、データバス６が接続されている。

また、内部リセット信号発生回路２の出力側には、複
数のレジスタE0〜Enからなるアドレスポインタ７が接続
され、その各レジスタE0〜Enの出力側が、転送回路であ
るデータ転送ゲート８に接続されている。データ転送ゲ
ート８は、各レジスタE0〜Enの出力信号でオン，オフ制
御される複数対のＮチャネル型MOSトランジスタ（以
下、NMOSという）Q0〜Qnで構成され、その各対のNMOS Q
0〜Qnが、データバス６とデータレジスタ９との間に接
続されている。データレジスタ９は、データを記憶する
記憶回路としての機能を有し、逆並列のインバータから
なる複数のフリップフロップ（以下、FFという）R0〜Rn
で構成されている。

第３図は、リード時の第２図の動作波形図であり、こ
の図を参照しつつ第２図の動作を説明する。

出力制御回路４の出力信号により、I/O回路５がデー
タ読出しモードとなる。外部リセット信号Proが入力さ
れると、内部リセット信号発生回路２は、その外部リセ
ット信号Proの立上がりで１シットパルス、つまり内部
リセット信号Priを出力する。すると、アドレスポイン
タ７内のレジスタE0〜Enから、順次、出力信号Pe0〜Pen
が出て、データ転送ゲート中のNMOS Q0〜Qnが順にオン
していく。NMOS Q0〜Qnが順にオンしていくと、データ
レジスタ９中のFFR0〜Rnの記憶データが順にデータバス
６へ出力され、そのデータバス６上のデータがI/O回路
５を介してシリアルデータDoutの形で読出される。

ここで、外部リセット信号Proが入力されると、内部
リセット信号発生回路２は、内部クロック信号Pciによ
って外部リセット信号Proを取込み、内部リセット信号P
riを出力してアドレスポインタ７をリセットする。する
と、アドレスポインタ７中のレジスタE0のみが例えば
“1"に、他のレジスタE2〜Enが“0"にリセットされる。
これにより、アドレスポインタ７の出力信号Pe0によ
り、データ転送ゲート８中のNMOS Q0からNMOS Q1,Q2,…
…へと順にオンしていく。

（発明が解決しようとする課題）しかしながら、上記構成のシリアルアクセスメモリで
は、次のような課題があった。

（ａ）従来のシリアルアクセスメモリでは、指定希望
リセットアドレスに基づき、メモリ外部でリセットタイ
ミングを判断し、外部リセット信号Proを内部リセット
信号発生回路２に入力することにより、アドレスポイン
タ７のリセットを行っている。そのため、ビデオシステ
ム等のように、それ程複雑ではないシステムにおいて
も、メモリの外部にリセットタイミングをコントロール
する装置が必要であり、システムの複雑化及びコスト高
になるという問題があった。

（ｂ）前記（ａ）の問題を解決するために、リセット
タイミングコントロール装置をメモリ内部に設けること
が考えられる。しかし、指定希望リセットアドレスが連
続する値で、しかもその指定希望リセットアドレス数が
多い場合、メモリ内部のアドレス配線本数が増加し、集
積回路チップ上に占めるパターン面積が大きくなってチ
ップサイズが大きくなると共に、パターンレイアウトも
難しくなるという問題が生じる。これは特に、メモリ内
部に設けられるアドレス発生箇所とリセット信号発生箇
所とのパターン上での距離が長い場合に問題となる。

本発明は、前記従来技術が持っていた課題として、シ
ステムの複雑化及びコスト高の点と、アドレス配線本数
の増加によってチップ面積が大きくなり、パターンレイ
アウトも難しくなるという点について解決したシリアル
アクセスメモリを提供するものである。

（課題を解決するための手段）本発明は、前記課題を解決するために、シリアルアク
セスメモリにおいて、データバスと、複数のデータを格
納する記憶回路と、クロック信号に応答して連続的にア
ドレスを出力し、リセット信号に応答してリセットされ
るアドレスポインタと、前記データバスと前記記憶回路
との間に接続され、前記アドレスポインタから連続的に
出力されるアドレスに応答して、前記データを連続的に
前記データバスに転送する転送回路と、前記クロック信
号に応答して連続的にアドレスを出力するアドレスカウ
ンタと、前記アドレスカウンタから出力されるアドレス
が所定のアドレスになることに応答してキャリー信号を
出力するキャリー発生回路と、前記キャリー信号を入力
し、前記クロック信号に応答して、連続的に所定のアド
レス設定信号を出力するアドレス設定手段と、指定希望
リセットアドレスと前記所定のアドレス設定信号とを比
較し、この比較結果に応答して、前記リセット信号を出
力するリセット信号発生回路とを、有している。

（作用）本発明によれば、以上のようにシリアルアクセスメモ
リを構成したので、アドレスカウンタがクロック信号に
同期してアドレスを順次出力し、このアドレスが所定の
アドレスになると、これに応答して、キャリー発生回路
からキャリー信号が出力される。キャリー信号がアドレ
ス設定手段に入力されると、このアドレス設定手段は、
クロック信号に応答して連続的にアドレス設定信号を出
力し、リセット信号発生回路に与える。リセット信号発
生回路は、アドレス設定信号と指定希望リセットアドレ
スとを比較し、その比較結果に応答してリセット信号を
出力し、アドレスポインタをリセットする。

このように、リセット手段内蔵により、システムの簡
単化と低コスト化、さらにアドレス配線数の減少によ
り、パターン面積とチップサイズの減少、及びパターン
レイアウトの融通性の向上が図れる。従って、前記課題
を解決できるのである。

（実施例）第１図は、本発明の一実施例を示すシリアルアクセス
メモリの概略の構成ブロック図であり、従来の第２図中
の要素と同一の要素には同一の符号が付されている。

このシリアルアクセスメモリは、従来の第２図におけ
る外部リセット信号Pro及び内部リセット信号発生回路
２に代えて、メモリ内部にリセットタイミングコントロ
ール回路を設けている。

このリセットタイミングコントロール回路は、アドレ
スカウンタ10、キャリー発生回路20、アドレス設定手段
であるＮビットのシフトレジスタ30、及びリセット信号
発生回路40で構成されている。

アドレスカウンタ10は、第２図のシリアルアクセス制
御回路１から出力される内部クロック信号Pcに同期して
増分（インクリメント）していき、順次、アドレスAdを
キャリー発生回路20へ出力する回路であり、レジスタ等
で構成されている。キャリー発生回路20は、外部から入
力される一連の指定希望リセットアドレスがｎ個（PS1
〜PSn）で、A_m,A_m+1,A_m+2,……,A_m+n-1の場合、そのア
ドレスA_mより１ビット前のアドレスA_m-1にアドレスカウ
ンタ出力（Ad）がなった時、キャリー信号CYをシフトレ
ジスタ30へ出力する回路であり、デコーダ等で構成され
ている。

シフトレジスタ30は、内部クロック信号Pcに同期して
動作するＮ個のFF1〜FFnからなり、各FF1〜FFnから出力
されるアドレス設定信号P1〜Pnがリセット信号発生回路
40に与えられるようになっている。リセット信号発生回
路40は、実際の指定希望リセットアドレスPS1〜PSnと、
FF1〜FFnのアドレス設定信号P1〜Pnとを比較し、両者の
一致時に、内部クロック信号Pcに同期してリセット信号
PRを、アドレスポインタ７、アドレウカウンタ10及びシ
フトレジスタ30へ出力する回路である。このリセット信
号発生回路40は、ｎ個の３入力NANDゲート41−１〜41−
ｎと、１個のｎ入力NANDゲート42とで、構成されてい
る。

なお、第１図では図示を省略したが、データバス６側
には、第２図のI/O回路５、入／出力制御回路3,4、及び
シリアルアクセス制御回路１が接続されている。

第４図は第１図の動作波形図であり、この図を参照し
つつ第１図の動作を説明する。

第４図において、T_m-5〜T_m,T_m+1〜T₂は、アドレスカ
ウンタ10の出力アドレスAd（＝A_m-5〜A_m,A_m+1〜A₂）に
係るサイクルを示し、例えばアドレスカウンタ10の出力
アドレスA_mをアクセスするサイクルはT_mである。ここで
は、例えばサイクルT_m+2、つまりアドレスカウンタ10の
出力アドレスAdがA_m+2となった時、リセット信号PRが発
生するとする。この時、指定希望リセットアドレスPS1
〜PSnは“H"レベルに設定されている。

先ず、第２図のシリアルアクセス制御回路１から出力
される内部クロック信号Pcに同期して、アドレスポイン
タ７がインクリメントすると共に、アドレスカウンタ10
の出力アドレスAdがインクリメントしていく。

アドレスポインタ７のインクリメントにより、そのア
ドレスポインタ７内のレジスタE0〜Enから、順次、出力
信号Pe0〜Penが出て、データ転送ゲート８中のNMOS Q0
〜Qnが順にオンしていく。すると、データレジスタ９中
のFFR0〜Rnに記憶されたデータが、順にデータバス６へ
出力され、それが第２図のI/O回路５を介してシリアル
データDoutの形で出力される。シリアルデータDinを書
込む場合は、そのシリアルデータDinがI/O回路５を介し
てデータバス６に入力され、そのデータバス６上のデー
タが、データ転送ゲート８を介して順に、データレジス
タ９に格納される。

一方、アドレスカウンタ10の出力アドレスAdがインク
リメントしていき、A_m-1となった時、即ちサイクルT_m-1
で、キャリー発生回路20から出力されるキャリー信号CY
が“H"となる。以後、そのキャリー信号CYがシフトレジ
スタ30に入力して、そのシフトレジスタ30を構成する各
FF1〜FFnから出力されるアドレス設定信号P1,P2,P3,…
…が順に“H"となる。アドレス設定信号P3が“H"となっ
た時、即ちアドレスカウンタ10の出力アドレスAdがA_m+2
となった時、内部クロック信号Pcに同期して、リセット
信号発生回路40か出力されるリセット信号PRが“H"とな
る。すると、アドレスポインタ７、アドレスカウンタ10
及びシフトレジスタ30がリセットされ、その後、内部ク
ロック信号Pcによって初期状態から再びアクセス動作を
開始する。

本実施例では、次の（ｉ），（ii）のような利点を有
している。

（ｉ）本実施例では、アドレスカウンタ10、キャリー
発生回路20、シフトレジスタ30及びリセット信号発生回
路40をメモリ内部に設け、外部入力の指定希望リセット
アドレスPS1〜PSnにより、自動的にリセットを行えるよ
うにしたので、シリアルアクセスメモリのリセットアド
レス、即ちシリアルメモリビット長（R0〜Rnのビット
長）の制御を、外部リセット手段を設けずに実現でき
る。従って、システムの簡単化と低コスト化、さらにタ
イミング精度の向上が図れる。

（ii）本実施例では、指定希望リセットアドレスPS1
〜PSnが一連のＮビットの連続アドレスである場合、ア
ドレスカウンタ10の出力アドレスAdが、その連続アドレ
スの１ビット前のアドレスになった時、キャリー発生回
路20から“H"レベルのキャリー信号CYが出力される。そ
のキャリー信号CYは、Ｎビットのシフトレジスタ30に入
力し、そのシフトレジスタ30でアドレスカウンタが行わ
れる。そして、リセット信号発生回路40は、指定希望リ
セットアドレスPS1〜PSnとシフトレジスタ30のアドレス
設定信号P1〜Pnとを比較し、両者の一致時に“H"レベル
のリセット信号PRを発生する。そのため、アドレスカウ
ンタ10と、シフトレジスタ30及びリセット信号発生回路
40からなるリセット信号発生手段との間の信号は、１本
のキャリー信号（CY）線のみでよい。従って、アドレス
配線本数の減少によるパターン面積の減少、及びチップ
サイズの縮小化が図れると共に、パターンレイアウトも
容易になる。

なお、本発明は図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次の
（１）〜（３）のようなものがある。

（１）シリアルアクセスメモリの全体構成は、第１図
及び第２図以外の構成に変形してもよい。例えば、デー
タレジスタ９に、トランスファゲートを介してメモリセ
ルアレイを接続し、そのメモリセルアレイの例えば行方
向を、行デコーダ等で選択する構成にしてもよい。

（２）アドレスポインタ７、データ転送ゲート８、及
びデータレジスタ９等は、Ｐチャネル型MOSトランジス
タ、相補型MOSトランジスタ（CMOS）等のような他の素
子で構成してもよい。

（３）メモリ内部に設けられるアドレスカウンタ10、
キャリー発生回路20、シフトレジスタ30、及びリセット
信号発生回路40も、図示以外の回路で構成してもよい。
また、符号化された指定希望リセットアドレスを実際の
アドレスに変換するためのアドレス変換回路を設け、そ
のアドレス変換回路の出力信号をリセット信号発生回路
40へ入力する構成にすれば、外部からのリセットアドレ
スの指定が容易になる。

（発明の効果）以上詳細に説明したように、本発明によれば、アドレ
スカウンタ、キャリー発生回路、アドレス設定手段、及
びリセット信号発生回路をメモリ内部に設けたので、指
定希望リセットアドレスを外部より入力することによ
り、自動的に、高精度なタイミングでメモリのリセット
が行える。しかも、リセットアドレス、つまりシリアル
メモリビット長の制御を外部リセット手段を設けずに実
現できるので、システムの簡単化と、低コスト化の効果
が期待できる。

さらに、指定希望リセットアドレスが連続する値で、
しかもそのリセットアドレス数が多い場合でも、キャリ
ー信号の入力によってアドレス設定手段が連続的にアド
レス設定信号を出力し、このアドレス設定信号と指定希
望リセットアドレスとをリセット信号発生回路で比較し
てリセット信号を発生する構成であるため、アドレス配
線（つまり、キャリー信号線）は１本でよい。そのた
め、アドレス配線に必要なパターン面積の縮小、チップ
サイズの減少、及びパターンレイアウトの容易化といっ
た効果もある。

【図面の簡単な説明】

第１図は本発明の実施例を示すシリアルアクセスメモリ
の概略の構成ブロック図、第２図は従来のシリアルアク
セスメモリの構成ブロック図、第３図は第２図の動作波
形図、第４図は第１図の動作波形図である。６……データバス、７……アドレスポインタ、８……デ
ータ転送ゲート、９……データレジスタ、10……アドレ
スカウンタ、20……キャリー発生回路、30……シフトレ
ジスタ、40……リセット信号発生回路、Ad……アドレ
ス、CY……キャリー信号、Pc……内部クロック信号、PR
……リセット信号、PS1〜PSn……指定希望リセットアド
レス。

Claims

(57)【特許請求の範囲】

【請求項１】データバスと、複数のデータを格納する記憶回路と、クロック信号に応答して連続的にアドレスを出力し、リ
セット信号に応答してリセットされるアドレスポインタ
と、前記データバスと前記記憶回路との間に接続され、前記
アドレスポインタから連続的に出力されるアドレスに応
答して、前記データを連続的に前記データバスに転送す
る転送回路と、前記クロック信号に応答して連続的にアドレスを出力す
るアドレスカウンタと、前記アドレスカウンタから出力されるアドレスが所定の
アドレスになることに応答してキャリー信号を出力する
キャリー発生回路と、前記キャリー信号を入力し、前記クロック信号に応答し
て、連続的に所定のアドレス設定信号を出力するアドレ
ス設定手段と、指定希望リセットアドレスと前記所定のアドレス設定信
号とを比較し、この比較結果に応答して、前記リセット
信号を出力するリセット信号発生回路とを、有すること
を特徴とするシリアルアクセスメモリ。