JP2004079105A - デュアルポートメモリ試験装置 - Google Patents
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Abstract
【課題】デュアルポートメモリ試験装置をより簡単な構成にし、観測する信号数を減して試験時間を短縮し、信頼性を高める。
【解決手段】デュアルポートメモリ試験装置は、第１、第２のデュアルポートメモリと、第１、第２のプロセッサを備え、前記第１のプロセッサは前記第１、第２のデュアルポートメモリの左側に接続され、前記第２のプロセッサは前記第１、第２のデュアルポートメモリの右側に接続され、前記第１、第２のプロセッサはマスタ／スレーブ切り換え回路に接続され、前記マスタ／スレーブ切り換え回路は前記第１、第２のデュアルポートメモリに接続され、前記第１、第２のプロセッサにより前記第１、第２のデュアルポートメモリのマスタとスレーブの切り換えを動的に行うようにしたものである。
【選択図】 図１
【解決手段】デュアルポートメモリ試験装置は、第１、第２のデュアルポートメモリと、第１、第２のプロセッサを備え、前記第１のプロセッサは前記第１、第２のデュアルポートメモリの左側に接続され、前記第２のプロセッサは前記第１、第２のデュアルポートメモリの右側に接続され、前記第１、第２のプロセッサはマスタ／スレーブ切り換え回路に接続され、前記マスタ／スレーブ切り換え回路は前記第１、第２のデュアルポートメモリに接続され、前記第１、第２のプロセッサにより前記第１、第２のデュアルポートメモリのマスタとスレーブの切り換えを動的に行うようにしたものである。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明はデュアルポートメモリの試験装置に係り、特にマスタ及びスレーブモードにおける論理動作やタイミングの評価試験装置に関するものである。
【０００２】
【従来の技術】
従来のデュアルポートメモリ試験装置は図２のようになっている。図において、１ａ、１ｂはデュアルポートメモリでデュアルポートメモリ１ａはマスタ／スレーブ信号８ａを＋Ｖｃｃ［ｖ］に接続されているのでマスタとして動作を行い、デュアルポートメモリ１ｂはマスタ／スレーブ信号８ｂを接地されているのでスレーブとして動作を行う。２ａ、２ｂはプロセッサで、プロセッサ２ａは左側へアクセスを行い、左側アドレス信号４ａ、左側チップイネーブル信号５ａ、左側コントロール信号６ａがマスタ側デュアルポートメモリ１ａとスレーブ側デュアルポートメモリ１ｂへ共通して出力され、データバス３ａはマスタ側デュアルポートメモリ１ａの左側へ、データバス３ｃはスレーブ側デュアルポートメモリ１ｂの左側へ接続されている。
同様にプロセッサ２ｂは右側へアクセスを行い、右側アドレス信号４ｂ、右側チップイネーブル信号５ｂ、右側コントロール信号６ｂがマスタ側デュアルポートメモリ１ａとスレーブ側デュアルポートメモリ１ｂへ共通して出力され、データバス３ｂはマスタ側デュアルポートメモリ１ａの右側へ、データバス３ｄはスレーブ側デュアルポートメモリ１ｂの右側へ接続されている。コントロール信号とはリード／ライト切り換え信号、アウトプットイネーブル信号、上位バイトイネーブル信号、下位バイトイネーブル信号等を示している。ここで例示しているデュアルポートメモリは左側、右側ともにリードとライト動作が可能で、アドレスが一致していなければ同時アクセスも可能である。７ａ、７ｂはビジィ信号で、左側アドレス信号４ａと右側アドレス信号４ｂが一致し、且つ左側チップイネーブル信号５ａと右側チップイネーブル信号５ｂが共に有効時にマスタ側からスレーブ側へと出力される。この時、左側のアクセスの方が早ければ右側ビジィ信号７ｂが出力されてマスタ側デュアルポートメモリ１ａ、スレーブ側デュアルポートメモリ１ｂともに右側がビジィ状態となり、右側ビジィ信号７ｂがインアクティブとなるまで右側からのアクセスは拒否される。また、右側のアクセスの方が早ければ左側ビジィ信号７ａが出力されてマスタ側デュアルポートメモリ１ａ、 スレーブ側デュアルポートメモリ１ｂともに左側がビジィ状態となり、左側ビジィ信号７ａがインアクティブとなるまで左側からのアクセスは拒否される。
以上のようなアクセス動作を試験する場合、例えばディジタルアナライザーのような信号波形観測装置を用いて波形観測を行う必要があり、対象となる信号を取り出すという煩雑な作業が必要となる。
また、ディジタルアナライザーのような信号波形観測装置を使用せずにプロセッサからデュアルポートメモリの任意のアドレスに書き込んだデータを保持しておき、その後同一アドレスを読み出した値と比較するような場合においても、プロセッサ２ａ、２ｂとデュアルポートメモリを接続するデータバス３ｃ、３ｄとコントロール信号６ａ、６ｂが必要であり、試験回路はより複雑なものとなっていた。
【０００３】
【発明が解決しようとする課題】
従来技術では例えばデュアルポートメモリのデータバスが片側で１６ｂｉｔであれば、データバスだけで１６×４＝６４本もの信号を取り出す必要があり、多大な試験時間がかかっていた。
また、試験回路がより複雑なものになってしまい、信頼性の面からも不利であった。
本発明はデュアルポートメモリ試験装置をより簡単な構成にし、観測する信号数を減らすことで試験時間を短縮し、より信頼性の高いデュアルポートメモリ試験装置を提供することを目的とする。
【０００４】
【課題を解決するための手段】
上記問題を解決するため、本発明に係るデュアルポートメモリ試験装置は、第１、第２のデュアルポートメモリと、第１、第２のプロセッサを備え、前記第１のプロセッサは前記第１、第２のデュアルポートメモリの左側に接続され、前記第２のプロセッサは前記第１、第２のデュアルポートメモリの右側に接続され、前記第１、第２のプロセッサはマスタ／スレーブ切り換え回路に接続され、前記マスタ／スレーブ切り換え回路は前記第１、第２のデュアルポートメモリに接続され、前記第１、第２のプロセッサにより前記第１、第２のデュアルポートメモリのマスタとスレーブの切り換えを動的に行うようにしたものである。
【０００５】
【発明の実施の形態】
次に、本発明の実施例を図に基づいて説明する。
図１は本発明に係るデュアルポートメモリ試験装置の一実施例の構成を示すブロック図である。
図において、１ａ、１ｂはデュアルポートメモリで、マスタ／スレーブ選択信号８ａ、８ｂを受けて、一方がマスタのとき他方はスレーブになるような構成としている。マスタ／スレーブ切り換え回路１１はプロセッサ２ａ、２ｂからそれぞれマスタ／スレーブ制御信号１０ａ、１０ｂを受け、マスタ／スレーブ選択信号８ａ、８ｂを出力しており、どちらのプロセッサからもマスタとスレーブの切り換えを動的に行える構成となっている。２ａ、２ｂはプロセッサで、プロセッサ２ａは左側へアクセスを行い、左側アドレス信号４ａ、左側チップイネーブル信号５ａがデュアルポートメモリ１ａとデュアルポートメモリ１ｂへ共通して出力され、左側コントロール信号６ａ、データバス３ａはマスタ側デュアルポートメモリ１ａの左側のみに接続されている。同様にプロセッサ２ｂは右側へアクセスを行い、右側アドレス信号４ｂ、右側チップイネーブル信号５ｂがマスタ側デュアルポートメモリ１ａとスレーブ側デュアルポートメモリ１ｂへ共通して出力され、右側コントロール信号６ｂ、データバス３ｂはマスタ側デュアルポートメモリ１ａの右側のみに接続されている。７ａ、７ｂはビジィ信号で、左側アドレス信号４ａと右側アドレス信号４ｂが一致し、且つ左側チップイネーブル信号５ａと右側チップイネーブル信号５ｂが有効時にマスタ側からスレーブ側へと出力される。この時、左側のアクセスの方が早ければ右側ビジィ信号７ｂが出力されてマスタ側デュアルポートメモリ、スレーブ側デュアルポートメモリともに右側がビジィ状態となり、右側ビジィ信号７ｂがインアクティブとなるまで右側からのアクセスは拒否される。また、右側のアクセスの方が早ければ左側ビジィ信号７ａが出力されてマスタ側デュアルポートメモリ、スレーブ側デュアルポートメモリともに左側がビジィ状態となり、左側ビジィ信号７ａがインアクティブとなるまで左側からのアクセスは拒否される。９はディジタルアナライザーで、以上のようなアクセス動作を試験するための信号波形観測装置である。
また、本発明はディジタルアナライザーで波形観測する場合のみに限定されるものではなく、例えばプロセッサからデュアルポートメモリの任意のアドレスに書き込んだデータを保持しておき、その後同一アドレスを読み出した値と比較するような装置等、デュアルポートメモリのアクセス動作を試験するものである。
【０００６】
【発明の効果】
以上述べたように、本発明によれば２つのデュアルポートメモリのマスタ動作とスレーブ動作を、２つのプロセッサのうち所望のプロセッサから動的に切り換えることにより、一方のデュアルポートメモリの信号を観測するだけでマスタ動作とスレーブ動作を試験することができるという効果がある。
また、２つのプロセッサから第２のデュアルポートメモリへ出力されていたデータバスとコントロール信号を削除できるので、より簡単な試験回路となり、信頼性の高い試験ができるという効果がある。
【図面の簡単な説明】
【図１】本発明に係るデュアルポートメモリ試験装置の一実施例の構成を示すブロック図
【図２】従来のデュアルポートメモリ試験装置の構成を示すブロック図
【符号の説明】
１ａ、１ｂ デュアルポートメモリ
２ａ、２ｂ プロセッサ
３ａ、３ｂ、３ｃ、３ｄ データバス
４ａ 左側アドレス信号
４ｂ 右側アドレス信号
５ａ 左側チップイネーブル信号
５ｂ 右側チップイネーブル信号
６ａ 左側コントロール信号
６ｂ 右側コントロール信号
７ａ 左側ビジィ信号
７ｂ 右側ビジィ信号
８ａ、８ｂ マスタ／スレーブ選択信号
９ ディジタルアナライザー
１０ａ、１０ｂ マスタ／スレーブ制御信号
１１ マスタ／スレーブ切り換え回路
【発明の属する技術分野】
本発明はデュアルポートメモリの試験装置に係り、特にマスタ及びスレーブモードにおける論理動作やタイミングの評価試験装置に関するものである。
【０００２】
【従来の技術】
従来のデュアルポートメモリ試験装置は図２のようになっている。図において、１ａ、１ｂはデュアルポートメモリでデュアルポートメモリ１ａはマスタ／スレーブ信号８ａを＋Ｖｃｃ［ｖ］に接続されているのでマスタとして動作を行い、デュアルポートメモリ１ｂはマスタ／スレーブ信号８ｂを接地されているのでスレーブとして動作を行う。２ａ、２ｂはプロセッサで、プロセッサ２ａは左側へアクセスを行い、左側アドレス信号４ａ、左側チップイネーブル信号５ａ、左側コントロール信号６ａがマスタ側デュアルポートメモリ１ａとスレーブ側デュアルポートメモリ１ｂへ共通して出力され、データバス３ａはマスタ側デュアルポートメモリ１ａの左側へ、データバス３ｃはスレーブ側デュアルポートメモリ１ｂの左側へ接続されている。
同様にプロセッサ２ｂは右側へアクセスを行い、右側アドレス信号４ｂ、右側チップイネーブル信号５ｂ、右側コントロール信号６ｂがマスタ側デュアルポートメモリ１ａとスレーブ側デュアルポートメモリ１ｂへ共通して出力され、データバス３ｂはマスタ側デュアルポートメモリ１ａの右側へ、データバス３ｄはスレーブ側デュアルポートメモリ１ｂの右側へ接続されている。コントロール信号とはリード／ライト切り換え信号、アウトプットイネーブル信号、上位バイトイネーブル信号、下位バイトイネーブル信号等を示している。ここで例示しているデュアルポートメモリは左側、右側ともにリードとライト動作が可能で、アドレスが一致していなければ同時アクセスも可能である。７ａ、７ｂはビジィ信号で、左側アドレス信号４ａと右側アドレス信号４ｂが一致し、且つ左側チップイネーブル信号５ａと右側チップイネーブル信号５ｂが共に有効時にマスタ側からスレーブ側へと出力される。この時、左側のアクセスの方が早ければ右側ビジィ信号７ｂが出力されてマスタ側デュアルポートメモリ１ａ、スレーブ側デュアルポートメモリ１ｂともに右側がビジィ状態となり、右側ビジィ信号７ｂがインアクティブとなるまで右側からのアクセスは拒否される。また、右側のアクセスの方が早ければ左側ビジィ信号７ａが出力されてマスタ側デュアルポートメモリ１ａ、 スレーブ側デュアルポートメモリ１ｂともに左側がビジィ状態となり、左側ビジィ信号７ａがインアクティブとなるまで左側からのアクセスは拒否される。
以上のようなアクセス動作を試験する場合、例えばディジタルアナライザーのような信号波形観測装置を用いて波形観測を行う必要があり、対象となる信号を取り出すという煩雑な作業が必要となる。
また、ディジタルアナライザーのような信号波形観測装置を使用せずにプロセッサからデュアルポートメモリの任意のアドレスに書き込んだデータを保持しておき、その後同一アドレスを読み出した値と比較するような場合においても、プロセッサ２ａ、２ｂとデュアルポートメモリを接続するデータバス３ｃ、３ｄとコントロール信号６ａ、６ｂが必要であり、試験回路はより複雑なものとなっていた。
【０００３】
【発明が解決しようとする課題】
従来技術では例えばデュアルポートメモリのデータバスが片側で１６ｂｉｔであれば、データバスだけで１６×４＝６４本もの信号を取り出す必要があり、多大な試験時間がかかっていた。
また、試験回路がより複雑なものになってしまい、信頼性の面からも不利であった。
本発明はデュアルポートメモリ試験装置をより簡単な構成にし、観測する信号数を減らすことで試験時間を短縮し、より信頼性の高いデュアルポートメモリ試験装置を提供することを目的とする。
【０００４】
【課題を解決するための手段】
上記問題を解決するため、本発明に係るデュアルポートメモリ試験装置は、第１、第２のデュアルポートメモリと、第１、第２のプロセッサを備え、前記第１のプロセッサは前記第１、第２のデュアルポートメモリの左側に接続され、前記第２のプロセッサは前記第１、第２のデュアルポートメモリの右側に接続され、前記第１、第２のプロセッサはマスタ／スレーブ切り換え回路に接続され、前記マスタ／スレーブ切り換え回路は前記第１、第２のデュアルポートメモリに接続され、前記第１、第２のプロセッサにより前記第１、第２のデュアルポートメモリのマスタとスレーブの切り換えを動的に行うようにしたものである。
【０００５】
【発明の実施の形態】
次に、本発明の実施例を図に基づいて説明する。
図１は本発明に係るデュアルポートメモリ試験装置の一実施例の構成を示すブロック図である。
図において、１ａ、１ｂはデュアルポートメモリで、マスタ／スレーブ選択信号８ａ、８ｂを受けて、一方がマスタのとき他方はスレーブになるような構成としている。マスタ／スレーブ切り換え回路１１はプロセッサ２ａ、２ｂからそれぞれマスタ／スレーブ制御信号１０ａ、１０ｂを受け、マスタ／スレーブ選択信号８ａ、８ｂを出力しており、どちらのプロセッサからもマスタとスレーブの切り換えを動的に行える構成となっている。２ａ、２ｂはプロセッサで、プロセッサ２ａは左側へアクセスを行い、左側アドレス信号４ａ、左側チップイネーブル信号５ａがデュアルポートメモリ１ａとデュアルポートメモリ１ｂへ共通して出力され、左側コントロール信号６ａ、データバス３ａはマスタ側デュアルポートメモリ１ａの左側のみに接続されている。同様にプロセッサ２ｂは右側へアクセスを行い、右側アドレス信号４ｂ、右側チップイネーブル信号５ｂがマスタ側デュアルポートメモリ１ａとスレーブ側デュアルポートメモリ１ｂへ共通して出力され、右側コントロール信号６ｂ、データバス３ｂはマスタ側デュアルポートメモリ１ａの右側のみに接続されている。７ａ、７ｂはビジィ信号で、左側アドレス信号４ａと右側アドレス信号４ｂが一致し、且つ左側チップイネーブル信号５ａと右側チップイネーブル信号５ｂが有効時にマスタ側からスレーブ側へと出力される。この時、左側のアクセスの方が早ければ右側ビジィ信号７ｂが出力されてマスタ側デュアルポートメモリ、スレーブ側デュアルポートメモリともに右側がビジィ状態となり、右側ビジィ信号７ｂがインアクティブとなるまで右側からのアクセスは拒否される。また、右側のアクセスの方が早ければ左側ビジィ信号７ａが出力されてマスタ側デュアルポートメモリ、スレーブ側デュアルポートメモリともに左側がビジィ状態となり、左側ビジィ信号７ａがインアクティブとなるまで左側からのアクセスは拒否される。９はディジタルアナライザーで、以上のようなアクセス動作を試験するための信号波形観測装置である。
また、本発明はディジタルアナライザーで波形観測する場合のみに限定されるものではなく、例えばプロセッサからデュアルポートメモリの任意のアドレスに書き込んだデータを保持しておき、その後同一アドレスを読み出した値と比較するような装置等、デュアルポートメモリのアクセス動作を試験するものである。
【０００６】
【発明の効果】
以上述べたように、本発明によれば２つのデュアルポートメモリのマスタ動作とスレーブ動作を、２つのプロセッサのうち所望のプロセッサから動的に切り換えることにより、一方のデュアルポートメモリの信号を観測するだけでマスタ動作とスレーブ動作を試験することができるという効果がある。
また、２つのプロセッサから第２のデュアルポートメモリへ出力されていたデータバスとコントロール信号を削除できるので、より簡単な試験回路となり、信頼性の高い試験ができるという効果がある。
【図面の簡単な説明】
【図１】本発明に係るデュアルポートメモリ試験装置の一実施例の構成を示すブロック図
【図２】従来のデュアルポートメモリ試験装置の構成を示すブロック図
【符号の説明】
１ａ、１ｂ デュアルポートメモリ
２ａ、２ｂ プロセッサ
３ａ、３ｂ、３ｃ、３ｄ データバス
４ａ 左側アドレス信号
４ｂ 右側アドレス信号
５ａ 左側チップイネーブル信号
５ｂ 右側チップイネーブル信号
６ａ 左側コントロール信号
６ｂ 右側コントロール信号
７ａ 左側ビジィ信号
７ｂ 右側ビジィ信号
８ａ、８ｂ マスタ／スレーブ選択信号
９ ディジタルアナライザー
１０ａ、１０ｂ マスタ／スレーブ制御信号
１１ マスタ／スレーブ切り換え回路
Claims (1)
- 第１、第２のデュアルポートメモリと、第１、第２のプロセッサを備え、前記第１のプロセッサは前記第１、第２のデュアルポートメモリの左側に接続され、前記第２のプロセッサは前記第１、第２のデュアルポートメモリの右側に接続され、前記第１、第２のプロセッサはマスタ／スレーブ切り換え回路に接続され、前記マスタ／スレーブ切り換え回路は前記第１、第２のデュアルポートメモリに接続され、前記第１、第２のプロセッサにより前記第１、第２のデュアルポートメモリのマスタとスレーブの切り換えを動的に行うようにしたことを特徴とするデュアルポートメモリ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002240079A JP2004079105A (ja) | 2002-08-21 | 2002-08-21 | デュアルポートメモリ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002240079A JP2004079105A (ja) | 2002-08-21 | 2002-08-21 | デュアルポートメモリ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004079105A true JP2004079105A (ja) | 2004-03-11 |
Family
ID=32022964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002240079A Pending JP2004079105A (ja) | 2002-08-21 | 2002-08-21 | デュアルポートメモリ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004079105A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100973040B1 (ko) | 2009-07-31 | 2010-07-29 | 엘아이지넥스원 주식회사 | 듀얼포트램의 포트 시험 장치 및 그 방법 |
| CN109994147A (zh) * | 2019-04-11 | 2019-07-09 | 环旭电子股份有限公司 | 一种固态硬盘的测试装置及方法 |
-
2002
- 2002-08-21 JP JP2002240079A patent/JP2004079105A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100973040B1 (ko) | 2009-07-31 | 2010-07-29 | 엘아이지넥스원 주식회사 | 듀얼포트램의 포트 시험 장치 및 그 방법 |
| CN109994147A (zh) * | 2019-04-11 | 2019-07-09 | 环旭电子股份有限公司 | 一种固态硬盘的测试装置及方法 |
| CN109994147B (zh) * | 2019-04-11 | 2021-02-02 | 环旭电子股份有限公司 | 一种固态硬盘的测试装置及方法 |
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