JPS5878251A - デ−タ転送システム - Google Patents
デ−タ転送システムInfo
- Publication number
- JPS5878251A JPS5878251A JP17689881A JP17689881A JPS5878251A JP S5878251 A JPS5878251 A JP S5878251A JP 17689881 A JP17689881 A JP 17689881A JP 17689881 A JP17689881 A JP 17689881A JP S5878251 A JPS5878251 A JP S5878251A
- Authority
- JP
- Japan
- Prior art keywords
- data
- mpu
- latch
- terminal
- ready
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は複数のマイクｔ！ｆ ａセッサ（以下ＭＰＵと
略記）が同時に作動しかつ前記ＭＰＵが有機的に結合さ
れてＭＰＵ相互間でデータのやりとシを行なうマルチフ
ロセッ賃のデータ転送システムに関する。
略記）が同時に作動しかつ前記ＭＰＵが有機的に結合さ
れてＭＰＵ相互間でデータのやりとシを行なうマルチフ
ロセッ賃のデータ転送システムに関する。
との珈のデータ転送システムの従＊構成を第１図に示す
・ここでは説明を単純化するため、ＭＰＵを２個とした
システムを示している。８１図において、データはＭＰ
Ｕ １からＭＰＵ 、へのみ転送することができる。Ｍ
ＰＵＩからＭＰＵ 、ヘデータ転送する必費が生じた場
合、野υ１はＭＰＵ ｔの７ラグ骨リ一ド命令ＦＲｇで
トライ−ステート・バッファ１１をアクティブとして、
フラグ・レジスタＪ２のフラグ情報を調べ、データ転送
が許可されている場合つまシフラグ・レジスタ１２がリ
セットされている場合、転送すべきデータをデータ＃う
、チ１１にＭＰＵ ｔのデータ・ライト命令ＤＷで書き
込む、データがデーターラッチＪＪＫ書き込まれると、
前記データ・ライト命令ＤＷで７ラダ・レジスタ１２は
セットされるため、ＭＰＩＪ＊はそれ以上データを書き
込むこと軒章止される。
・ここでは説明を単純化するため、ＭＰＵを２個とした
システムを示している。８１図において、データはＭＰ
Ｕ １からＭＰＵ 、へのみ転送することができる。Ｍ
ＰＵＩからＭＰＵ 、ヘデータ転送する必費が生じた場
合、野υ１はＭＰＵ ｔの７ラグ骨リ一ド命令ＦＲｇで
トライ−ステート・バッファ１１をアクティブとして、
フラグ・レジスタＪ２のフラグ情報を調べ、データ転送
が許可されている場合つまシフラグ・レジスタ１２がリ
セットされている場合、転送すべきデータをデータ＃う
、チ１１にＭＰＵ ｔのデータ・ライト命令ＤＷで書き
込む、データがデーターラッチＪＪＫ書き込まれると、
前記データ・ライト命令ＤＷで７ラダ・レジスタ１２は
セットされるため、ＭＰＩＪ＊はそれ以上データを書き
込むこと軒章止される。
一方、ＭＰＵ ｓは定期的Ｋ ＭＰＵ ｔのフラグ・リ
ード命令ＦＲ，でトライ・ステート・バッファ１４をア
クティブとしてフラグ・レジスタ１２を調べ、データが
データ１１ラツチＪＪＫセツトされていることを検出（
７ラグ・レジスタＪ２がセット）すると４ ＭＰＵＩの
データ・リード命令ＤＲでトライ働ステート・バッファ
１Ｂを７クテイプとしてデータ・ラッチ１ｓを読み出し
、データを受は取る。データ・う、チＩＪが硬υ１ＫＷ
ｆ、’！れることｋよ〕、フラグ・レジスタ１２はリセ
ットされ、ＭＰＵ、はデータをラッチ１１から２度以上
読み出すことはない、と同時ｋ。
ード命令ＦＲ，でトライ・ステート・バッファ１４をア
クティブとしてフラグ・レジスタ１２を調べ、データが
データ１１ラツチＪＪＫセツトされていることを検出（
７ラグ・レジスタＪ２がセット）すると４ ＭＰＵＩの
データ・リード命令ＤＲでトライ働ステート・バッファ
１Ｂを７クテイプとしてデータ・ラッチ１ｓを読み出し
、データを受は取る。データ・う、チＩＪが硬υ１ＫＷ
ｆ、’！れることｋよ〕、フラグ・レジスタ１２はリセ
ットされ、ＭＰＵ、はデータをラッチ１１から２度以上
読み出すことはない、と同時ｋ。
ＭＰＵ ｓがデータ・ラッチ１１１ｆｌＣ書き込むこと
が可能となる。
が可能となる。
しかしながら上記従来のデータ転送システムＫ Ｉａ
ｓ次のような欠点があった。（イ）フラグ・レジスタ１
２．データ・ラッチ１１．トライ・ステート・Δ、７ア
１１．１４．Ｉｓ勢多数のハードウェアが必要となる。
ｓ次のような欠点があった。（イ）フラグ・レジスタ１
２．データ・ラッチ１１．トライ・ステート・Δ、７ア
１１．１４．Ｉｓ勢多数のハードウェアが必要となる。
（ロ） ＆ＯＩＵ ｓ及びＭＩ’Ｕ。
がフラグ・レジスタ１２の状態を！ロダラムて検査する
ため、％Ｋ ＭＰＵ ｍ Ｖｉある一定時Ｎ１毎に検査
するために１このための時間で一つのデータ転送に必要
な時間が不定となシ、ＭＰＵ、がデータを受は取る時刻
が遅れてしまう、（ハ）上記（ロ）項と同じ理由で、一
つのデータ転送にかかる時間が多いため、多量のデータ
を短時間で送受することが不可能である・ 本発明は上記実情Ｋｌ！ｉみてなされ九もので、データ
送受の際に、あるＷＩＰＵ Ｋレディをかけて待機させ
ると同時に１他のＭＰＵ Ｋ ｉｌｌ り込みをかける
操作を行なうことＫよシ、前記従来の間鉋点を一掃する
仁とがてきるデータ転送システムを提供しようとするも
のである。
ため、％Ｋ ＭＰＵ ｍ Ｖｉある一定時Ｎ１毎に検査
するために１このための時間で一つのデータ転送に必要
な時間が不定となシ、ＭＰＵ、がデータを受は取る時刻
が遅れてしまう、（ハ）上記（ロ）項と同じ理由で、一
つのデータ転送にかかる時間が多いため、多量のデータ
を短時間で送受することが不可能である・ 本発明は上記実情Ｋｌ！ｉみてなされ九もので、データ
送受の際に、あるＷＩＰＵ Ｋレディをかけて待機させ
ると同時に１他のＭＰＵ Ｋ ｉｌｌ り込みをかける
操作を行なうことＫよシ、前記従来の間鉋点を一掃する
仁とがてきるデータ転送システムを提供しようとするも
のである。
以下図面を参照して本発明の一５Ｊ！施例を説明する。
第２図は同実施例を示す構成図であるが、ここでＭＰＵ
、 、 ＭＰＵ■１１第１図のものと同様で、ＭＰ
Ｕ 思からＭＰＵ 、ヘデータ転送する場合つまシＭＰ
Ｕ Ｓが主で、ＭＰＵ、はＭＰＵ １からのデータを待
つ側の従の関係に塾る場合の例である。第２図において
２１はＭＰＵ ｓ とＭＰＵ、間をつなぐデータ・パス
Ｊｊ＊ ｅ２ｊ’ｍ間に介挿されたスイッチとしての
トライ−ステー鼾・バッファ、２１は割シ込み発生ラッ
チで、とのラッチ２１のＤ端子の＠１”は、これがその
ｔｔＱ端子の＠１″に対応し、ヒの時ｉ端子は＠Ｏ”で
ある。
、 、 ＭＰＵ■１１第１図のものと同様で、ＭＰ
Ｕ 思からＭＰＵ 、ヘデータ転送する場合つまシＭＰ
Ｕ Ｓが主で、ＭＰＵ、はＭＰＵ １からのデータを待
つ側の従の関係に塾る場合の例である。第２図において
２１はＭＰＵ ｓ とＭＰＵ、間をつなぐデータ・パス
Ｊｊ＊ ｅ２ｊ’ｍ間に介挿されたスイッチとしての
トライ−ステー鼾・バッファ、２１は割シ込み発生ラッ
チで、とのラッチ２１のＤ端子の＠１”は、これがその
ｔｔＱ端子の＠１″に対応し、ヒの時ｉ端子は＠Ｏ”で
ある。
ま九う、チ２１のクロック端子への入力は、ＭＰＵ Ｓ
のデータ・ライト命令ＤＷでＴｏ）、８（リセット）端
子への入力は、ＭＰＵ、のデータ・リード命令ｎである
。この命令ｎの機能は実際は３つあ）、１つはデータ・
パスｌ１１０データをパス２２寓へ転送すること、２１
■はラッチ２１をクリアすること、３番目はノ嗜スフ３
１からパス２２諺へデータを出している間、鞭υ１のレ
ディ端子への信号をノア回路２４を介してアクティブ状
１１ＫＬつづけることである。
のデータ・ライト命令ＤＷでＴｏ）、８（リセット）端
子への入力は、ＭＰＵ、のデータ・リード命令ｎである
。この命令ｎの機能は実際は３つあ）、１つはデータ・
パスｌ１１０データをパス２２寓へ転送すること、２１
■はラッチ２１をクリアすること、３番目はノ嗜スフ３
１からパス２２諺へデータを出している間、鞭υ１のレ
ディ端子への信号をノア回路２４を介してアクティブ状
１１ＫＬつづけることである。
この３番目の事項を行なう理由は、ラッチ２Ｊのリセッ
ト・タイ建ングで上記ＭＰＵ ＊のレディ状Ｉ！（パス
状態のホールド）を解くとＭＰＵ ｔが動作をはじめ、
データ・パス２２鳳の内容が羨化シテパス２１．へ取〉
込んだデータ内容が変化する可能性があるからである。
ト・タイ建ングで上記ＭＰＵ ＊のレディ状Ｉ！（パス
状態のホールド）を解くとＭＰＵ ｔが動作をはじめ、
データ・パス２２鳳の内容が羨化シテパス２１．へ取〉
込んだデータ内容が変化する可能性があるからである。
ｔｌＩＪ２図の回路において、ＭＰＵ息がＭＰＵ ｍへ
データを送る必要が生じえ場合、ＭＰＵ５は、適当に割
りふられた！んアドレス（従来方式によるデータ・ラッ
チのアドレスと勢価）へデータを書き込む、このデータ
を書き込むと、データ・ライト命令ＤＷで割シ込み発生
う、チ２３がセットされるため、ＭＰＵＩにレディがか
かり、−υ鳳は送るべきデータを自分のパス２１凰にの
せたままホールドされる。
データを送る必要が生じえ場合、ＭＰＵ５は、適当に割
りふられた！んアドレス（従来方式によるデータ・ラッ
チのアドレスと勢価）へデータを書き込む、このデータ
を書き込むと、データ・ライト命令ＤＷで割シ込み発生
う、チ２３がセットされるため、ＭＰＵＩにレディがか
かり、−υ鳳は送るべきデータを自分のパス２１凰にの
せたままホールドされる。
一方、ＭＰ鶏煉１０込みが発生し、ＭＰＵ ＊は割シ込
み処ＩＭｆ■ダラム中でトライ・ステート・バッファ２
１を通して、ＭＰＵＩのデータ・パス２２曹上のデータ
を読み込む０ＭＰＵｌがデータを読み込むと、データ・
リード命令ＤＲでラッチ２Ｊはリセットされ、ＭＰＵ鳳
はホールドがとけるｅ’ｔ 苑ＭＰＵ 禦への割込要求
もリセットされるものである。
み処ＩＭｆ■ダラム中でトライ・ステート・バッファ２
１を通して、ＭＰＵＩのデータ・パス２２曹上のデータ
を読み込む０ＭＰＵｌがデータを読み込むと、データ・
リード命令ＤＲでラッチ２Ｊはリセットされ、ＭＰＵ鳳
はホールドがとけるｅ’ｔ 苑ＭＰＵ 禦への割込要求
もリセットされるものである。
１８２図のものは第１図のものと比較して、次のような
利点が具備される。■トライ・ステート・パ、７アＪ１
と割シ込み発生ラッチＺＸＯみでよいため、ハードウェ
アが少なく、コストの低下、実装密度の向上、信頼性の
向上等がはかれる。■ＭＰＵ 、は書き込み許可のため
にフラグを！ロダラムで検査する必要がない、これはＦ
ｌｌ！ＰＵ、がデータを用意しさえすれば、ＭＰＵ５は
割り込みで自動的に読み込むからである。■ＭＰＵ 、
はデータが送られる場合に自動的に割シ込みを発生する
ので、定期的Ｋｆｏ／ラムでフラグを調べる必要がない
、■ＭＰＨｌがデータを読むのが、割シ込み処理で早急
に行なわれるため、一つのデータ転送時間が短かくな）
、多量のデータ転送が容易となる。
利点が具備される。■トライ・ステート・パ、７アＪ１
と割シ込み発生ラッチＺＸＯみでよいため、ハードウェ
アが少なく、コストの低下、実装密度の向上、信頼性の
向上等がはかれる。■ＭＰＵ 、は書き込み許可のため
にフラグを！ロダラムで検査する必要がない、これはＦ
ｌｌ！ＰＵ、がデータを用意しさえすれば、ＭＰＵ５は
割り込みで自動的に読み込むからである。■ＭＰＵ 、
はデータが送られる場合に自動的に割シ込みを発生する
ので、定期的Ｋｆｏ／ラムでフラグを調べる必要がない
、■ＭＰＨｌがデータを読むのが、割シ込み処理で早急
に行なわれるため、一つのデータ転送時間が短かくな）
、多量のデータ転送が容易となる。
第３図はＭＰＵ ｔがＭＰＵ ｍからデータをもらう場
合（ＭＰＵｒが主、ＭＰＵ愈は従）の具体例であるが、
ここで第２図のものと対応する個所には同一符号を付し
て説明を省略し、特徴点を説明する。ｆｓ図においてＳ
ｌはデータ・パスｘｘ、、ｚｘ、間に介挿されたスイッ
チとしてのトライ・ステート・バッファ、３２．ＪＪは
ラッチ、３４Ｆｉインバータである。ＭＰＵ ｌ のデ
ータφリード命令「１の供給端は、バッファＳ１の駆動
端子、ラッチＪ２のりｐツク端子、インバータ３４０入
力端に接続され、このインバータ３４の出力端はう、チ
ＪＪのリセ、）Ｒ端子に接続される。ラッチＪ２の出力
す端子はＭＰＵ １のレディ端子に接続され、出力Ｑ端
子はＭＰＵ ｌの割込端子に接続される。ＭＰＵ、のデ
ータ・ライト命令ＤＷの供給端はラッチＳ２のリセット
端子及びう、チＩＳのりａ、り端子Ｋｍ続され、ラッチ
３１の出力ζ端子はＭＰＵ Ｉのレディ端子に接続され
る。
合（ＭＰＵｒが主、ＭＰＵ愈は従）の具体例であるが、
ここで第２図のものと対応する個所には同一符号を付し
て説明を省略し、特徴点を説明する。ｆｓ図においてＳ
ｌはデータ・パスｘｘ、、ｚｘ、間に介挿されたスイッ
チとしてのトライ・ステート・バッファ、３２．ＪＪは
ラッチ、３４Ｆｉインバータである。ＭＰＵ ｌ のデ
ータφリード命令「１の供給端は、バッファＳ１の駆動
端子、ラッチＪ２のりｐツク端子、インバータ３４０入
力端に接続され、このインバータ３４の出力端はう、チ
ＪＪのリセ、）Ｒ端子に接続される。ラッチＪ２の出力
す端子はＭＰＵ １のレディ端子に接続され、出力Ｑ端
子はＭＰＵ ｌの割込端子に接続される。ＭＰＵ、のデ
ータ・ライト命令ＤＷの供給端はラッチＳ２のリセット
端子及びう、チＩＳのりａ、り端子Ｋｍ続され、ラッチ
３１の出力ζ端子はＭＰＵ Ｉのレディ端子に接続され
る。
この第３図の回路動作は、ＭＰＵＩのデータ・リード命
令百１が“Ｌ”（低）レペ〃になると、う、チ３２及び
ノ櫂、ファ３１がアクティブとなシ、ＭＰＵ ｓにはレ
ディがかかシ、パス動作はホールド状態となシ、同時に
ラッチ３２を介してＭＰＵ 電に割）込みがかかる。こ
のＭＰＵ ｍでは、劃す込みルーチンの中で送出データ
をつくシ、これをパス１２．．２２．にのせる。ＭＰＵ
、のデータ・ライト命令ＤＷが１Ｌ″レベルになると、
う、チＪＪを介してＭＰＵ ｓのパス動作のホールド状
ＩＩＩが解除されると共に、ＭＰＩＪ、への割転込みが
解除され、同時にう、チＪＪＫよシ、ＭＰＵ １がパス
１３１からのデータを取シ終わるまでＭＰＵ ｓをホー
ルド状態にしておく、ｒ−タ・リード命令ＤＩが１Ｈ”
（高）Ｋなると、インバータＳ４及びラッチＳ１を介し
てＭＰＵ ｌのレディ状態が解除され、ＭＰＵ を及び
ＭＰＵ ｍは役目が済んだため、それぞれの７”ｏグラ
ム実行を継続するととになる・ ９４図は本発明の更に異なる実施例で、ＭＰＵ鳳 （主
）が、ＭＰＵＩ（従）へデータを送りかつＭＰＵ ＊か
らデータをもらうことができるようＫしたものである０
本実施例は第２図と第３図を加え合わせたものであるか
ら、これら実施例と対応する個所には同一符号を用いか
つ適宜添字を付して説明を省略する。なお図中４１はＭ
ＰＵ Ｉのデータ・リード命令ＤＲｔ とＭＰＵ ＊の
データ・ライト命令ＤＷｔｔ入力とすゐインバート・ノ
ア回路、４２はＭＰＵ 雪のデータ・リード命令ＤＲ，
とＭＰＵ 、のデータ・ライト命令ＤＷ、を入力とする
インバート・ノア回路である。
令百１が“Ｌ”（低）レペ〃になると、う、チ３２及び
ノ櫂、ファ３１がアクティブとなシ、ＭＰＵ ｓにはレ
ディがかかシ、パス動作はホールド状態となシ、同時に
ラッチ３２を介してＭＰＵ 電に割）込みがかかる。こ
のＭＰＵ ｍでは、劃す込みルーチンの中で送出データ
をつくシ、これをパス１２．．２２．にのせる。ＭＰＵ
、のデータ・ライト命令ＤＷが１Ｌ″レベルになると、
う、チＪＪを介してＭＰＵ ｓのパス動作のホールド状
ＩＩＩが解除されると共に、ＭＰＩＪ、への割転込みが
解除され、同時にう、チＪＪＫよシ、ＭＰＵ １がパス
１３１からのデータを取シ終わるまでＭＰＵ ｓをホー
ルド状態にしておく、ｒ−タ・リード命令ＤＩが１Ｈ”
（高）Ｋなると、インバータＳ４及びラッチＳ１を介し
てＭＰＵ ｌのレディ状態が解除され、ＭＰＵ を及び
ＭＰＵ ｍは役目が済んだため、それぞれの７”ｏグラ
ム実行を継続するととになる・ ９４図は本発明の更に異なる実施例で、ＭＰＵ鳳 （主
）が、ＭＰＵＩ（従）へデータを送りかつＭＰＵ ＊か
らデータをもらうことができるようＫしたものである０
本実施例は第２図と第３図を加え合わせたものであるか
ら、これら実施例と対応する個所には同一符号を用いか
つ適宜添字を付して説明を省略する。なお図中４１はＭ
ＰＵ Ｉのデータ・リード命令ＤＲｔ とＭＰＵ ＊の
データ・ライト命令ＤＷｔｔ入力とすゐインバート・ノ
ア回路、４２はＭＰＵ 雪のデータ・リード命令ＤＲ，
とＭＰＵ 、のデータ・ライト命令ＤＷ、を入力とする
インバート・ノア回路である。
第５図は本発明の更に異なる実施例で、ＭＰＵＩがＭＰ
Ｕ ｌｅ ＭＰＵ ａｍへデータを送りたい時に使用す
る構成例である０本実施例は、＠２１１においてＭＰＵ
１ を共通としてＭＰＵ、を２個とした場合の例であ
るから、対応個所には同一符号を用いかつ適宜ダグシー
を付して説明を省略する・なお図中２３１はＭＰＵ 温
のデータ・ライト命令Ｄ Ｗｌｌ を受けるラッチ、２
３鳳はＭＰＵ ｓのデータ・ライト命令ＤＷＩ＠を受け
るラッチ、２４ｉＦｉＭＰＵ ＊ ＊のデータ・リード
命令ＤＲｍｌを受けるインバート・ノア回路、２４麓は
ＭＰＵ、、のデータ・リード命令ＤＲ■を受けるインパ
ート０２フ回路、５１Ｆｉインバート・ノア回路２４鳳
。
Ｕ ｌｅ ＭＰＵ ａｍへデータを送りたい時に使用す
る構成例である０本実施例は、＠２１１においてＭＰＵ
１ を共通としてＭＰＵ、を２個とした場合の例であ
るから、対応個所には同一符号を用いかつ適宜ダグシー
を付して説明を省略する・なお図中２３１はＭＰＵ 温
のデータ・ライト命令Ｄ Ｗｌｌ を受けるラッチ、２
３鳳はＭＰＵ ｓのデータ・ライト命令ＤＷＩ＠を受け
るラッチ、２４ｉＦｉＭＰＵ ＊ ＊のデータ・リード
命令ＤＲｍｌを受けるインバート・ノア回路、２４麓は
ＭＰＵ、、のデータ・リード命令ＤＲ■を受けるインパ
ート０２フ回路、５１Ｆｉインバート・ノア回路２４鳳
。
２４■の出力を入力とするインバート・ノア回路である
。
。
以上説明した如く本発８ＩＩＫよれば、ハードウエア。
門少なくて済むのでコストの低減化勢が１能とな夛、ま
たデータ転送のための７ラグ検三が必要ない勢、の理由
でデータ転送時間の大幅（縮が可能となるデータ転送シ
ステムが提供で）るものである。
たデータ転送のための７ラグ検三が必要ない勢、の理由
でデータ転送時間の大幅（縮が可能となるデータ転送シ
ステムが提供で）るものである。
第１図は従来の！ルチデロセ、すのデーター送システム
を示す構成図、第２図は本発明の一実施例の構成図、第
３図ないし第５図は本発りの異なる実施例の構成図であ
る。 ＭＰＵ ＊ ａ ＭＰＵ鵞−マイクログロセ、ｔ、７３
３１−トライ・ステート・バッファ％ＪＪｌ１２２■・
−データ・パス、ｚｓ、ｓｘ、ｓｓ・・・ラッチ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 ２ 第４図 第５図
を示す構成図、第２図は本発明の一実施例の構成図、第
３図ないし第５図は本発りの異なる実施例の構成図であ
る。 ＭＰＵ ＊ ａ ＭＰＵ鵞−マイクログロセ、ｔ、７３
３１−トライ・ステート・バッファ％ＪＪｌ１２２■・
−データ・パス、ｚｓ、ｓｘ、ｓｓ・・・ラッチ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 ２ 第４図 第５図
Claims (1)
- 複数の！イクロプロ竜νす（ＭＰＵと略記）が同時に作
動しかつ前記ＭＰＵが有機的に結合されてＭＰＵ相互間
でデータのヤシ取シを行なうｉルチゾロ竜ツサのデータ
転送システムにおいて、データの送受のためのタイミン
グを、あるＭＰＵにレディをかけて待機させると共に他
のＭＰＵ Ｋ割シ込みをかけることｋよシ制御する手段
を設け、前記あるＭＰＵ及び他のＭＰＵをつなぐデータ
バスにスイッチを介挿し、あるＭＰＵから他のＭＰＵ
Ｋデータを転送する際少くともあるＭＰｔｆと前記スイ
ッチ間に転送データを待機させておく構成としたことを
４１像とするデータ転送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17689881A JPS5878251A (ja) | 1981-11-04 | 1981-11-04 | デ−タ転送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17689881A JPS5878251A (ja) | 1981-11-04 | 1981-11-04 | デ−タ転送システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5878251A true JPS5878251A (ja) | 1983-05-11 |
Family
ID=16021676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17689881A Pending JPS5878251A (ja) | 1981-11-04 | 1981-11-04 | デ−タ転送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5878251A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2578337A1 (fr) * | 1985-01-16 | 1986-09-05 | Bosch Gmbh Robert | Procede et dispositif pour l'echange de donnees entre des microprocesseurs |
| JPS61213958A (ja) * | 1985-03-18 | 1986-09-22 | Nitsuko Ltd | Ｃｐｕ間デ−タ伝送方式 |
| JPS61213959A (ja) * | 1985-03-18 | 1986-09-22 | Nitsuko Ltd | Ｃｐｕ間デ−タ伝送方式 |
| JPS61213960A (ja) * | 1985-03-18 | 1986-09-22 | Nitsuko Ltd | Ｃｐｕ間データ伝送装置 |
-
1981
- 1981-11-04 JP JP17689881A patent/JPS5878251A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2578337A1 (fr) * | 1985-01-16 | 1986-09-05 | Bosch Gmbh Robert | Procede et dispositif pour l'echange de donnees entre des microprocesseurs |
| JPS61213958A (ja) * | 1985-03-18 | 1986-09-22 | Nitsuko Ltd | Ｃｐｕ間デ−タ伝送方式 |
| JPS61213959A (ja) * | 1985-03-18 | 1986-09-22 | Nitsuko Ltd | Ｃｐｕ間デ−タ伝送方式 |
| JPS61213960A (ja) * | 1985-03-18 | 1986-09-22 | Nitsuko Ltd | Ｃｐｕ間データ伝送装置 |
| JPH0433067B2 (ja) * | 1985-03-18 | 1992-06-02 | Nitsutsuko Kk | |
| JPH0460262B2 (ja) * | 1985-03-18 | 1992-09-25 | Nitsutsuko Kk |
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