KR910005379B1 - 데이타처리시스템의 주기억장치에서 제어기능분산을 위해 사용되는 메모리보드 - Google Patents

데이타처리시스템의 주기억장치에서 제어기능분산을 위해 사용되는 메모리보드 Download PDF

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KR910005379B1
KR910005379B1 KR1019870700883A KR870700883A KR910005379B1 KR 910005379 B1 KR910005379 B1 KR 910005379B1 KR 1019870700883 A KR1019870700883 A KR 1019870700883A KR 870700883 A KR870700883 A KR 870700883A KR 910005379 B1 KR910005379 B1 KR 910005379B1
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제이. 나츠쉬 폴
엘. 유 유진
씨. 세너치아 데이비스
쥬니어 존 에프. 헨리
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디지탈 이큐입먼트 코포레이션
메리타 엠. 에씨어
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Abstract

내용 없음.

Description

[발명의 명칭]
데이타처리시스템의 주기억장치에서 제어기능분산을 위해 사용되는 메모리보드
[도면의 간단한 설명]
제1도는 본 발명이 적용대상으로 하는 데이터처리시스템의 구성에 대한 블록도.
제2도는 데이터처리시스템과 관련해서 일반적으로 제공되는 주기억장치의 블록도.
제3도는 본 발명에 따른 주기억장치의 블록도.
제4도는 본 발명에 따른 주기억장치에서 메모리보드와 데이터처리시스템 사이에 위치하는 인터페이스를 구성하는 장치의 블록도.
제5도는 본 발명에 따른 메모리보드를 구성하는 장치들의 블록도이다.
[발명의 상세한 설명]
[기술분야]
본 발명은 데이터처리시스템에 있어서, 현재 동작을 요구하는 신호그룹들은 기억하는 주기억장치의 제어 기능분산을 위해 사용되는 메모리 보드에 관한 것으로, 특히 데이터처리시스템에서의 메모리유니트제어기능을 중앙집중화시켜 주는 것과는 대조적으로 주기억장치에서 분담된 제어기능을 제공할 수 있도록 된 데이터 처리시스템의 주기억장치에서 제어기능분산을 위해 사용되는 메모리보드에 관한 것이다.
[배경기술]
일반적으로 데이터처리시스템은 제1도에 도시된 바와 같이 적어도 하나의 중앙처리장치(10,11)와, 적어도 입/출력유니트(13,14), 주기억장치(15) 및 , 데이터처리시스템의 여러장치들과 서브시스템들을 연결하는 시스템버스(19)로 구성되는 바, 상기 중앙처리장치(10,11)는 소프트웨어나 펌웨어(firmware)의 지시에 따라 논리신호그룹들을 처리하고, 주기억장치(15)는 현재 수행중인 프로그램은 물론 나중에 처리되어질 논리 신호그룹들을 기억하게 된다. 여기서 콘솔유니트(12 : Console Unit)가 중앙처리장치(10,11)등과 연결되는데, 이는 시스템을 포함할 수도 있고, 또한 데이터처리장치가 작동하는 동안 터미널로서 동작되어질 수 있다. 또, 입/출력유니트(13, 14)는 데이터처리시스템의 다른 부분들인 터미널유니트와 대용량 기억장치통신장치 및 데이터처리시스템에 연결된 다른 장치들 사이에서 매개장치역할을 하게 된다.
한편, 시스템버스(19)에 연결된 장치들의 상세한 기능보다는 이 장치들이 시스템버스(19)를 이용해서 자동적으로 작동하면서 데이터처리장치들 중의 다른 부분과 통신이 이루어진다는 것이 더 중요한 바, 특히 시스템버스(19)는 다른 서브시스템에 의해 신호그룹들이 메모리서브시스템으로부터 검색되거나 그 안에 기억 되어질 때 이용된다.
제2도는 제1도에 도시된 일반적인 주기억장치의 블록도을 나타낸 것으로, 여기서 주기억장치(15)는 시스템버스(19)와 신호를 교환하는 메모리인터페이스유니트(21)를 포함하고 있고, 이 메모리인터페이스유니트(21)는 메모리유니트버스(22)에 연결되며, 이 메모리유니트버스(22)는 적어도 하나의 메모리어레이유니트(23)와 연결되어 있다. 또, 상기 메모리어레이유니트(53,…)는 그룹형태로 논리신호기억소자들로 이루어짐으로써 각 기억소자그룹들이 단일의 어드레스논리신호그룹에 의해 억세스되어질 수 있게 된다.
또, 상기 메모리인터페이스유니트(21)는 메모리어레이유니트(23,…)들과 시스템버스(19) 사이에서 어드레스논리신호그룹과 식별되는 논리신호그룹의 교환을 제어해 주기 위한 장치를 포함하고 있으며, 또한 신호그룹들의 요청을 전송하는 서브시스템들에게 논리신호그룹들을 돌려보내는 장치는 물론 주기억장치(15)로 지시되는 시스템버스(19)상의 신호활성상태를 식별하기 위한 장치를 포함하고 있다. 또한, 데이터신호그룹들의 버퍼링과 에러정정 그리고 제어신호의 발생도 일반적으로 메모리인터페이스내부에서 이루어지게 된다.
그런데, 상기 주기억장치(15)에 있어서는 활성화가 메모리인터페이스유니트(21)의 제어하에 형성되어야만 하기 때문에, 다수의 신호그룹들을 동시에 처리할 수 있는 병렬장치가 설치되지 않는 한, 메인메모리서브시스템내에서 형성되어질 수 있는 전체 활성화의 수는 1개로 제한되게 된다. 따라서 메모리서브시스템을 포함하는 동시적 동작을 다중적으로 수행하도록 해 줄 수 있는 주기억서브시스템의 운용을 위한 장치와 방법이 요구되고 있다.
아와 같은 요구는 중앙처리시스템에서의 각 그룹의 데이터신호들이 주기억서브시스템 안으로 즉시 기억되고 기록되어지는, 이른바 ＂직통기록(write through)＂ 데이터처리시스템인 컴퓨터시스템들에서 특히 요구되어진다. 이러한 데이터처리시스템의 요구로 인한 메모리활성화는 메모리서브시스템이 증가된 활성화의 수에 적응하도록 설계되어지지 않을 경우 수행되어지기가 어렵게 된다.
[발명의 요약]
본 발명은 상기한 점을 감안하여 발명된 것으로, 주기억장치내에 각 어레이가 다른 기억소자어레이들에 대해 독립적으로 작동하는 복수의 기억소자어레이들을 제공함과 아울러, 복수의 기억소자어레이들이 연결되어지고, 인터페이스유니트를 통해 시스템버스와 연결되어진 어레이유니트버스를 공급함으로써 주기억서브시스템을 개선함으로써 주기억장치의 제어기능을 분산시킬 수 있도록 된 데이터처리시스템의 주기억장치에서 제어기능분산을 위해 사용되는 메모리보드를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 데이터처리시스템에서 독출 및 기록동작을 수행하는 주기억장치(15')의 제어기능을 분산시킬 수 있도록 된 메모리보드(50)에 있어서, 상기 메모리보드(50)가, 어레이버스(52)로부터 명령을 인가받아 상기 어레이버스(52)로 완료상태표시신호를 인가하는 순서기장치(531)와, 상기 어레이버스(52)로부터 인가받은 명령신호에 응답하는 상기 순서기장치(531)에 의해 제어되어 데이터신호그룹을 기억하는 기억소자(532) 및 , 이 기억소자(532)내에 기억된 데이터신호그룹을 기억하는 버퍼수단으로 이루어진 다수의 메모리어레이유니트(53)와, 메모리유니트버스(32)와 상기 어레이버스(52)간에 설치되면서 상기 메모리유니트버스(32)와 어레이버스(52) 사이에서 상호 논리신호를 교환하도록 동작하는 보드인터페이스유니트(51)로 구성되어, 주기억장치(15')의 제어기능을 분산시킬 수 있도록 된 것을 특징으로 한다.
상기와 같이 구성된 본 발명의 작용 및 효과를 예시도면에 의거하여 상세히 설명하면 다음과 같다.
제1도 및 제2도는 본 발명의 관련기술에 따른 데이터처리시스템으로 이미 설명되어진 바이다.
제3도는 본 발명에 따른 주기억장치의 블록도로서, 본 발명에 따른 주기억장치(15' : 주기억서브시스템)의 기본적 구조가 도시되어 있는데, 주기억장치(15')는 시스템버스(19)에 연결된 메모리인터페이스유니트(40)를 포함하고, 이 메모리인터페이스유니트(40)는 메모리유니트버스(32)에 연결되어 신호를 교환하게 된다. 즉, 메모리유니트버스(32)는 복수의 메모리보드(50,…)와 논리신호의 그룹들을 교환한다.
여기서 상기 각 메모리보드(50)는 메모리유니트버스(32)와 논리신호들을 교환하는 보드인터페이스유니트(51)를 포함하는 바, 상기 보드인터페이스유니트(51)는 메모리보드(50)상에서 어레이버스(52)와 논리신호들의 그룹들을 교환하는 동시에 메모리보드(50)상에 있는 복수의 메모리어레이유니트(53,…)가 상기 어레이버스(52)에 연결되어 진다.
제4도는 주기억장치에 있어서, 메모리보드(50)와 데이터처리시스템 사이에 있는 메모리인터페이스유니트(40)의 블록도로서, 시스템버스인터페이스유니트(401)는 신호의 교환을 제어하는데, 이는 시스템버스(19)와 주기억장치(15')의 나머지부분 사이의 제어신호들을 포함하다.
상기 시스템버스인터페이스유니트(401)에 의해 교환되는 제어신호중 하나가 ＂기억포화(Memory Busy)＂라고 불려지는 제어신호이다. 또, 데이터를 표시하는 논리신호그룹들에 관하여, 데이터-인 버퍼장치(402)는 메모리어레이(53)내에 기억되는 데이터신호들을 일시적으로 기억하게 되고, 상기 데이터-인 버퍼장치(402)로부터 데이터신호그룹들은 메모리유니트버스(32)로 이동된다. 또 메모리인터페이스유니트(40)내의 데이터-아웃 버퍼장치(403)는 주기억장치(15')로부터 신호를 요구하는 다른 서브시스템으로 이동될 수 있는 데이터신호그룹들에 대해 일시적인 기억장치로서 제공된다. 상기 메모리유니트버스(32)를 경유하는 데이터 신호그룹들에 대한 경로는 매스크된 기록작용, 즉 미리 정해진 위치(어드레스)에서 데이터신호그룹이 다른 서브시스템들로부터의 데이터로 단지 부분적으로만 교체되어지는 작용을 위해 제공된다. 또, ECC(에러정정코드)발생기장치(406)와 ECC(에러정정코드)비교장치(405) 및 에러정정장치(404)가 데이터처리시스템의 메모리서브시스템으로부터 다른 부분으로 전송되어지는 데이터의 정확성을 밝히기 위해 설치되어진다.
또, 메모리인터페이스유니트(40)는 검색되거나 기억되는 데이터신호그룹들에 대한 어드레스신호그룹들의 잠정적인 기억을 위한 어드레스버퍼장치(420)를 포함한다.
상기 어드레스버퍼장치(420)는 시스템버스인터페이스유니트(401)와 메모리유니트버스(32)간에 연결되면서 메모리어레이유니트(53,…)와 시스템버스(19) 사이의 어드레스신호그룹들의 이동을 수행시킨다.
또한, 메모리인터페이스유니트(40)에는 메모리서브시스템의 작용을 제어하고 관찰하기 위한 많은 장치들이 포함되는 바, 어레이상태표시장치(410)는 기억제어순서기(411)와 상호 신호를 교환하고, 또 메모리보드(50)로부터 ＂데이터준비/완료＂ 신호와 ＂명령보내지마시오＂의 신호를 인가받는다. 또, 명령버퍼장치(412)는 시스템버스인터페이스유니트(401)로부터 인가되는 명령을 위한 순간적인 기억장치로서 제공됨과 더불어 논리장치(414)에 제어신호를 인가하고, 이 논리장치(414)는 매스커기록제어장치(413)로부터 신호를 인가받는다.
상기 기억제어순서기(411)는 순간적인 기억을 위해 판독명령버퍼(416)와 메모리유니트버스(32)에 신호를 인가하고, 상기 판독명령버퍼(416)는 판독명령실행장치(417)에 신호들을 인가하며, 이 판독명령실행장치(417)는 메모리유니트버스(32)와 매스커기록제어장치(413)에 차례로 신호를 인가한다.
한편, 상기한 바와 같이 어레이상태표시장치(410)는 메모리어레이유니트(53)로부터 ＂데이터준비/완료(Data Ready/Done)＂신호들과 ＂명령보내지마시오(Send No Command)＂ 신호들을 인가받게 되는데, 여기서 ＂명령보내지마시오＂신호는 각 메모리어레이유니트(53)가 단지 하나만의 판독명령이나 재생작용만을 처리하도록 확정하기 위하여 사용되어진다. 또 ＂데이터준비/완료＂신호는 어레이상태표시장치(410)내에서 상태표시비트를 제어하는데 사용되고, 이 ＂데이터준비/완료＂신호는 다른 판독작용을 처리하기 이전에 어써트(assert)되어지며, 그 판독작용에 관한 데이터신호그룹은 이동되어지지 않는다.
한편, ＂명령보내지마시오＂신호는 ＂데이터준비/완료＂신호가 어써트되기전에 어써트되고, 메모리인터페이스 유니트(40)가 그 판독명령의 데이터신호그룹을 이동시키기전까지 어써트되어진 상태를 유지한다. 메모리인터페이스유니트(40)내의 논리요소(도시되지 않음)는 메모리인터페이스유니트(40)가 판독명령데이터신호그룹의 이동을 시작하는 시간과 그를 완성하는 시간 사이에 메모리어레이유니트(53,…)로 명령들이 보내어지지 않도록 보증한다.
여기서 본 발명의 작용에서 사용되는 몇 개의 신호선들에 대해 상세히 설명한다.
먼저, 제4도에 나타낸 바와 같이 ＂요구포화(Busy Request)＂선은 데이터-인 버퍼장치(402)와 어드레스 버퍼장치(420) 및 명령버퍼장치(412)로부터 시스템버스인터페이스유니트(401)로 제어신호를 연결하는 바, 이들 선상에 적절한 신호가 존재하면, ＂기억포화(Memory Busy)＂신호가 예컨대 시스템버스조정장치와 함께 사용되도록 시스템버스(19)에 인가된다. 마찬가지로 어레이상태표시장치(410)는 상기한 ＂데이터준비/완료＂신호들과 ＂명령보내지마시오＂신호들을 메모리보드(50)들로부터 인가받는다.
제5도는 본 발명에 따른 메모리보드(50)를 구성하는 장치에 대한 블록도로서, 보드인터페이스유니트(51)는 어레이인터페이스유니트(510)와, 데이터-아웃 버퍼장치(511), 데이터-인 버퍼장치(512) 및 어드레스-인 버퍼장치(513)를 포함하는 바, 여기서 상기 어레이인터페이스유니트(510)는 메모리유니트버스(32)로부터 명령신호들을 인가받고, 그에 따른 상태표시신호를 상기 메모리유니트버스(32)에 인가한다. 또한, 상기 어레이인터페이스유니트(510)는 어레이버스(52)에 명령신호를 인가하고, 그에 따른 (완료)상태신호를 상기 어레이버스(52)로부터 인가받는다.
상기 데이터-아웃 버퍼장치(511)는 메모리어레이유니트(53,…)로부터 어레이버스(52)에 인가되는 데이터 신호를 잠정적으로 기억하고, 상기 어드레스-인 버퍼장치(513)는 어레이버스(52)에 인가될 어드레스신호를 잠정적으로 기억하며, 데이터-인 버퍼장치(512)는 메모리어레이유니트(53)의 기억소자(532)에 기억될 데이터신호를 잠정적으로 기억한다. 또한, 데이터-인 버퍼장치(512)는 데이터신호그룹을 갖춘 기억장치를 위한 ECC(에러정정코드)비트발생장치를 포함한다.
제5도에 있어서, 메모리어레이유니트(53,…) 각각은 어레이버스(52)로부터 명령을 인가받고, 상기 어레이버스(52)로 상태표시(완료)신호를 인가하기 위한 순서기장치(531 : sequencer unit)를 포함하는 바, 이 순서기장치(531)는 어레이버스(52)로부터 인가받은 명령신호에 대한 응답으로서 메모리어레이유니트(53)내의 기억소자(532)를 제어한다.
또한, 메모리어레이유니트(53)는 상기 기억소자(532)내에 기억될 신호그룹을 잠정적으로 기억하는 데이터-인 버퍼장치(533)와, 상기 기억소자(532)내에서의 데이터신호그룹의 위치를 상기 순서기장치(531)에 의해 조작되어지도록 하는 신호를 잠정적으로 기억하는 어드레스버퍼(534) 및, 상기 기억소자(532)로부터 검색되는 신호그룹들을 잠정적으로 기억하는 데이터-아웃 버퍼장치(535)를 포함한다.
여기서, 제3도와 제5도를 더욱 상세히 설명한다. 상기 메모리보드(50)상의 메모리어레이유니트(53)내의 기억소자(532)는 시스템버스(19)상에서 병렬로 전송되면서 ＂단어(Word)＂ 또는 ＂긴단어(Longword)로서 표시되는 논리신호그룹의 다수로서 이루어지는 바, 상기 메모리어레이유니트(53,…)중 어느 하나에서 조합되면서 관련되는 기억소자들의 그룹내에 기억되어질 수 있는 방식으로 설치되어진다. 즉, 어드레스신호그룹으로서 조합된 ＂단어＂나 ＂긴단어＂는 그와 관련된 메모리어레이유니트내에 완전하게 기억되므로 시스템버스(19)상에서 이동하는 신호들의 각 그룹은 단지 하나의 메모리어레이유니트와만 관계되어질 수 있다. 또, 메모리어레이유니트(53,…)의 제어되는 시간은 일반적으로 데이터치리시스템의 나머지 부분의 신호처리회로들이 제어되는 시간보다 훨씬 늦기 때문에, 결과적으로 어레이를 포함한 작동을 수행하는 시간은 많은 시스템 클록주기를 점유하게 된다. 여기서 메모리어레이들의 비교적 늦은 속도로 말미암은 충격을 최소화하기 위해 어드레스들은 각 어레이들이 메모리보드(50)상의 다른 어레이들의 어드레스와 연관된 작용을 갖춘 어드레스를 소유하도록 배열되어질 수 있다.
더욱이 메모리보드(50)의 어드레스는 같은 어레이가 다른 모든 어레이들이 어드레스되어질 때까지 동일한 과정의 두번째 어드레스를 받지 않도록 설계되어진다.
일반적으로 주기억장치(15')는 8개의 메모리보드(50)를 포함하고, 각 메모리보드(50)는 4개의 메모리어레이(53)를 포함한다. 이와 같은 상황에서 각 메모리어레이는 비록 상기와 같은 용량이 실제로 필요하지 않더라도 연속적인 메모리어레이어드레스 과정에서 매 32번째 어드레스에 응답하도록 설계되어질 수 있다(여기서 각 메모리어드레스는 데이터처리장치의 다른 서브시스템에 의해 어드레스로 지정되어지는 복수의 신호그룹들과 연관되어질 수 있다). 그러나 일반적인 메모리보드들은 4개의 기록명령들이 동시에 처리되도록 또는 하나의 판독명령이 처리되도록 작동될 수 있다.
이를 구체적으로 설명하면, 어드레스신호그룹은 어드레스/명령싸이클이 시스템버스(19)상에서 시작되어진 후, 거의 3개의 클록싸이클로 어레이들에 인가될 수 있다. 이와 같은 싸이클동안, 어드레스신호그룹이 유효하고, 기억명령이 포함되며, 또 명령을 처리할 어레이유니트가 유효하다는 결정이 메모리인터페이스유니트(40)에서 이루어진다. 따라서 메모리유니트는 정상적인 환경하에서 기억동작을 제한하지 않기 위해 신호그룹을 적당한 어레이유니트로 충분히 신속하게 이동시킬 수 있는 장치를 갖추게 된다.
한편, ＂요구포화(Busy Request)＂신호는 명령버퍼장치(412)와 어드레스버퍼장치(420) 및 데이터-인 버퍼장치(402)에 의해 발생되는데, 이는 상기 장치들이 적당한 방식으로 인가되어지는 신호그룹들을 처리할 수 없는 상황일 때이다. 즉, ＂요구포화＂신호는 시스템버스인터페이스유니트(401)에 가해지고, 상기 시스템버스인터페이스유니트(401)는 ＂기억포화(Memory B usy)＂신호를 시스템버스(19)나 예정된 신호경로(도시되지 않음)로 보낼 수 있다. 종래예에 있어서, 앞선 트랜젝션(transaction)의 결과로서 발생된 ＂기억포화＂신호는 데이터처리서브시스템으로, 더 나중에 시도되어진 트랜젝션이 ＂포화확인(Confirmation Busy)＂신호에 의해 그와 같은 결과의 확인에 앞서 연속적이지 않다는 것을 알리는 데에 사용되어질 수 있다. 이와 같은 방식으로 데이터처리시스템은 트랜젝션을 곧 재개하기 위하여 시도를 시작할 수 있다. 또한, ＂기억포화＂신호는 중재장치가 비연속적인 트랜젝션에 대해 시스템버스(19)에 억세스를 주는 것을 막기 위하여 사용되어진다.
메모리보드(50)와 메모리인터페이스유니트(40) 사이에서 교환되는 제어신호들은 명백히 메모리어레이유니트(53,…)를 독립적으로 작용하도록 하게 하고, 다른 메모리어레이들이나 메모리인터페이스유니트 그 자체로부터도 독립적으로 작용하도록 하게 한다.
그 결과의 하나로서 다른 속도로 작동하는 어레이들을 갖춘 메모리보드들은 본 발명의 메모리유니트의 보드위치에서 상호 교환적으로 사용되어질 수 있다.
상기한 바와 같이 본 발명의 데이터처리시스템에 따르면, 주기억장치에서 각 어레이유니트의 어드레스 영역이 각 어레이에서 동작을 방해하는 확률이 낮아지도록 구성된다. 이 어레이들은 데이터신호그룹을 독립적으로 처리하도록 즉, 여러 어레이들을 포함하는 동작이 동시에 발생될 수 있도록 설계된다. 또, 메모리서브 시스템은 파이프라인형의 병렬 동작이 수행되도록 설계되어 있기 때문에 여러 어레이유니트들을 포함하는 동작이 동시에 처리될 수 있게 된다.

Claims (3)

  1. 데이터처리시스템에서 독출 및 기록동작을 수행하는 주기억장치(15')의 제어기능을 분산시킬 수 있도록 된 메모리보드(50)에 있어서, 상기 메모리보드(50)가, 어레이버스(52)로부터 명령을 인가받아 상기 어레이버스(52)로 완료상태표시신호를 인가하는 순서기장치(531)와, 상기 어레이버스(52)로부터 인가받은 명령 신호에 응답하는 상기 순서기장치(531)에 의해 제어되어 데이터신호그룹을 기억하는 기억소자(532) 및, 이 기억소자(532)내에 기억된 데이터신호그룹을 기억하는 버퍼수단으로 이루어진 다수의 메모리어레이유니트(53)와, 메모리유니트버스(32)와 상기 어레이버스(52)간에 설치되면서 상기 메모리유니트버스(32)와 어레이버스(52) 사이에서 상호 논리신호를 교환하도록 동작하는 보드인터페이스유니트(51)로 구성되어, 주기억장치(15')의 제어기능을 분산시킬 수 있도록 된 것을 특징 으로하는 데이터처리시스템의 주기억장치에서 제어 기능분산을 위해 사용되는 메모리보드.
  2. 제1항에 있어서, 상기 버퍼수단이, 상기 기억소자(532)내에 기억될 신호그룹을 잠정적으로 기억하는 데이터-인 버퍼장치(533)와, 상기 기억장치(532)내에서의 데이터신호그룹의 위치를 상기 순서기장치(531)에 의해 조작되어지도록 작용하는 신호를 잠정적으로 기억하는 어드레스버퍼(534) 및, 상기 기억소자(532)로부터 검색되는 신호그룹을 잠정적으로 기억하는 데이터-아웃 버퍼(535)로 구성된 것을 특징으로 하는 데이터처리시스템의 주기억장치에서 제어기능분산을 위해 사용되는 메모리보드.
  3. 제1항에 있어서, 상기 보드인터페이스유니트(51)가, 상기 어레이버스(52)에 명령신호를 인가하고 그에 따른 완료상태신호를 상기 어레이버스(52)로부터 인가받는 어레이인터페이스유니트(510)와, 상기 메모리어레이유니트(53)로부터 상기 어레이버스(52)에 인가되는 데이터신호를 잠정적으로 기억하는 데이터-아웃버퍼장치(511), 상기 메모리어레이유니트(53)의 기억소자(532)에 기억될 데이터신호를 잠정적으로 기억함과 더불어 에러정정코드장치를 갖춘 데이터-인 버퍼장치(512) 및, 상기 어레이버스(52)에 인가될 어드레스신호를 잠정적으로 기억하는 어드레스-인 버퍼장치(513)에 인가될 어드레스신호를 잠정적으로 기억하는 어드레스-인 버퍼장치(513)로 구성된 것을 특징으로 하는 데이터처리시스템의 주기억장치에서 제어기능분산을 위해 사용되는 메모리보드.
KR1019870700883A 1986-01-29 1987-01-29 데이타처리시스템의 주기억장치에서 제어기능분산을 위해 사용되는 메모리보드 KR910005379B1 (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1324679C (en) * 1989-02-03 1993-11-23 Michael A. Gagliardo Method and means for interfacing a system control unit for a multi-processor system with the system main memory

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3343140A (en) * 1964-10-27 1967-09-19 Hughes Aircraft Co Banked memory system
DE2537787A1 (de) * 1975-08-25 1977-03-03 Computer Ges Konstanz Modularer arbeitsspeicher fuer eine datenverarbeitungsanlage und verfahren zum durchfuehren von speicherzugriffen an diesem speicher
US4245303A (en) * 1978-10-25 1981-01-13 Digital Equipment Corporation Memory for data processing system with command and data buffering
US4451880A (en) * 1980-10-31 1984-05-29 Honeywell Information Systems Inc. Memory controller with interleaved queuing apparatus
JPS58215777A (ja) * 1982-06-07 1983-12-15 Hitachi Ltd 記憶制御方式

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