JPS5813928B2 - 計算機制御装置 - Google Patents
計算機制御装置Info
- Publication number
- JPS5813928B2 JPS5813928B2 JP53077386A JP7738678A JPS5813928B2 JP S5813928 B2 JPS5813928 B2 JP S5813928B2 JP 53077386 A JP53077386 A JP 53077386A JP 7738678 A JP7738678 A JP 7738678A JP S5813928 B2 JPS5813928 B2 JP S5813928B2
- Authority
- JP
- Japan
- Prior art keywords
- receiver
- data transmission
- transmission circuit
- control unit
- central processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
- Small-Scale Networks (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】
本発明は計算機制御装置に係り、特に伝送効率を向上し
得る伝送方式を採用した計算機制御装置に関する。
得る伝送方式を採用した計算機制御装置に関する。
従来・イアラーキシステムの計算機制御装置においては
上位制御部とこれにより監視される複数個の下位制御部
と、さらにこの下位制御部夫々に接続されている複数の
操作出力発生部を有している。
上位制御部とこれにより監視される複数個の下位制御部
と、さらにこの下位制御部夫々に接続されている複数の
操作出力発生部を有している。
これらの各部間の伝送は、上位のものが主導権を有し、
また伝送ミスを最少にするため、各部間の伝送に際して
は返送照合方式を採用している。
また伝送ミスを最少にするため、各部間の伝送に際して
は返送照合方式を採用している。
例えば、下位制御部と操作出力発生部間でデータの伝送
をおこなう場合、まず下位制御部から発生部へその旨の
指令を伝送する。
をおこなう場合、まず下位制御部から発生部へその旨の
指令を伝送する。
発生部では、指令を受けるとそのまま同一内部を返送す
る。
る。
下位制御部は、発生部から返送された内容を最初の指令
内容と同じであることを照合し、発生部へ再度伝送する
。
内容と同じであることを照合し、発生部へ再度伝送する
。
また、発生部では、この伝送された内容と最初に伝送さ
れた指令内容が同じことを照合し、同じであるとき初め
て下位制御部からのデータを受けとるようにしている。
れた指令内容が同じことを照合し、同じであるとき初め
て下位制御部からのデータを受けとるようにしている。
これは、上位制御部から下位制御部へデータ伝送する場
合も同様である。
合も同様である。
しかしながら、伝送方式として返送照合方式を採用して
いるため、伝送効率が悪いという欠点があった。
いるため、伝送効率が悪いという欠点があった。
本発明の目的は、上記欠点を除去することにある。
このため本発明では、データ伝送において、返送照合方
式をすべて採用することなく、上位制御部と下位制御部
間のテータ伝送の際には、ブロック転送を必要に応じ採
用することにより伝送効率を向上させるものである。
式をすべて採用することなく、上位制御部と下位制御部
間のテータ伝送の際には、ブロック転送を必要に応じ採
用することにより伝送効率を向上させるものである。
以下、本発明の実施例を図面を参照して説明する。
十位匍脚装置１は、複数個の下位制御装置２を監視、制
御するものでまた、夫々の下位制御装置２には操作出力
発生部３が複数個接続されており、図示しないが操作出
力発生部３には、例えばパルブの開閉を行なう操作端に
接続されている。
御するものでまた、夫々の下位制御装置２には操作出力
発生部３が複数個接続されており、図示しないが操作出
力発生部３には、例えばパルブの開閉を行なう操作端に
接続されている。
下位制御部２および操作出力発生部３は夫々複数個接続
されるものであるが、夫々１個のみを図示する。
されるものであるが、夫々１個のみを図示する。
上位制御部１は、一対のドライバー１１、レシーバー１
２が下位制御部２の数に応じ設けられている。
２が下位制御部２の数に応じ設けられている。
また、これらのドライバー１１、レシーバー１２は共に
、非同期式データ伝送回路ＡＲＴ１に接続されている。
、非同期式データ伝送回路ＡＲＴ１に接続されている。
ＡＲＴ１は図示しないが、ワード単位の転送かブロック
単位の転送かを判別する機能を有するもので、この判別
した結果を供給する制御回路１３に接続されており、こ
の制御回路１３はブアツファメモリ１４に接続されてい
る。
単位の転送かを判別する機能を有するもので、この判別
した結果を供給する制御回路１３に接続されており、こ
の制御回路１３はブアツファメモリ１４に接続されてい
る。
また、ＡＲＴ１は中央処理装置ＣＰＵ１およびブアツフ
ァメモリ１４に接続されている。
ァメモリ１４に接続されている。
ＣＰＵ１は、選択スイッチ１５に接続され、この選択ス
イッチ１５はドライバー１１、レシーバー１２に夫々接
続されている。
イッチ１５はドライバー１１、レシーバー１２に夫々接
続されている。
一方下位制御部２はＣＰＵ２を有しており、このＣＰＵ
２は、ワード単位の転送かブロック単位．の転送かを判
別する判別回路２１、ＡＲＴ２と上位制御部１か操作出
力発生部３かを切換えるための切換回路２２に接続され
ている。
２は、ワード単位の転送かブロック単位．の転送かを判
別する判別回路２１、ＡＲＴ２と上位制御部１か操作出
力発生部３かを切換えるための切換回路２２に接続され
ている。
ＡＲＴ２は、ドライバー２３にまたアンド回路ＡＮＤを
介してレシーバー２４にさらに、ドライバー２５、レシ
ーバー２６に接続されている。
介してレシーバー２４にさらに、ドライバー２５、レシ
ーバー２６に接続されている。
切換回路２２は、ドライバー２５、レシーバー２６に接
続され、またインバータ２７を介してドライバー２３と
アンド回路ＡＮＤに接続されている。
続され、またインバータ２７を介してドライバー２３と
アンド回路ＡＮＤに接続されている。
判別回路２１はレシーバー２４に接続されていろ。
下位制御部２のドライバー２３とレシーバー２４は上位
制御部のドライバー１１とレシーバー１２に接続されて
いる。
制御部のドライバー１１とレシーバー１２に接続されて
いる。
操作出力発生部３はＡＲＴ３、ドライバー３１とレシー
バー３２を有し、ＡＲＴ３はドライバー３１とレシーバ
ー３２に接続されており、このドライバー３１とレシー
バー３２は下位制御部２のドライバー２５とレシーバー
２６に接続されている。
バー３２を有し、ＡＲＴ３はドライバー３１とレシーバ
ー３２に接続されており、このドライバー３１とレシー
バー３２は下位制御部２のドライバー２５とレシーバー
２６に接続されている。
下位制御部２と操作出力発生部３とのデータ伝送におい
ては、発生部３の出力がプラントを直接制御することと
なり、伝送ミスの影響が大きいため、返送照合方式でお
こなうが、上位制御部１と下位制御部２間のデータ伝送
においては伝送量が非常に多《伝送効率をあげる必要が
あり、このため、必要に応じ、返送照合方式とブロック
転送とを選択可能となし得るもので、次に上位制御部１
と下位制御部２間でブロック転送をおこなう場合を説明
する。
ては、発生部３の出力がプラントを直接制御することと
なり、伝送ミスの影響が大きいため、返送照合方式でお
こなうが、上位制御部１と下位制御部２間のデータ伝送
においては伝送量が非常に多《伝送効率をあげる必要が
あり、このため、必要に応じ、返送照合方式とブロック
転送とを選択可能となし得るもので、次に上位制御部１
と下位制御部２間でブロック転送をおこなう場合を説明
する。
上位制御部１のＣＰＵＩはデータ伝送を行なおうとする
下位制御部２に対応するドライバー１１とレシーバー１
ｉを選択スイッチ１５で選択する。
下位制御部２に対応するドライバー１１とレシーバー１
ｉを選択スイッチ１５で選択する。
また、ＣＰＵＩはデータ伝送をブロック単位でおこなう
旨の指令信号をＡＲＴ１およびドライバー１１を介して
下位制御部２へ送る。
旨の指令信号をＡＲＴ１およびドライバー１１を介して
下位制御部２へ送る。
下位制御部２ではまず、レシーバー２４で受け、判別回
路２１およびアンド回路ＡＮＤに供給する。
路２１およびアンド回路ＡＮＤに供給する。
判別回路２１は、返送照合方式によるワード転送かブロ
ック転送かを判別し、ＣＰＵ２に割込をかける。
ック転送かを判別し、ＣＰＵ２に割込をかける。
ＣＰＵ２は、割込が入ると、操作出力発生部３との伝送
終了後切換スイッチ２２を下位制御部側に切換え切換ス
イッチ２２からの出力ｌＯＩがインバータ２７を介しド
ライバー２３とアンド回路ＡＮＤに供給される。
終了後切換スイッチ２２を下位制御部側に切換え切換ス
イッチ２２からの出力ｌＯＩがインバータ２７を介しド
ライバー２３とアンド回路ＡＮＤに供給される。
そこ六，上位制御部１からの指令信号が下位制御部２の
ＡＲＴ２、ＣＰＵ２に供給されＡＮＳＥＲが送られる。
ＡＲＴ２、ＣＰＵ２に供給されＡＮＳＥＲが送られる。
これに従い上位制御部１は指定ワードの指令をおこない
、これを受けた下位制御部２は要求アドレスのデータを
すべて送る。
、これを受けた下位制御部２は要求アドレスのデータを
すべて送る。
上位制御部１は、レシバー１２を介しＡＲＴ１で受ける
と、送られたデータがワード転送かブロック転送かを判
別し、ブロック転送であれば、ＡＲＴ１は制御回路１３
を介してその旨の信号がバツファメモリ１４に供給され
、ＣＰＵ２が関与することな＜ＡＲＴ２から直接バッフ
ァメモリに書込まれる。
と、送られたデータがワード転送かブロック転送かを判
別し、ブロック転送であれば、ＡＲＴ１は制御回路１３
を介してその旨の信号がバツファメモリ１４に供給され
、ＣＰＵ２が関与することな＜ＡＲＴ２から直接バッフ
ァメモリに書込まれる。
この後、ＣＰＵ１は必要に応じバツファメモリ−１４か
ら必要データを受けとり他の仕事をすることが可能であ
る。
ら必要データを受けとり他の仕事をすることが可能であ
る。
このようにブロック転送を行なう場合、伝送ミスを減少
させるためには、チェックサムワードとパリテイビット
を併用すれば十分減少できる。
させるためには、チェックサムワードとパリテイビット
を併用すれば十分減少できる。
上位制御部１はワード転送かブロック転送かを指令する
に最初に上位制御部１から下位制御部２への指令を゛０
０・・・・・・０″又は”１０１０・・・・・・１０”
なとのように、データパターンを変更し、これを下位制
御部２０判定回路２１で゛１′のデータの数を計数し判
定その結果ＣＰＵ２にワード転送かブロック転送かで割
込むものである。
に最初に上位制御部１から下位制御部２への指令を゛０
０・・・・・・０″又は”１０１０・・・・・・１０”
なとのように、データパターンを変更し、これを下位制
御部２０判定回路２１で゛１′のデータの数を計数し判
定その結果ＣＰＵ２にワード転送かブロック転送かで割
込むものである。
また、下位制御部２はＡＲＴが１個のみであるため、上
位制御部１からのデータ伝送指令があった場合、通常Ｃ
ＰＵ２は操作信号発生部３と制御のための伝送をおこな
っているので上位制御部１からの伝送ラインはオフされ
ておりＡＲＴ２でデータを判別できない。
位制御部１からのデータ伝送指令があった場合、通常Ｃ
ＰＵ２は操作信号発生部３と制御のための伝送をおこな
っているので上位制御部１からの伝送ラインはオフされ
ておりＡＲＴ２でデータを判別できない。
したがって前述の割込みが必要となるが、ＡＲＴ２を−
位制御部１用と操作信号発生部２月として夫々独立に設
ければＡＲＴで受けたデータパターンをそのまま判定に
使用できる。
位制御部１用と操作信号発生部２月として夫々独立に設
ければＡＲＴで受けたデータパターンをそのまま判定に
使用できる。
第２図、第３図は判定回路２１のブロック図であり、第
２図はカウンタを使用した場合のものであり、レシーバ
ー２４は直接また単安定マルチバイブレータＵＮＩＩを
介しカウンタ・デコーダ４１に接続されている。
２図はカウンタを使用した場合のものであり、レシーバ
ー２４は直接また単安定マルチバイブレータＵＮＩＩを
介しカウンタ・デコーダ４１に接続されている。
二位制御部１のＡＲＴ１からの信号（第４図ａ参照）が
レシーバー２４に直接又は単安定マルチバイブレータＵ
ＮＩ１を介し、カウンタ・デコーダ４１に供給され、Ｉ
ＩＩ又は“５”の出力がワード転送又はブロック転送と
しての信号として、ＣＰＵ２に供給される。
レシーバー２４に直接又は単安定マルチバイブレータＵ
ＮＩ１を介し、カウンタ・デコーダ４１に供給され、Ｉ
ＩＩ又は“５”の出力がワード転送又はブロック転送と
しての信号として、ＣＰＵ２に供給される。
第３図は、時間幅として判定をするもので、レシーバー
２４の出力側はＵＮＩ１とリトリガラブル単安定マルチ
バイブレータＵＮ１２に接続され、ＵＮ１１、の出力側
の返転端子ＱとＵＮ１２の出力側の非返転端子Ｑがアン
ド回路ＡＮＤ１０入力側に接続され、ＵＮＩＩＯ回とＵ
ＮＩ２のＱはアンド回路ＡＮＤ２の入力側に接続されて
いる。
２４の出力側はＵＮＩ１とリトリガラブル単安定マルチ
バイブレータＵＮ１２に接続され、ＵＮ１１、の出力側
の返転端子ＱとＵＮ１２の出力側の非返転端子Ｑがアン
ド回路ＡＮＤ１０入力側に接続され、ＵＮＩＩＯ回とＵ
ＮＩ２のＱはアンド回路ＡＮＤ２の入力側に接続されて
いる。
上位制御部１のＡＲＴ１からの信号（第４図ａ参照）が
ＵＮＩＩ，２に供給されると、ＵＮＩ１，２のＱの出力
信号は夫々第４図ｂ，ｃとなり、ＡＮＤ１，２の出力信
号は夫々ｅ，ｄとなる、これがワード転送又はブロック
転送としての信号としてＣＰＵ２に供給される。
ＵＮＩＩ，２に供給されると、ＵＮＩ１，２のＱの出力
信号は夫々第４図ｂ，ｃとなり、ＡＮＤ１，２の出力信
号は夫々ｅ，ｄとなる、これがワード転送又はブロック
転送としての信号としてＣＰＵ２に供給される。
以上、のように本発明によれば、特にバアツファメモリ
を設けたことによりデータ伝送効率を向上させることが
できる。
を設けたことによりデータ伝送効率を向上させることが
できる。
第１図は本発明による計算機制御装置の概略ブロック図
、第２図、第３図は判定図路のブロック図、第４図は各
出力波形図である。 １・・・・・・上位制御部、２・・・・・・下位制御部
、３・・・・・・操作信号発生部、ＣＰＵ１，ＣＰＵ２
・・・・・・中央処理装置、ＡＲＴＩ，ＡＲＴ２，ＡＲ
Ｔ３・・・・・・非同期式データ伝送回路、１１，２３
，２５，３１・・・・・・ドライバー、１２，２４，２
６，３２・・・・・・レシーバー、１３・・・・・・制
御回路、１４・・・・・・ブアツファメモリ、１５・・
・・・・選択スイッチ、２１・・・・・・判定回路。
、第２図、第３図は判定図路のブロック図、第４図は各
出力波形図である。 １・・・・・・上位制御部、２・・・・・・下位制御部
、３・・・・・・操作信号発生部、ＣＰＵ１，ＣＰＵ２
・・・・・・中央処理装置、ＡＲＴＩ，ＡＲＴ２，ＡＲ
Ｔ３・・・・・・非同期式データ伝送回路、１１，２３
，２５，３１・・・・・・ドライバー、１２，２４，２
６，３２・・・・・・レシーバー、１３・・・・・・制
御回路、１４・・・・・・ブアツファメモリ、１５・・
・・・・選択スイッチ、２１・・・・・・判定回路。
Claims (1)
- １ 上位制御部とこれにより監視される複数の下位制御
部とこの下位制御部に複数個接続されている操作信号発
生部とを有する計算機制御装置において、上位制御部は
中央処理装置と、これに接続される非同期式データ伝送
回路と、この伝送回路に接続され下位制御部に対応して
夫々設けられているドライバー、レシーバーと、前記中
央処理装置からの信号により複数対のドライバ、レシー
バーを選択駆動する選択装置と、レシーバーからの信号
を受け非同期式データ伝送回路でワード転送かブロック
転送かを判別した結果の信号が供給される制御装置と、
この装置の出力信号により非同期式データ伝送回路から
のデータを記憶し中央処理装置に接続されているブアツ
ファメモリとを有し、下位制御部は中央処理装置と、こ
れに接続されるすくなくとも１つの非同期式データ伝送
回路と、このデータ伝送回路に接続され他端が前記上位
制御回路に接続されている一対のドライバー、レシーバ
と前記データ伝送回路に接続され他端が複数の操作信号
発生部に接続されている一対のドライバー、レシーバー
と、前記上位制御部に接続されているレシーバーを介し
供給された信号によりワード転送かブロック転送かを判
定し中央処理装置にその結果を供給する判定回路と、中
央処理装置からの信号で上位制御装置あるいは操作信号
発生部に接続されているドライバー、レシーバーを選択
する選択回路を有することな特徴とする計算機制御装置
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53077386A JPS5813928B2 (ja) | 1978-06-28 | 1978-06-28 | 計算機制御装置 |
| US06/048,071 US4254499A (en) | 1978-06-28 | 1979-06-13 | Signal transmission system in a digital controller system |
| GB7921644A GB2024483B (en) | 1978-06-28 | 1979-06-21 | Signal transmission in a digital control system |
| FR7916687A FR2430155B1 (fr) | 1978-06-28 | 1979-06-28 | Montage de transmission de signaux pour une installation de commande numerique binaire |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53077386A JPS5813928B2 (ja) | 1978-06-28 | 1978-06-28 | 計算機制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS555506A JPS555506A (en) | 1980-01-16 |
| JPS5813928B2 true JPS5813928B2 (ja) | 1983-03-16 |
Family
ID=13632443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53077386A Expired JPS5813928B2 (ja) | 1978-06-28 | 1978-06-28 | 計算機制御装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4254499A (ja) |
| JP (1) | JPS5813928B2 (ja) |
| FR (1) | FR2430155B1 (ja) |
| GB (1) | GB2024483B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4454601A (en) * | 1982-02-11 | 1984-06-12 | General Signal Corporation | Method and apparatus for communication of information and error checking |
| JPH0620200B2 (ja) * | 1982-10-08 | 1994-03-16 | 株式会社日立製作所 | データ通信方式 |
| US4710871A (en) * | 1982-11-01 | 1987-12-01 | Ncr Corporation | Data transmitting and receiving apparatus |
| JPS5990197A (ja) * | 1982-11-12 | 1984-05-24 | 富士電機株式会社 | フイ−ルド計装システム |
| US4530090A (en) * | 1983-07-29 | 1985-07-16 | International Standard Electric Corporation | Telecommunications systems with user programmable features |
| US4882669A (en) * | 1983-11-28 | 1989-11-21 | Canon Kabushiki Kaisha | Multi computer fail safe control apparatus |
| US4635195A (en) * | 1984-09-25 | 1987-01-06 | Burroughs Corporation | Power control network using reliable communications protocol |
| AT383443B (de) * | 1985-03-19 | 1987-07-10 | Elin Union Ag | Schaltungsanordnung fuer eine mikroprozessorgesteuerte fernwirkanlage |
| JP2621414B2 (ja) * | 1988-09-17 | 1997-06-18 | 株式会社日立製作所 | コードレスキーボードを有する情報処理装置 |
| US5142538A (en) * | 1990-04-19 | 1992-08-25 | Photonics Corporation | Link protocol for rs 232 communications |
| DE10084645B4 (de) * | 1999-05-31 | 2007-09-06 | Mitsubishi Denki K.K. | Datenübertragungsverfahren |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3634830A (en) * | 1969-06-13 | 1972-01-11 | Ibm | Modular computer sharing system with intercomputer communication control apparatus |
| US3843834A (en) * | 1969-10-06 | 1974-10-22 | Honeywell Inc | Bidirectional line driver-receiver circuit |
| US3699525A (en) * | 1970-11-27 | 1972-10-17 | Honeywell Inf Systems | Use of control words to change configuration and operating mode of a data communication system |
| JPS51148339A (en) * | 1975-06-16 | 1976-12-20 | Toshiba Corp | Computer control unit |
| US3995258A (en) * | 1975-06-30 | 1976-11-30 | Honeywell Information Systems, Inc. | Data processing system having a data integrity technique |
| GB1495986A (en) * | 1975-11-12 | 1977-12-21 | Cii Honeywell Bull | Computer apparatus having an interface for connecting a data-processing unit to a group of working stations |
| US4097695A (en) * | 1977-07-11 | 1978-06-27 | Grace Alan G V | Asynchronous addressable multiplex system |
-
1978
- 1978-06-28 JP JP53077386A patent/JPS5813928B2/ja not_active Expired
-
1979
- 1979-06-13 US US06/048,071 patent/US4254499A/en not_active Expired - Lifetime
- 1979-06-21 GB GB7921644A patent/GB2024483B/en not_active Expired
- 1979-06-28 FR FR7916687A patent/FR2430155B1/fr not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS555506A (en) | 1980-01-16 |
| FR2430155A1 (fr) | 1980-01-25 |
| GB2024483B (en) | 1982-06-16 |
| FR2430155B1 (fr) | 1986-02-21 |
| US4254499A (en) | 1981-03-03 |
| GB2024483A (en) | 1980-01-09 |
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