JPS6133224B2 - - Google Patents
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- Publication number
- JPS6133224B2 JPS6133224B2 JP2353680A JP2353680A JPS6133224B2 JP S6133224 B2 JPS6133224 B2 JP S6133224B2 JP 2353680 A JP2353680 A JP 2353680A JP 2353680 A JP2353680 A JP 2353680A JP S6133224 B2 JPS6133224 B2 JP S6133224B2
- Authority
- JP
- Japan
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- program
- data
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- rank value
- processor
- Prior art date
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- Expired
Links
- 230000006854 communication Effects 0.000 claims description 7
- 238000001514 detection method Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 2
- 230000007175 bidirectional communication Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
- G06F9/4818—Priority circuits therefor
Description
【発明の詳細な説明】
本発明はマルチプロセツサ構成の電子計算機に
おける割込制御を行なうデータ処理に関する。
おける割込制御を行なうデータ処理に関する。
従来、複数台のプロセツサを有するデータ処理
装置おいて、入出力割込みなどの割込み要求を低
順位プログラム実行中のプロセツサに伝送する方
式として、第１ａ図に示すように、割込制御装置
１０により低順位プログラムを実行中のプロセツ
サ１１を検出して割込み要求を伝送する方式を用
いている。
装置おいて、入出力割込みなどの割込み要求を低
順位プログラム実行中のプロセツサに伝送する方
式として、第１ａ図に示すように、割込制御装置
１０により低順位プログラムを実行中のプロセツ
サ１１を検出して割込み要求を伝送する方式を用
いている。
この方式によると、Ｎ個のプロセツサ１１〜１
Ｎの内で最も低順位のプログラムを実行している
プロセツサ１１を検出するには順位比較のために
Ｎ（Ｎ−１）／２個の比較回路（図示せず）が必
要となり、各プロセツサ１１〜１Ｎから割込み制
御装置１０に実行中のプログラム順位を伝達する
ための専用信号線が必要となる。また、１つの比
較回路により順位を順次比較すれば検出に長時間
かかつてしまう。さらに、この方式を用いると、
割込み制御装置１０が故障したときに装置全体が
動作不能となつてしまう。また、高信頼度を得る
ためには割込み制御装置１０を２重化する必要も
ある。
Ｎの内で最も低順位のプログラムを実行している
プロセツサ１１を検出するには順位比較のために
Ｎ（Ｎ−１）／２個の比較回路（図示せず）が必
要となり、各プロセツサ１１〜１Ｎから割込み制
御装置１０に実行中のプログラム順位を伝達する
ための専用信号線が必要となる。また、１つの比
較回路により順位を順次比較すれば検出に長時間
かかつてしまう。さらに、この方式を用いると、
割込み制御装置１０が故障したときに装置全体が
動作不能となつてしまう。また、高信頼度を得る
ためには割込み制御装置１０を２重化する必要も
ある。
本発明の目的は上述の欠点を除去し独立した割
込み制御装置を用いることなく低順位のプログラ
ムを実行中のプロセツサに割込みを発生させるこ
とのできるデータ処理装置を提供することにあ
る。
込み制御装置を用いることなく低順位のプログラ
ムを実行中のプロセツサに割込みを発生させるこ
とのできるデータ処理装置を提供することにあ
る。
本発明の装置は、プログラムの実行優先順位に
従いプログラムを実行し実行中のプログラム順位
よりも高順位の割込みを受け付ける複数のプログ
ラム制御装置を有するデータ処理装置において、 前記プログラム制御装置のそれぞれに、 実行中のプログラムの実行優先順位を表わすプ
ログラム順位値を保持する保持手段と、 前記実行優先順位に細分順位を付加するための
細分順位値を発生する発生手段と、 前記プログラム制御装置間で情報の送受を行う
ときに通信路を介して前記保持したプログラム順
位置と前記細分順位値とを送受した送信すべき順
位値を送受した順位値とを比較し前記順位値が最
低順位であることを検出する検出手段とを備えた
ことを特徴とする。
従いプログラムを実行し実行中のプログラム順位
よりも高順位の割込みを受け付ける複数のプログ
ラム制御装置を有するデータ処理装置において、 前記プログラム制御装置のそれぞれに、 実行中のプログラムの実行優先順位を表わすプ
ログラム順位値を保持する保持手段と、 前記実行優先順位に細分順位を付加するための
細分順位値を発生する発生手段と、 前記プログラム制御装置間で情報の送受を行う
ときに通信路を介して前記保持したプログラム順
位置と前記細分順位値とを送受した送信すべき順
位値を送受した順位値とを比較し前記順位値が最
低順位であることを検出する検出手段とを備えた
ことを特徴とする。
次に本発明について図面を参照して詳細に説明
する。
する。
第１ｂ図は本発明のデータ処理装置のブロツク
構成図を示す。割込み要求は各プロセツサ１１〜
１Ｎに直接供給される。
構成図を示す。割込み要求は各プロセツサ１１〜
１Ｎに直接供給される。
第２ａ図から第２ｃ図は優先順位の表現方法を
示す図である。以下は、優先順位は２進数値で表
わし、数値“０”を上限の順位とし数値が大きく
なるに従い低い順位を表わしている。数値を表わ
すデータは複数ビツトで構成される。第２ａ図は
プログラムの実行優先順位を表わすプログラム順
位データを示す。第１ｂ図に示す各プロセツサ１
１〜1Nはこのプログラム順位データを保持して
おりプロセツサ１１〜１Ｎ間でこのデータを比較
し合えば最も大きい値を持つプロセツサ１１、す
なわち最も低順位のプログラムを実行しているプ
ロセツサ１１を選出できる。しかしながら、２台
以上のプロセツサが同一順位のプログラムを実行
していた場合では１台のみのプロセツサを選出す
ることができない。そこで１台のプロセツサを選
出するために第２ｃ図に示すようにプログラム順
位データに細分順位データを付加したデータを用
いる。第２ｃ図に示す順位データではプログラム
順位データの最下位ビツトよりも下位のビツト位
置に細分順位データを配置してあり、同一プログ
ラム順位をさらに細分することができる。第１ｂ
図の各プロセツサにそれぞれ個有の細分データを
割当てておけば、常に一台のプロセツサを選出す
ることができる。
示す図である。以下は、優先順位は２進数値で表
わし、数値“０”を上限の順位とし数値が大きく
なるに従い低い順位を表わしている。数値を表わ
すデータは複数ビツトで構成される。第２ａ図は
プログラムの実行優先順位を表わすプログラム順
位データを示す。第１ｂ図に示す各プロセツサ１
１〜1Nはこのプログラム順位データを保持して
おりプロセツサ１１〜１Ｎ間でこのデータを比較
し合えば最も大きい値を持つプロセツサ１１、す
なわち最も低順位のプログラムを実行しているプ
ロセツサ１１を選出できる。しかしながら、２台
以上のプロセツサが同一順位のプログラムを実行
していた場合では１台のみのプロセツサを選出す
ることができない。そこで１台のプロセツサを選
出するために第２ｃ図に示すようにプログラム順
位データに細分順位データを付加したデータを用
いる。第２ｃ図に示す順位データではプログラム
順位データの最下位ビツトよりも下位のビツト位
置に細分順位データを配置してあり、同一プログ
ラム順位をさらに細分することができる。第１ｂ
図の各プロセツサにそれぞれ個有の細分データを
割当てておけば、常に一台のプロセツサを選出す
ることができる。
第３図は第１ｂ図の各プロセツサの詳細な構成
を示す。第３図において、参照数字１はレジスタ
でありプログラム順位データを保持する。参照数
字２は細分順位データを発生する回路であり、こ
のようなデータを発生させる簡便な方法としては
スイツチを用いた回路がある。レジスタ１と回路
２とからのデータは第２ｃ図に示す配置となるよ
うにしてプロセツサ選択回路３に供給される。通
信路１０１は全プロセツサにおける該回路３を接
続する手段であり、双方向性の通信路１０１であ
る。一台のプロセツサのプロセツサ選択回路３か
ら送出されたデータは通信路１０１を介して他の
プロセツサ全てに伝送される。前記プロセツサ選
択回路３はレジスタ１および発生回路２から供給
される第２ｃ図に示すデータを通信路１０１を介
して他プロセツサに送信し、他プロセツサからの
データを受信して、送信すべきデータと受信デー
タとを比較することで自プロセツサが他プロセツ
サよりも低順位にあることを検出する回路であ
る。
を示す。第３図において、参照数字１はレジスタ
でありプログラム順位データを保持する。参照数
字２は細分順位データを発生する回路であり、こ
のようなデータを発生させる簡便な方法としては
スイツチを用いた回路がある。レジスタ１と回路
２とからのデータは第２ｃ図に示す配置となるよ
うにしてプロセツサ選択回路３に供給される。通
信路１０１は全プロセツサにおける該回路３を接
続する手段であり、双方向性の通信路１０１であ
る。一台のプロセツサのプロセツサ選択回路３か
ら送出されたデータは通信路１０１を介して他の
プロセツサ全てに伝送される。前記プロセツサ選
択回路３はレジスタ１および発生回路２から供給
される第２ｃ図に示すデータを通信路１０１を介
して他プロセツサに送信し、他プロセツサからの
データを受信して、送信すべきデータと受信デー
タとを比較することで自プロセツサが他プロセツ
サよりも低順位にあることを検出する回路であ
る。
第４図は前記プロセツサ選択回路３の詳細な構
成を示す図である。第４図において、信号線３０
１，３０２および３０３は第３図における通信路
１０１を接続される線で信号線３１１，３１２お
よび３１３は第３図のレジスタ１と発生回路２と
から供給されるデータを伝送する線である。アン
ド回路４０の出力は第３図の信号線１０２と接続
される。駆動回路３３，３４および３５はそれぞ
れアンド回路３０，３１および３２の出力を反転
させて送出する回路で、駆動回路３３が送出デー
タの最上位ビツトに対応し駆動回路３５が最下位
ビツトに対応する。もし送出すべきデータの最上
位ビツトが論理“１”であるならば駆動回路３３
は負論理値の論理値“０”を送出し、オア回路３
６の出力は論理“１”となつて下位ビツトのデー
タ送出を可能とする。もし送出すべきデータの最
上位ビツトが論理“０”であるならば駆動回路３
３は負論理値の論理“１”を送出するが、このと
き、他プロセツサの駆動回路３３が負論理値の論
理“０”を送出しておれば信号線３０１上のデー
タは負論理値の論理“０”となりオア回路３６の
出力が論理“０”となつて下位ビツトのデータの
送出が禁止される。このような動作を各々のデー
タビツトについて行うことで、全プロセツサの送
出すべきデータのうち最大値のデータが信号線３
０１，３０２および３０３に送出される。このと
き最大値のデータを送出しているプロセツサのみ
のオア回路３６，３７および３８の出力が全て論
理“１”となり、アンド回路４０の出力が論理
“１”となる。アンド回路４０の出力が論理
“１”となるのはたゞ一台のプロセツサにおいて
のみであり、アンド回路４０の出力が論理“１”
であることは前記プロセツサの選出がなされたこ
とを意味するので当該プロセツサは割込要求に対
して応答を行う。すなわち、アンド回路４０の出
力が論理“１”となつたとき、第３図の信号線１
０２の信号によりアンド回路６は比較回路５の出
力を信号線１０３に送出する。比較回路５はレジ
スタ１から供給されるデータ、すなわち、プログ
ラム順位データと通信路１０４を介して与えられ
た割込み順位データとを比較し、割込順位データ
がプログラム順位データ小さいとき、すなわち、
割込順位がプログラム順位よりも高順位であると
き出力“１”をアンド回路６に送出する。アンド
回路６の出力は割込み動作の開始を示すものであ
る。なお、第４図においては、順位データが３ビ
ツトで構成される例を示しているが、ビツト数の
増加は容易に行える。
成を示す図である。第４図において、信号線３０
１，３０２および３０３は第３図における通信路
１０１を接続される線で信号線３１１，３１２お
よび３１３は第３図のレジスタ１と発生回路２と
から供給されるデータを伝送する線である。アン
ド回路４０の出力は第３図の信号線１０２と接続
される。駆動回路３３，３４および３５はそれぞ
れアンド回路３０，３１および３２の出力を反転
させて送出する回路で、駆動回路３３が送出デー
タの最上位ビツトに対応し駆動回路３５が最下位
ビツトに対応する。もし送出すべきデータの最上
位ビツトが論理“１”であるならば駆動回路３３
は負論理値の論理値“０”を送出し、オア回路３
６の出力は論理“１”となつて下位ビツトのデー
タ送出を可能とする。もし送出すべきデータの最
上位ビツトが論理“０”であるならば駆動回路３
３は負論理値の論理“１”を送出するが、このと
き、他プロセツサの駆動回路３３が負論理値の論
理“０”を送出しておれば信号線３０１上のデー
タは負論理値の論理“０”となりオア回路３６の
出力が論理“０”となつて下位ビツトのデータの
送出が禁止される。このような動作を各々のデー
タビツトについて行うことで、全プロセツサの送
出すべきデータのうち最大値のデータが信号線３
０１，３０２および３０３に送出される。このと
き最大値のデータを送出しているプロセツサのみ
のオア回路３６，３７および３８の出力が全て論
理“１”となり、アンド回路４０の出力が論理
“１”となる。アンド回路４０の出力が論理
“１”となるのはたゞ一台のプロセツサにおいて
のみであり、アンド回路４０の出力が論理“１”
であることは前記プロセツサの選出がなされたこ
とを意味するので当該プロセツサは割込要求に対
して応答を行う。すなわち、アンド回路４０の出
力が論理“１”となつたとき、第３図の信号線１
０２の信号によりアンド回路６は比較回路５の出
力を信号線１０３に送出する。比較回路５はレジ
スタ１から供給されるデータ、すなわち、プログ
ラム順位データと通信路１０４を介して与えられ
た割込み順位データとを比較し、割込順位データ
がプログラム順位データ小さいとき、すなわち、
割込順位がプログラム順位よりも高順位であると
き出力“１”をアンド回路６に送出する。アンド
回路６の出力は割込み動作の開始を示すものであ
る。なお、第４図においては、順位データが３ビ
ツトで構成される例を示しているが、ビツト数の
増加は容易に行える。
本発明には、プログラム順位と細分順位とを組
合せた順位をプロセツサ相互間で比較することに
より専用の割込み制御装置を用いるとなく低順位
のプログラムを実行中のたゞ一つのプロセツサが
割込み要求に応答できるという効果がある。
合せた順位をプロセツサ相互間で比較することに
より専用の割込み制御装置を用いるとなく低順位
のプログラムを実行中のたゞ一つのプロセツサが
割込み要求に応答できるという効果がある。
第１ａ図は専用の割込み制御装置を用いた従来
のデータ処理装置を示す図、第１ｂ図は本発明の
データ処理装置を示す図、第２ａ図から第２ｃ図
は優先順位の決定方法を示す図、第３図および第
４図は本発明の一実施例を示す図である。 第３図および第４図において、１……レジス
タ、２……細分順位データ発生回路、３……プロ
セツサ選択回路、５……比較器、６，３０，３
１，３２，４０……アンド回路、３３，３４およ
び３５……駆動回路、３６，３７および３８……
オア回路。
のデータ処理装置を示す図、第１ｂ図は本発明の
データ処理装置を示す図、第２ａ図から第２ｃ図
は優先順位の決定方法を示す図、第３図および第
４図は本発明の一実施例を示す図である。 第３図および第４図において、１……レジス
タ、２……細分順位データ発生回路、３……プロ
セツサ選択回路、５……比較器、６，３０，３
１，３２，４０……アンド回路、３３，３４およ
び３５……駆動回路、３６，３７および３８……
オア回路。
Claims (1)
- 【特許請求の範囲】 １ プログラムの実行優先順位に従いプログラム
を実行し実行中のプログラム順位よりも高順位の
割込みを受け付ける複数のプログラム制御装置を
有するデータ処理装置において、 前記プログラム制御装置のそれぞれに、 実行中のプログラムの実行優先順位を表わすプ
ログラム順位値を保持する保持手段と、 前記実行優先順位に細分順位を付加するための
細分順位値を発生する発生手段と、 前記プログラム制御装置間で情報の送受を行う
ときに通信路を介して前記保持したプログラム順
位値と前記細分順位値とを送受し送信すべき順位
値と受信した順位値とを比較し前記順位値が最低
順位であることを検出する検出手段とを備えたこ
とを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2353680A JPS56121167A (en) | 1980-02-27 | 1980-02-27 | Data processing equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2353680A JPS56121167A (en) | 1980-02-27 | 1980-02-27 | Data processing equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56121167A JPS56121167A (en) | 1981-09-22 |
| JPS6133224B2 true JPS6133224B2 (ja) | 1986-08-01 |
Family
ID=12113176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2353680A Granted JPS56121167A (en) | 1980-02-27 | 1980-02-27 | Data processing equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56121167A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63119082A (ja) * | 1986-11-07 | 1988-05-23 | Michihiko Saeki | カ−ド状記録媒体 |
| JPH0194547A (ja) * | 1987-10-01 | 1989-04-13 | Polaroid Corp | 光学式情報記憶カード |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59177656A (ja) * | 1983-03-29 | 1984-10-08 | Nec Corp | プログラム切替制御装置 |
-
1980
- 1980-02-27 JP JP2353680A patent/JPS56121167A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63119082A (ja) * | 1986-11-07 | 1988-05-23 | Michihiko Saeki | カ−ド状記録媒体 |
| JPH0194547A (ja) * | 1987-10-01 | 1989-04-13 | Polaroid Corp | 光学式情報記憶カード |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56121167A (en) | 1981-09-22 |
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