SU1176340A1 - Устройство дл ввода-вывода информации - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ВВОДАЫЯВОДА ИНФОРМАЦИИ, содержащее перэый и второй блоки усилени , коммутатор, регистр, блок регистров, первый и второй блоки прерьшаний, дешифратор, блок управлени , селектор и- блок обмена, входы-вЬкоды группы первого и второго блоков усилени   вл ютс  соответственно входами-выходами первой и второй групп устройства, первые вход и выход первого блока усилени  соединены соответственно с первыми выходом и входом первого блока пре (шваний, вторые вход и выход первого блока усилени  соединены с первым выходом и первым входом блока обмена , .второй выход которого соединен с первым входом коммутатора, второй вход которого соединен с первым вьЬсодом второго блока усилени  второй выход которого соединен с вторым входом второго блока прерываний-и первым входом блока регистров, первый выход которого соединен с перт вым входом второго блока прерываний , первый выход которого соединен с четвертым входом коммутатора, третий вход которого соединен с вторым выходом блока регистров, второй вход которого соединен с выходом дешифратора и первым входом второго блока усилени , первый выход селектора соединен с вторым входом блока обмена , отл.и чающеес  тем, что, с целью повьш1ени  быстродействи  устройства, в него введен блок посто нной пам ти, выход которого  вл етс  первым выходом устройства, третьи входы блока посто нной пам ти и первого блока прерываний  вл ютс  первым входом устройства, второй выход второго блока прерываний соединен с вторым входом блока посто нной пам ти, первый вход которого соединен с вторым выходом первого блока прерываний, второй вход которого сое (Л динен с шестым входом коммутатора, первым входом блока управлени  и  вл етс  вторым входом устройства, третий выход первого блока усилени  соединен с п тым входом коммутатора, выход которого соединен с входом регистра, выход которого  вл етс  вторым выходом устройства, седьмой вход коммутатора соединен с вторым 00 выходом блока управлени , третий 4 выход которого соединен с третьим входом блока регистров, четвертый вход которого  вл етс  третьим входом устройства, п тый вход блока регистров соединен с вторым входом дешифратора, входом селектора, третьими входами блока управлени  и первого блока усилени  и  вл етс  четвертым входом устройства, второй выход селектора соединен с п тым входом блока управлени , четвертый выход которого соединен с первым входом селектора, третий вход блока

Description

обмена соединен с четвертым входом блака управлени .и  вл етс  п тым входом устройства, четвертый вход первого блока усилени , второй вход блока управлени  и третий вход второго блока усилени  соединены с четвертым входом блока регистров,вто рой вход второго блока усилени  соединен с первым выходом блока управлени .

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  систем ввода-вывода периферийных процессо ров, ЭВМ и управл ющих вычислитель ных комплексов на их базе,,использующих интерфейс.Обща  шина и со держащих периферийные устройства (ПУ) интерфейса с радиальными св  з ми дл  сигналов выборки и призна ков готовности. Цель изобретени  - повышение быстродействи  устройства. На чертеже представлено устройс дл  ввода информации. Устройство содержит дешифратор 1, блок 2 обмена, первый блок 3 прерываний, первый и второй блоки4 и 5 усилени , регистр 6, коммута тор 7, селектор 8, блок 9 управлени , блок 10 регистров, второй бло 1 1 прерываний, блок 12 посто нной пам ти, первый вход 13, первую и в рую группы 14 и I5 входов-выходов первый выход 16, второй, третий, четвертый и п тый входы 17-20, вто рой выход 2. Устройство дл  управлени  вводом-выводом работает следующим образом. Устройство осуществл ет обмен данными между процессором и ПУ, подключенными к первому или второму интерфейсу в режиме опроса готовности и в режиме .грерьшаний. Первый интерфейс представл ет собой унифицированную систему магистральных -св зей между процессором , оперативной пам тью и ПУ. Второй интерфейс представл ет собой унифицированную систему магистральных шин данных и управл ющих сигналов ,. - также радиальных шин сигналов и готовности, Kгiждoмy ПУ подключенному ко второму интер{«йсу , соответствуют два адреса на зходной адресной шине 19: адрес регистра команд и состо ний и адрес регистра данных. В зависимо сти от адреса, поступающего по адресной шине на четвертый вход устройства 19 и на селектор 8, последний разрешает работу блока 2 обмена, управл ющего обменом информацией по первому интерфейсу, либо блока 9 выдачи управл ющих сигналов, управл ющего обменом информацией со второй группой ПУ. В режиме опроса готовности первой группы ПУ устройство работает следующим образом. Перед обменом информацией с ПУ осуществл етс  опрос готовности этого устройства путем чтени  и анализа содержимого его регистров состо ни . С этой целью процессор выдает адрес регистра состо ни  ввода или вывода устройства на вход 19 и признак операции Чтение на вход 20. Селектор 8 определ ет принадлежность адреса к диапазону адресов первого интерфейса и запускает в работу блок 2 обмена, который управл ет обменом информатдией по первому интерфейсу, обеспечива  в данном . случае чтение выбранного регистра состо ни  со входов-выходов 14 через первый блок 4 усилени , коммутатор 7, регистр 6, выход 21 на вход процессода . Если разр д готовности будет в 1, процессор переходит к выполнению операции обмена информа1щей с соответствующим устройством первого интерфейса, если же разр д готовности будет в О, процессор периодически повтор ет операцию чтени  регистра состо ний этого ПУ до получени  1 в разр де готовнос-. ти.

3

При вводе информации процессор выдает адрес регистра данных ввода . устройства на вход 19 и признак операции Чтение на вход 20. Селектор. 8 запускает блок 2 обмена, который обеспечивает чтение регистра данных ПУ со входов-выходов 14 через первый блок 4 .усилени , коммутатор 7, ре-:гистр 6, выход 21 на вход процессора .

При вьщаче информации процессор устанавливает адрес регистра данных вывода на вход 19 и признак операции Запись или Запись байта на вход 20. Селектор 8 запускает блок 2 обмена, который обеспечивает выдачу адреса с входа 19, данных с входа 18 и кода операции через первый блок 4 усилени , вход-выход 14 на вход ПУ и запись информации в адресуемый регистр данных.

В режиме прерьшаний от первой группы ПУ устройство функционирует следующим образом.

В режиме прерываний от первой группы ПУ устройство функционирует следующим образом.

В регистры состо ний первой группы ПУ, которым разрешаетс  работать в режиме прерываний, записываютс  1 в разр ды разрешени  прерываний через первый блок 4 усилени  с определенного разр да входа 18. Запросы на прерывание от ПУ первого интерфейса поступают через первый блок 4 усилени  на первый вход первого блока 3 прерываний, который выдел ет самый приоритетный запрос на прерывание , сравнивает его с приоритетом выполн ющейс  программы, поступающим на вход блока 3 с входа 13, и, если приоритет поступившего запроса вьше, при по влении разрешающего сигнала на своем втором входе выдает сигнал на прерывание в блок 12 посто нной пам ти. При нулевом значении сигнала на втором или третьем входах блока 12 последний разрешает прохождение запроса на прерывание от первой группы ПУ, формиру  на выходе 16 код 10. Получив этот код, процессор переходит к обработке прерывани  от первого интерфейса, в процессе которого принимает вектор прерывани  ПУ, поступаюций с входавыхода 14 через первый блок 4 усилени , коммутатор 7, регистр 6, выходную информационную шину 21. Передачей в

763404

процессор вектора прерывани  заканчиваетс  процедура прерывани .,Затем процессор переходит к выполнению программы обслуживани  прерывани , 5 в процессе которого осуществл ет обмен очередным символом с ПУ, как описано выше.

В режиме обмена по опросу готовности второй группы ПУ устройство раfO ботает следующим образом.

Перед обменом информацией с ПУ второго интерфейса осуществл етс  опрос готовности этого устройства с помощью команд чтени  соответствую 5 щего регистра в блоке 10 регистров. С этой целью процессор устанавливает адрес регистра команд и состо ний требуемого устройства на вход 19 и признак операции Чтение на вход

20 20. Младшие разр ды адреса с входа 19 поступают на п тый вход блока 10, определ   выбор адресуемого регистра команд и состо ний. Одновременно селектор 8 определ ет принадлежность

25 адреса диапазону адресов ПУ второго интерфейса и через свой второй выход запускает в работу блок 9 управлени , который обеспечивает чтение выбранного регистра команд и состо ний

3Q блока 10 в процессор через коммутатор 7, регистр 6 и выход 21, причем состо ние разр да, соответствующего готовности устройства, считываетс  непосредственно с радиальной шины готовности, адресуемого устройства. Если разр д готовности будет в 1, процессор переходит к выполнению операции обмена информацией с соответствующим устройством второго интер-.

фейса, если же разр д готовности будет в О, то процессор периодически повтор ет операцию чтени  этого регистра команд и состо ний до получени  1 в разр де готовности. При чтении регистров команд и состо ний никакие управл ющие сигналы во второй интерфейс не выдаютс .

При выводе информации адрес устройства, подключенного к второму

интерфейсу, поступает на селектор 8 и дешифратор свхода 19,данные- свхода 18, и признак операции записи - на четвертый вход блока 9 с входа 20, На третий вход блока 9 с входа 19

поступает младший разр д адреса в качестве признака работы с регистром данных или регистром команд и состо ний ПУ. Данные с входа 18

через второй блок 5 усилени  поступают на линии.данныхвторого интерфейса . Дешифратор 1 выдает во второй интерфейс сигнал выборки адресуемого устройства. По коду операции и сое- то нию младшего разр да адреса блок 9 формирует последовательность сигналов , которые записывают в устройство , дл  которого имеетс  сигнал выборки, данные, лоступившие от процессора , а также вьтолн ют в устройстве другие действи , предусмотренные алгоритмами второго интер|фейса и адресуемого устройства.

Ввод информации от второй группы ПУ отличаетс  от вывода информации на устройство тем, что на блок 9 с входа 20 поступает признак операции чтени , по которому блок 9 управлени  формирует с учетом состо ни  младшего разр да адреса сигналы, по .которым информаци  от устройства дл  которого имеетс  сигнал выборки , по лини м дайных через второй блок 5 усилени , коммутатор 7, ре гистр 6 и выход 21 поступает в процессор.

В режиме прерьгоаний от второй группы ПУ устройство работает следующим образом.

По командам или микрокомандам от процессора в регистры команд и состо ний, относ щиес  к ПУ, функцио нирующих в режиме прерываний, записываютс  1 в разр ды разрешени  прерываний. Выходы разр дов разрешени  прерываний с первого выхода блока 10 поступают во второй блок 11 прерываний, где разрешают выдачу сигналов готовности от соответствую щих ПУ. Из всех одновременно поступивших от ПУ сигналов готовности второй блок 11 прерываний выдел ет наиболее приоритетный сигнал с учетом наличи  разрешени  на прерывание дл  каждого из устройств второго интерфейса. Выделенный сигнал поступает в блок 12 посто нной пам ти , а также преобразуетс  в блоке 11 в вектор прерывани  данного устройства, который rtoступает с блока 1 через коммутатор 7 регистр 6, выход 21. в процессор. Пересылка вектора прерывани  ПУ второго интерфейса через коммутатор 7 осуществг л етс  под воздействием управл ющего сигнала процессора на входе 17

устройства,, который вырабатываетс  в случае, когда блок 12 посто нной пам ти разрешает прохождение запро- 5 са на прерывание от второго интерфейса , формиру  на выходе 16 код 01, в результате чего процессор пере ходит к обработке прерывани  от второго интерфейса. Передачей в процессор вектора прерывани  заканчиваетс  процедура прерывани  и процессор переходит к выполнению программы обслуживани  данного прерывани , осуществл   ввод или вывод

5 информации, аналогично случаю, рассмотренному выше дл  ПУ второго интерфейса.

Выработка управл ющих сигналов в блоке 9 дл  управлени  обменом

0 данными между процессором и второй группой ПУ может осуществл тьс  как программно с третьего входа 18 устройства, так и микропрограммно с второго входа 17 устройства. Таким

5 образом, в режиме опроса готовности и в режиме прерьгеаний при обмене данными между процессором и второй группой ПУ первый интерфейс не зан т циклами обмена с ПУ второго интерфейса, что позвол ет увеличить пропускную способность устройства и быстродействие обмена. Устройство обеспечивает возможность процессору выполн ть обмен информацией с ПУ

5 второго интерфейса аналогично обмену с ПУ, подключенными и первому интерфейсу . В том и другом случа х обмен информацией может выполн тьс  в режимах опроса готовности и прерывани .

Введение новьк элементов и св зей

позвол ет увеличить быстродействие и расширить функциональные возможности устройства. Повышение быстродействи  достигаетс  за счет сокращени  времени цикла обмена благодар  непосредственному подключению второго интерфейса к прог.ессору, а также возможности микропрограммного управлени  вводом-выводом.

Непосредственное подключение второго интерфейса к процессору позвол ет в два раза повысить максимально возможное быстродействие 5 устройства. Возможность микропрограммного управлени  вводом-вьшодом дает 10-кратное увеличение быстродействи  устройства.

Предложенное изобретение позвол ет также расширить функциональные возможности устройства за счет микропрограммной реализации управлени  вводом-выводом, позвол ющей выполн ть весь набор, функций управлени , предусмотренных алгоритмом работы. второго интерфейса, а также за счет 2f

программного изменени  приоритета запросов на прерывание ПУ одного интерфейса по отношению к другому. Кроме того обеспечиваетс  управление вводом-выводом второй группы ПУ не только в системе команд ЭВМ СМЗ, СМ4, но и в системе команд ЭВМ CMI, СМ2. 19

Claims (1)

1. УСТРОЙСТВО ДЛЯ ВВОДАВЫВОДА ИНФОРМАЦИИ, содержащее первый и второй блоки усиления, коммутатор, регистр, блок регистров, первый и второй блоки прерываний, дешифратор, блок управления, селектор и- блок обмена, входы-вЫходы группы первого и второго блоков усиления являются соответственно входами-выходами первой и второй групп устройства, первые вход и выход первого блока усиления соединены соответственно с первыми выходом и входом первого блока прерываний, вторые вход и выход первого блока усиления соединены с первым выходом и первым входом блока обмена, ·второй выход которого соединен с первым входом коммутатора, второй вход которого соединен с первым выходом второго блока усиления; второй выход которого соединен с вторым входом второго блока прерываний и первым входом блока регистров, первый выход которого соединен с перт вым входом второго блока прерываний, первый выход которого соединен с четвертым входом коммутатора, третий вход которого соединен с вторым выходом блока регистров, второй вход которого соепинен с выходом дешифратора и первым входом второго блока усиления, первый выход селектора соединен с вторым входом блока обмена, отличающееся тем, что, с целью повышения быстродействия устройства, в него введен блок постоянной памяти, выход которого является первым выходом устройства, третьи входы блока постоянной памяти и первого блока прерываний являются первым входом устройства, второй выход второго блока прерываний соединен с вторым входом блока постоянной памяти, первый вход которого соединен с вторым выходом первого блока прерываний, второй вход которого соединен с шестым входом коммутатора, первым входом блока управления и является вторым входом устройства, третий выход первого блока усиления соединен с пятым входом коммутатора, выход которого соединен с входом регистра, выход которого является вторым выходом устройства, седьмой вход коммутатора соединен с вторым выходом блока управления, третий выход которого соединен с третьим входом блока регистров, четвертый вход которого является третьим входом устройства, пятый вход блока регистров соединен с вторым входом дешифратора, входом селектора, третьими входами блока управления и первого блока усиления и является четвертым входом устройства, второй выход селектора соединен с пятым входом блока управления, четвертый выход которого соединен с первым входом селектора, третий вход блока

   SU .. .1176340 обмена соединен с четвертым входом блока управления и является пятым входом устройства, четвертый вход первого блока усиления, второй вход блока управления и третий вход вто рого блока усиления соединены с четвертым входом блока регистров,вто· рой вход второго блока усиления соединен с первым выходом блока управления.