JP2555455B2 - デジタル情報伝送装置および情報伝送バスシステム駆動方法 - Google Patents
デジタル情報伝送装置および情報伝送バスシステム駆動方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デジタル情報伝送装置とその情報伝送用バ
スシステムの駆動方法に係り、特に、デジタル情報伝送
用バスが高速に駆動された時にも、デジタル情報の伝送
を正確に実行できるデジタル情報伝送装置とその情報伝
送用バスシステムの駆動方法に関する。
スシステムの駆動方法に係り、特に、デジタル情報伝送
用バスが高速に駆動された時にも、デジタル情報の伝送
を正確に実行できるデジタル情報伝送装置とその情報伝
送用バスシステムの駆動方法に関する。
電子回路においては、様々な機能をもつデバイスが組
み込まれており、これらデバイス間でデジタル情報のや
りとりを必要とすることが非常に多い。このデジタル情
報のやりとりに通常はバスを用いている。
み込まれており、これらデバイス間でデジタル情報のや
りとりを必要とすることが非常に多い。このデジタル情
報のやりとりに通常はバスを用いている。
例えば、CPUとメモリ間でデータのリード，ライトを
データバスを通じて行う時、CPUを高速動作させると、
データセットアップタイムマージンが減少するので、デ
ータバス上の信号をできるだけ早く安定に確定させる必
要がある。
データバスを通じて行う時、CPUを高速動作させると、
データセットアップタイムマージンが減少するので、デ
ータバス上の信号をできるだけ早く安定に確定させる必
要がある。
特に、CPUリード時には、CPUライト時に比べ、データ
バス上の信号をより早く安定させなければならない。
バス上の信号をより早く安定させなければならない。
その理由について第25図と第26図とを用いて説明す
る。第25図はCPUライト時の各信号のタイミングチャー
トである。CLKはクロック信号である。CPUライトサイク
ルが開始されると、CPUからアドレス（Address OUT）と
データ（DATA OUT）とがバス上に出力される。
る。第25図はCPUライト時の各信号のタイミングチャー
トである。CLKはクロック信号である。CPUライトサイク
ルが開始されると、CPUからアドレス（Address OUT）と
データ（DATA OUT）とがバス上に出力される。
アドレス信号をもとにメモリのチップセレクト信号▲
▼（ローアクティブ）、メモリライトイネーブル信
号▲▼（ローアクティブ）が生成され、メモリシス
テムに入力される。▲▼、▲▼がアクティブに
なると、バス上のデータがメモリシステムに書き込まれ
る。CPUライト時には、ライトされるデータのセットア
ップタイムは、▲▼信号の立上りを基準に決まる。
第25図では、メモリにDATAが入力され始めてから▲
▼信号の立上りまでの時間をRtsuと示してある。
▼（ローアクティブ）、メモリライトイネーブル信
号▲▼（ローアクティブ）が生成され、メモリシス
テムに入力される。▲▼、▲▼がアクティブに
なると、バス上のデータがメモリシステムに書き込まれ
る。CPUライト時には、ライトされるデータのセットア
ップタイムは、▲▼信号の立上りを基準に決まる。
第25図では、メモリにDATAが入力され始めてから▲
▼信号の立上りまでの時間をRtsuと示してある。
一方、CPUリード時の各信号のタイムチャートを第26
図に示す。CLKはクロック信号である。
図に示す。CLKはクロック信号である。
CPUリードサイクルが開始されると、CPUからアドレス
が出力され、これをもとに▲▼信号が生成され、メ
モリシステムに入力される。▲▼信号がアクティブ
になった後、メモリのアクセスタイムWtOE後にメモリか
らデータが出力され、アウトプットイネーブル信号▲
▼（ローアクティブ）がアクティブになった後、デー
タバスにメモリからのデータが出力され、CPUに入力さ
れる。
が出力され、これをもとに▲▼信号が生成され、メ
モリシステムに入力される。▲▼信号がアクティブ
になった後、メモリのアクセスタイムWtOE後にメモリか
らデータが出力され、アウトプットイネーブル信号▲
▼（ローアクティブ）がアクティブになった後、デー
タバスにメモリからのデータが出力され、CPUに入力さ
れる。
CPUリードサイクルでは、そのサイクルの最後のCLKの
立下がりがデータのセットアップタイムの基準となる。
CPUにDATAが入力されてからこのCLKの立下がりまでの時
間を第26図にWtsuと示してある。
立下がりがデータのセットアップタイムの基準となる。
CPUにDATAが入力されてからこのCLKの立下がりまでの時
間を第26図にWtsuと示してある。
第25図のRtsuと第26図のWtsuとを見てわかるようにRt
su＞Wtsuであるから、CPUが動作を高速にしていった場
合、CPUリード時の方がCPUライト時よりも先に、データ
セットアップタイムを満たさなくなって、CPUリードエ
ラーをおこす。
su＞Wtsuであるから、CPUが動作を高速にしていった場
合、CPUリード時の方がCPUライト時よりも先に、データ
セットアップタイムを満たさなくなって、CPUリードエ
ラーをおこす。
さらに、データバス上では反射等の問題がおこるか
ら、バス上でデータが安定するまでの時間を考慮に入れ
ると、Wtsuはさらに小さくなって、必要なデータセット
アップタイムを満たすことは、さらに難しくなる。
ら、バス上でデータが安定するまでの時間を考慮に入れ
ると、Wtsuはさらに小さくなって、必要なデータセット
アップタイムを満たすことは、さらに難しくなる。
以上の理由により、CPUがメモリをリードする時に
は、CPUがメモリにライトする時よりもデータバス上の
信号を早く安定させる必要がある。
は、CPUがメモリにライトする時よりもデータバス上の
信号を早く安定させる必要がある。
上記説明においては、CLKの立下がりから立下がりま
でを１サイクルとし、▲▼、▲▼、▲▼信
号をいずれもローアクティブ信号としたが、CLK信号の
立上がりから立上がりまでを１サイクルとし、CS,WE,OE
信号のうちの少なくともひとつがハイアクティブ信号で
あっても、本説明と同様に説明できる。
でを１サイクルとし、▲▼、▲▼、▲▼信
号をいずれもローアクティブ信号としたが、CLK信号の
立上がりから立上がりまでを１サイクルとし、CS,WE,OE
信号のうちの少なくともひとつがハイアクティブ信号で
あっても、本説明と同様に説明できる。
このように、例えばCPUとメモリからなるシステムに
おいては、CPUを高速動作させた場合、データバス上の
信号をできるだけ早く安定させ、データを確定させる必
要があり、その必要性は特にCPUがリードする時に高
い。
おいては、CPUを高速動作させた場合、データバス上の
信号をできるだけ早く安定させ、データを確定させる必
要があり、その必要性は特にCPUがリードする時に高
い。
次に、CPUがメモリシステムからデータバスを通じて
データを読む場合を例にとり、バスの高速駆動時に、バ
ス上の信号をできるだけ早く安定させなければならない
状態で従来行っていた解決策を説明する。
データを読む場合を例にとり、バスの高速駆動時に、バ
ス上の信号をできるだけ早く安定させなければならない
状態で従来行っていた解決策を説明する。
第27図において、CPU126はアドレスバス、コントロー
ルバス129およびデータバス128によりメモリシステム12
7に接続されている。データバス128には抵抗R1130と抵
抗R2131とが接続されており、各抵抗の他端はそれぞれV
cc,GNDに接続されている。このシステムにおいて抵抗R1
130，R2131を接続しなければ、CPUリード時にはCPU126
の入力インピーダンスが高いため、30〜60Ω程度と低い
データバスラインの特性インピーダンスとの差が大き
く、CPUとデータバスとの接続点すなわちデータバス終
端で反射を生じ、データバスラインの信号が安定しにく
い。そこで従来は、抵抗R1130と抵抗R2131とを取り付け
て、データバスライン終端のインピーダンスを下げ、デ
ータバスライン端点におけるインピーダンスを整合させ
ていた。なお、この種の技術としては、例えば「トラン
ジスタ技術」（CQ出版社、1985年５月号）P451〜452に
記載されている。本明細書では、このような抵抗を終端
処理用抵抗という。また、この終端処理用抵抗の表記法
として、第27図に示すものを今後は第28図のように表記
することにする。
ルバス129およびデータバス128によりメモリシステム12
7に接続されている。データバス128には抵抗R1130と抵
抗R2131とが接続されており、各抵抗の他端はそれぞれV
cc,GNDに接続されている。このシステムにおいて抵抗R1
130，R2131を接続しなければ、CPUリード時にはCPU126
の入力インピーダンスが高いため、30〜60Ω程度と低い
データバスラインの特性インピーダンスとの差が大き
く、CPUとデータバスとの接続点すなわちデータバス終
端で反射を生じ、データバスラインの信号が安定しにく
い。そこで従来は、抵抗R1130と抵抗R2131とを取り付け
て、データバスライン終端のインピーダンスを下げ、デ
ータバスライン端点におけるインピーダンスを整合させ
ていた。なお、この種の技術としては、例えば「トラン
ジスタ技術」（CQ出版社、1985年５月号）P451〜452に
記載されている。本明細書では、このような抵抗を終端
処理用抵抗という。また、この終端処理用抵抗の表記法
として、第27図に示すものを今後は第28図のように表記
することにする。
ところが、このデータバスに流す信号のドライバとし
て例えばTTLバッファを用いたとすると、バッファのバ
スドライブ能力には上限があるため、抵抗の値R1，R2を
無条件に小さくできない。すなわち、抵抗の値R1，R2に
は下限値が存在することになる。バスドライバとしてTT
Lバッファを用いた場合、バスラインの終端インピーダ
ンスを200Ω程度以下にすることは難しく、データバス
ラインの特性インピーダンス30〜60Ω程度とはまだ隔り
がある。したがって、反射の影響を完全には除去でき
ず、バス上の信号を早く安定させることは困難であっ
た。
て例えばTTLバッファを用いたとすると、バッファのバ
スドライブ能力には上限があるため、抵抗の値R1，R2を
無条件に小さくできない。すなわち、抵抗の値R1，R2に
は下限値が存在することになる。バスドライバとしてTT
Lバッファを用いた場合、バスラインの終端インピーダ
ンスを200Ω程度以下にすることは難しく、データバス
ラインの特性インピーダンス30〜60Ω程度とはまだ隔り
がある。したがって、反射の影響を完全には除去でき
ず、バス上の信号を早く安定させることは困難であっ
た。
一方、TTLバッファよりもドライブ能力の大きいドラ
イバを用いた場合、それらドライバは高価であるから、
コストアップを招く。また、ドライバおよび終端処理用
抵抗における発熱が増加し、消費電力も増加して好まし
くない。
イバを用いた場合、それらドライバは高価であるから、
コストアップを招く。また、ドライバおよび終端処理用
抵抗における発熱が増加し、消費電力も増加して好まし
くない。
本発明の目的は、TTLバッファ程度のドライブ能力を
持つドライバをバスの駆動に用いた際に、バス上の信号
を従来よりも早く安定させることができ、バス上の信号
をリードする際にデータのセットアップタイム不足によ
るエラーが従来例に比べて少ないデジタル情報伝送装置
とその情報伝送用バスシステム駆動方法を提供すること
である。
持つドライバをバスの駆動に用いた際に、バス上の信号
を従来よりも早く安定させることができ、バス上の信号
をリードする際にデータのセットアップタイム不足によ
るエラーが従来例に比べて少ないデジタル情報伝送装置
とその情報伝送用バスシステム駆動方法を提供すること
である。
本発明は、上記目的を達成するために、デジタル情報
伝送用バスシステムと、その情報伝送用バスシステムに
デジタル情報を出力する機能をもつバッファを有する複
数の情報出力システムと、デジタル情報を情報伝送バス
システムから取り込む機能をもつバッファを有する情報
読み込みシステムとを備えたデジタル情報伝送装置にお
いて、前記複数のデジタル情報出力システムのうち少な
くとも２つのデジタル情報出力システムが、情報読み込
みシステムの情報読み込みと同一のバスサイクルに、情
報読み込みシステムに読み込むべき同一の情報を前記情
報伝送用バスシステムにそれぞれ出力する手段を備えた
デジタル情報伝送装置を提案するものである。
伝送用バスシステムと、その情報伝送用バスシステムに
デジタル情報を出力する機能をもつバッファを有する複
数の情報出力システムと、デジタル情報を情報伝送バス
システムから取り込む機能をもつバッファを有する情報
読み込みシステムとを備えたデジタル情報伝送装置にお
いて、前記複数のデジタル情報出力システムのうち少な
くとも２つのデジタル情報出力システムが、情報読み込
みシステムの情報読み込みと同一のバスサイクルに、情
報読み込みシステムに読み込むべき同一の情報を前記情
報伝送用バスシステムにそれぞれ出力する手段を備えた
デジタル情報伝送装置を提案するものである。
前記デジタル情報伝送用バスを構成する各信号ライン
は、それぞれループ状に構成できる。
は、それぞれループ状に構成できる。
前記デジタル情報伝送用バスを構成する各信号ライン
の数と同数の信号ラインからなるバスを設け、このバス
を構成する信号ラインの各端点と前記デジタル情報伝送
用バスを構成する各信号ラインの対応する各端点とをそ
れぞれ信号ライン１本毎に結線することも可能である。
の数と同数の信号ラインからなるバスを設け、このバス
を構成する信号ラインの各端点と前記デジタル情報伝送
用バスを構成する各信号ラインの対応する各端点とをそ
れぞれ信号ライン１本毎に結線することも可能である。
いずれの場合も、前記デジタル情報出力システムから
それぞれ出力されるデジタル情報を相互比較する比較手
段と、その比較結果を前記デジタル情報読み込みシステ
ムに通知する手段とを設けることができる。
それぞれ出力されるデジタル情報を相互比較する比較手
段と、その比較結果を前記デジタル情報読み込みシステ
ムに通知する手段とを設けることができる。
前記バスに終端処理抵抗を設けることも可能である。
本発明は、さらに、デジタル情報伝送用バスシステム
と、この情報伝送用バスシステムにデジタル情報を出力
する機能をもつバッファを有する情報出力システムと、
前記デジタル情報を前記情報伝送用バスシステムから取
り込む機能をもつバッファを有する情報読み込みシステ
ムとを備えたデジタル情報伝送装置において、前記デジ
タル情報伝送用バスを構成する各信号ラインの数と同数
の信号ラインからなるバスを設け、そのバスを構成する
信号ラインの各端点と前記デジタル情報伝送用バスを構
成する各信号ラインの対応する各端点とをそれぞれ信号
ライン１本毎に結線したデジタル情報伝送装置を提案す
るものである。
と、この情報伝送用バスシステムにデジタル情報を出力
する機能をもつバッファを有する情報出力システムと、
前記デジタル情報を前記情報伝送用バスシステムから取
り込む機能をもつバッファを有する情報読み込みシステ
ムとを備えたデジタル情報伝送装置において、前記デジ
タル情報伝送用バスを構成する各信号ラインの数と同数
の信号ラインからなるバスを設け、そのバスを構成する
信号ラインの各端点と前記デジタル情報伝送用バスを構
成する各信号ラインの対応する各端点とをそれぞれ信号
ライン１本毎に結線したデジタル情報伝送装置を提案す
るものである。
本発明は、複数のデジタル情報出力システムのバッフ
ァからデジタル情報をその情報伝送用バスシステムに出
力し、そのバスを通して、そのデジタル情報を、デジタ
ル情報入力システムのバッファに入力するデジタル情報
伝送装置の情報伝送用バスシステム駆動方法において、
前記複数のデジタル情報出力システムのうち少なくとも
２つのデジタル情報出力システムが、前記情報読み込み
システムの情報読み込みと同一のバスサイクルに、前記
情報読み込みシステムに読み込むべき同一の情報を前記
情報伝送バスシステムにそれぞれ出力する情報伝送バス
システム駆動方法を提案するものである。
ァからデジタル情報をその情報伝送用バスシステムに出
力し、そのバスを通して、そのデジタル情報を、デジタ
ル情報入力システムのバッファに入力するデジタル情報
伝送装置の情報伝送用バスシステム駆動方法において、
前記複数のデジタル情報出力システムのうち少なくとも
２つのデジタル情報出力システムが、前記情報読み込み
システムの情報読み込みと同一のバスサイクルに、前記
情報読み込みシステムに読み込むべき同一の情報を前記
情報伝送バスシステムにそれぞれ出力する情報伝送バス
システム駆動方法を提案するものである。
この場合も、前記デジタル情報出力システムからそれ
ぞれ出力されるデジタル情報を相互比較し、その比較結
果を前記デジタル情報読み込みシステムに通知する方式
を採用できる。
ぞれ出力されるデジタル情報を相互比較し、その比較結
果を前記デジタル情報読み込みシステムに通知する方式
を採用できる。
本発明では、デジタル情報読み込み機能をもつコアシ
ステムがデジタル情報を読み込むバスサイクルにおい
て、少なくとも２つの出力バッファが前記同一のデジタ
ル情報をほぼ同時にバスに出力する。出力バッファは出
力時に出力インピーダンスが低くなり、一般的なTTL出
力バッファの場合20〜30Ω程度である。一方、バスの特
性インピーダンスは30〜60Ω程度であり、バスに接続さ
れる負荷が増すと下がる傾向にある。
ステムがデジタル情報を読み込むバスサイクルにおい
て、少なくとも２つの出力バッファが前記同一のデジタ
ル情報をほぼ同時にバスに出力する。出力バッファは出
力時に出力インピーダンスが低くなり、一般的なTTL出
力バッファの場合20〜30Ω程度である。一方、バスの特
性インピーダンスは30〜60Ω程度であり、バスに接続さ
れる負荷が増すと下がる傾向にある。
したがって、複数の出力バッファがほぼ同時に同一デ
ジタル情報をバスに出力する本発明のデジタル情報伝送
装置およびその情報伝送用バスシステム駆動方法におい
ては、バス上に出力バッファの低い出力インピーダンス
に一致する点が複数できるから、出力バッファがスイッ
チングした瞬間のバスのインピーダンスを出力バッファ
の出力インピーダンスに近づけることができる。これに
より、スイッチングした瞬間のバスの各点におけるイン
ピーダンスを均質化できる。したがって、バス上の信号
の反射を従来例に比べ抑えることができる。
ジタル情報をバスに出力する本発明のデジタル情報伝送
装置およびその情報伝送用バスシステム駆動方法におい
ては、バス上に出力バッファの低い出力インピーダンス
に一致する点が複数できるから、出力バッファがスイッ
チングした瞬間のバスのインピーダンスを出力バッファ
の出力インピーダンスに近づけることができる。これに
より、スイッチングした瞬間のバスの各点におけるイン
ピーダンスを均質化できる。したがって、バス上の信号
の反射を従来例に比べ抑えることができる。
さらに、バスをリング状にした場合は、バスに端がな
いので、バス上の信号の反射をより一層抑え、バス上の
信号をさらに早く安定させることができる。反射を抑え
る効果とは別に、本発明においては、情報読み込みコア
システムが、情報出力コアシステムから情報を読み込む
時には、情報を出力するシステムの出力バッファは、す
べて、スイッチングして、データバスラインには出力イ
ンピーダンスの低いバッファが２つ以上接続された状態
となるから、出力バッファが１つだけスイッチングする
場合に比べバスドライブ能力が上がり、バスライン上の
信号の立上がりおよび立下がりに要する時間が短くな
る。
いので、バス上の信号の反射をより一層抑え、バス上の
信号をさらに早く安定させることができる。反射を抑え
る効果とは別に、本発明においては、情報読み込みコア
システムが、情報出力コアシステムから情報を読み込む
時には、情報を出力するシステムの出力バッファは、す
べて、スイッチングして、データバスラインには出力イ
ンピーダンスの低いバッファが２つ以上接続された状態
となるから、出力バッファが１つだけスイッチングする
場合に比べバスドライブ能力が上がり、バスライン上の
信号の立上がりおよび立下がりに要する時間が短くな
る。
〈第１実施例〉 第１図は本発明の第１実施例を示している。本実施例
はシステムA200とシステムB203とシステムC206とバス20
7とコントロールバス708とからなる。ここで、システム
A200はデジタル情報を出力する機能を有するコアシステ
ムA198と出力バッファ199とを含んでおり、システムB20
3はデジタル情報を出力する機能を有するコアシステムB
201と出力バッファ202を含んでおり、システムC206はデ
ジタル情報を入力する機能を有するコアシステムC205と
入力バッファ204とを含んでおり、各システムはバス207
により接続されている。ここで、コアシステムとは、必
要な情報の入力または出力の機能を有するものをいう。
コアシステムの例としてCPU、メモリシステムなどがあ
る。以後本文で用いるコアシステムとはこのような意味
である。バス207には出力バッファ199,202、入力バッフ
ァ204が接続されており、バス207と入力バッファ204の
接続点Ｃは出力バッファ199とバス207との接続点Ａと出
力バッファ202とバス207との接続点Ｂの間にある。この
システムにおいて、デジタル情報ｄは次のようにして、
第４図のタイムチャートに示すようにシステムA200,B20
3からシステムC206に送られる。
はシステムA200とシステムB203とシステムC206とバス20
7とコントロールバス708とからなる。ここで、システム
A200はデジタル情報を出力する機能を有するコアシステ
ムA198と出力バッファ199とを含んでおり、システムB20
3はデジタル情報を出力する機能を有するコアシステムB
201と出力バッファ202を含んでおり、システムC206はデ
ジタル情報を入力する機能を有するコアシステムC205と
入力バッファ204とを含んでおり、各システムはバス207
により接続されている。ここで、コアシステムとは、必
要な情報の入力または出力の機能を有するものをいう。
コアシステムの例としてCPU、メモリシステムなどがあ
る。以後本文で用いるコアシステムとはこのような意味
である。バス207には出力バッファ199,202、入力バッフ
ァ204が接続されており、バス207と入力バッファ204の
接続点Ｃは出力バッファ199とバス207との接続点Ａと出
力バッファ202とバス207との接続点Ｂの間にある。この
システムにおいて、デジタル情報ｄは次のようにして、
第４図のタイムチャートに示すようにシステムA200,B20
3からシステムC206に送られる。
システムC206がデジタル情報ｄを読み込むバスサイク
ル（第４図に示すリードサイクル）において、システム
A200,B203中の同一デジタル情報ｄの存在場所を示す信
号（第４図ではAddress信号）、およびコアシステムA19
8,B201からそれぞれ出力バッファ199,202に情報を出力
することをコントロールする信号（第４図では▲▼
OUT信号）がコントロール線708を介してシステムC206か
らシステムA200,B203に出力され、同一デジタル情報ｄ
がコアシステムA198から出力バッファ199へ（第４図に
示すコアシステムＡの出力）、コアシステムB201から出
力バッファ202へ（第４図に示すコアシステムＢの出
力）、それぞれ▲▼OUTがLOレベルになってから、t
OEA，tOEB後に出力される。次に、各出力バッファ199,2
02に入力された同一デジタル情報ｄをそれぞれバス207
上に出力することを指令する信号（第４図における▲
▼OUT信号）に従って、出力バッファ199,202から、そ
れぞれ、バスＣ上にシステムC206がデジタル情報ｄを読
み込むバスサイクルと同一バスサイクル内のほぼ同時に
同一デジタル情報ｄ（第４図（Ａ）に示す本発明の情報
伝送装置におけるバス上の信号）が出力される。
ル（第４図に示すリードサイクル）において、システム
A200,B203中の同一デジタル情報ｄの存在場所を示す信
号（第４図ではAddress信号）、およびコアシステムA19
8,B201からそれぞれ出力バッファ199,202に情報を出力
することをコントロールする信号（第４図では▲▼
OUT信号）がコントロール線708を介してシステムC206か
らシステムA200,B203に出力され、同一デジタル情報ｄ
がコアシステムA198から出力バッファ199へ（第４図に
示すコアシステムＡの出力）、コアシステムB201から出
力バッファ202へ（第４図に示すコアシステムＢの出
力）、それぞれ▲▼OUTがLOレベルになってから、t
OEA，tOEB後に出力される。次に、各出力バッファ199,2
02に入力された同一デジタル情報ｄをそれぞれバス207
上に出力することを指令する信号（第４図における▲
▼OUT信号）に従って、出力バッファ199,202から、そ
れぞれ、バスＣ上にシステムC206がデジタル情報ｄを読
み込むバスサイクルと同一バスサイクル内のほぼ同時に
同一デジタル情報ｄ（第４図（Ａ）に示す本発明の情報
伝送装置におけるバス上の信号）が出力される。
ここで、出力バッファ199,202が同一デジタル情報ｄ
を出力した時の出力インピーダンスは低く、例えば一般
的なTTL出力バッファの場合は20〜30Ω程度である。一
方、データバスラインの特性インピーダンスは30〜60Ω
程度であり、負荷が増すと下がる傾向にある。本実施例
においては、出力バッファがスイッチングした時に、そ
の低い出力インピーダンスに一致する点が２ケ所できる
から出力バッファがスイッチングした瞬間のバスライン
のインピーダンスを出力バッファの出力インピーダンス
に非常に近づけることができる。これにより、出力バッ
ファがスイッチングした瞬間のバスの各点におけるイン
ピーダンスを均質化できる。また、バスライン上のバッ
ファ199、バッファ202はシステムC206の情報読み込みサ
イクルと同じサイクルのほぼ同時刻にスイッチングする
ので、バッファ199,202とバスラインとの接続点のイン
ピーダンスを動的にマッチングさせることが可能であ
る。
を出力した時の出力インピーダンスは低く、例えば一般
的なTTL出力バッファの場合は20〜30Ω程度である。一
方、データバスラインの特性インピーダンスは30〜60Ω
程度であり、負荷が増すと下がる傾向にある。本実施例
においては、出力バッファがスイッチングした時に、そ
の低い出力インピーダンスに一致する点が２ケ所できる
から出力バッファがスイッチングした瞬間のバスライン
のインピーダンスを出力バッファの出力インピーダンス
に非常に近づけることができる。これにより、出力バッ
ファがスイッチングした瞬間のバスの各点におけるイン
ピーダンスを均質化できる。また、バスライン上のバッ
ファ199、バッファ202はシステムC206の情報読み込みサ
イクルと同じサイクルのほぼ同時刻にスイッチングする
ので、バッファ199,202とバスラインとの接続点のイン
ピーダンスを動的にマッチングさせることが可能であ
る。
その結果、本システムにおいては、バス207における
信号の反射を小さくできるので、バス上の信号が反射の
影響によって乱されるのを抑制し、従来例よりもバス上
の信号を早く安定させることができる。
信号の反射を小さくできるので、バス上の信号が反射の
影響によって乱されるのを抑制し、従来例よりもバス上
の信号を早く安定させることができる。
さらに、システムC206がメモリシステムA200,B203か
ら情報を読み込む時には、バスライン207に接続された
バッファ199,202はいずれもスイッチングして、データ
バスラインには出力インピーダンスの低いバッファが２
つ接続された状態になるから、出力バッファが１つだけ
スイッチングする場合に比べて、バスドライブ能力が上
がり、バスライン上の信号の立上がりおよび立下がりに
要する時間が短くなる。
ら情報を読み込む時には、バスライン207に接続された
バッファ199,202はいずれもスイッチングして、データ
バスラインには出力インピーダンスの低いバッファが２
つ接続された状態になるから、出力バッファが１つだけ
スイッチングする場合に比べて、バスドライブ能力が上
がり、バスライン上の信号の立上がりおよび立下がりに
要する時間が短くなる。
以上の効果によって、本実施例の情報伝送装置および
その方法においては、システムC206の情報読み込み時
に、システムA200,システムB203からバス207に出力され
た情報信号がバス207上で安定するまでに要する時間
（第４図（Ａ）に示すts）を従来例（第４図（Ｂ）に示
すTs）に比べて短縮できる。
その方法においては、システムC206の情報読み込み時
に、システムA200,システムB203からバス207に出力され
た情報信号がバス207上で安定するまでに要する時間
（第４図（Ａ）に示すts）を従来例（第４図（Ｂ）に示
すTs）に比べて短縮できる。
したがって、バス207上でデジタル情報ｄの信号が安
定してからシステムC206がバス上のデジタル情報ｄを読
み込むリードサイクルの終了するまでの時間（第４図
（Ａ）に示すtsu）を従来例（第４図（Ｂ）に示すTsu）
比べて、長くできる。
定してからシステムC206がバス上のデジタル情報ｄを読
み込むリードサイクルの終了するまでの時間（第４図
（Ａ）に示すtsu）を従来例（第４図（Ｂ）に示すTsu）
比べて、長くできる。
システムC206が必要とする情報信号が情報読み込み時
に、バス207のインダクタンス，キャパシタンス，反射
等によってバス207上で不安定になり、システムC206が
必要とするセットアップタイムを満足しないことに起因
するリードエラーを、上記理由により、本実施例におい
ては、従来例に比べて大幅に低減できる。
に、バス207のインダクタンス，キャパシタンス，反射
等によってバス207上で不安定になり、システムC206が
必要とするセットアップタイムを満足しないことに起因
するリードエラーを、上記理由により、本実施例におい
ては、従来例に比べて大幅に低減できる。
さらに、本実施例では、バッファ199,202に出力バッ
ファ，バッファ204に入力バッファを用いたが、これら
のバッファは、少なくともシステムC206がシステムA20
0,システムB203から情報を読み込む期間、図に示す方向
に情報を送るバッファであればよく、その他の期間は他
の向きにも情報を送る双方向バッファであってもよい。
ファ，バッファ204に入力バッファを用いたが、これら
のバッファは、少なくともシステムC206がシステムA20
0,システムB203から情報を読み込む期間、図に示す方向
に情報を送るバッファであればよく、その他の期間は他
の向きにも情報を送る双方向バッファであってもよい。
本実施例のシステムは出力バッファがスイッチングし
た瞬間のバスのインピーダンスを出力バッファの出力イ
ンピーダンスに近づけ、出力バッファがスイッチングし
た瞬間のバスの各点におけるインピーダンスを均質化で
きるので、第19図の例に示すように、抵抗R1309〜R4312
を用いて終端処理を行うに際し、抵抗R1309〜R4312の値
を従来例に比べて大きくとっても、満足できるバス安定
効果が得られる。その場合、終端処理用抵抗における発
熱を従来例より少なくできる効果がある。
た瞬間のバスのインピーダンスを出力バッファの出力イ
ンピーダンスに近づけ、出力バッファがスイッチングし
た瞬間のバスの各点におけるインピーダンスを均質化で
きるので、第19図の例に示すように、抵抗R1309〜R4312
を用いて終端処理を行うに際し、抵抗R1309〜R4312の値
を従来例に比べて大きくとっても、満足できるバス安定
効果が得られる。その場合、終端処理用抵抗における発
熱を従来例より少なくできる効果がある。
さらに、第19図のシステムのバスを延長し、その延長
部分に終端処理用抵抗を接続した例を第20図に示す。こ
の例においては、システムC206がシステムA200,B203か
ら情報をリードする際に、バス上の信号を第19図に示す
システムの場合程度に早く安定させるには、終端処理用
抵抗R5313〜R8316の値を第19図に示す終端処理用抵抗R1
309〜R4312よりも小さくする必要がある。第19,20図に
示すシステムにおいては、バスを２つのバッファで駆動
するため、バスドライブ能力が大きい。したがって、第
20図の終端処理用抵抗R5313〜R8316の値をR1309〜R4312
の値より小さくすることは可能である。すなわち、第20
図に示すシステムにおいても、システムC206がメモリシ
ステムA200,B203からのデジタル情報をリードする場
合、バス上の信号を早く安定させる効果が得られる。
部分に終端処理用抵抗を接続した例を第20図に示す。こ
の例においては、システムC206がシステムA200,B203か
ら情報をリードする際に、バス上の信号を第19図に示す
システムの場合程度に早く安定させるには、終端処理用
抵抗R5313〜R8316の値を第19図に示す終端処理用抵抗R1
309〜R4312よりも小さくする必要がある。第19,20図に
示すシステムにおいては、バスを２つのバッファで駆動
するため、バスドライブ能力が大きい。したがって、第
20図の終端処理用抵抗R5313〜R8316の値をR1309〜R4312
の値より小さくすることは可能である。すなわち、第20
図に示すシステムにおいても、システムC206がメモリシ
ステムA200,B203からのデジタル情報をリードする場
合、バス上の信号を早く安定させる効果が得られる。
本実施例に示したように、デジタル情報読み込みシス
テムがデジタル情報を読み込むバスサイクルと同じバス
サイクル内のほぼ同時刻に複数のデジタル情報出力シス
テムの出力バッファから、それぞれ、この情報読み込み
システムが読み込むデジタル情報と同じデジタル情報を
バスに出力し、このデジタル情報がバス上で早く安定す
るようにする方式を以後、バランスドライブ方式と呼
ぶ。
テムがデジタル情報を読み込むバスサイクルと同じバス
サイクル内のほぼ同時刻に複数のデジタル情報出力シス
テムの出力バッファから、それぞれ、この情報読み込み
システムが読み込むデジタル情報と同じデジタル情報を
バスに出力し、このデジタル情報がバス上で早く安定す
るようにする方式を以後、バランスドライブ方式と呼
ぶ。
次の第２実施例は、第１実施例のアプリケーション例
である。
である。
〈第２実施例〉 第２図は本発明の第２実施例を示している。第２図に
示すシステムは、CPU13とメモリシステムA14とメモリシ
ステムB15とアドレスバス16、コントロールバス604とバ
ッファ600〜603,700,721〜724データバスとからなる。C
PU13のアドレス信号線はバッファ602を介してアドレス
バス16に接続され、メモリシステムA14とメモリシステ
ムB15のアドレス信号線は、それぞれバッファ722,723を
介してアドレスバス16に接続されている。CPU13のコン
トロール信号線は、バッファ603を介してコントロール
バス604に接続され、メモリシステムA14とメモリシステ
ムB15のコントロール信号線は、それぞれバッファ721,7
24を介して、このコントロールバス604に接続されてい
る。メモリシステムA14,B15のデータ信号線は、各バッ
ファ600,601を介してデータバス17に接続されており、
バッファ600とデータバス17の接続点とバッファ601とデ
ータバス17の接続点との間のデータバス17にCPU13がバ
ッファ700を介して接続されている。このうち、バッフ
ァ602,603は省略してシステムを構成することもでき
る。また、バッファ600,721,722と601,723,724と700,60
2,603とは、それぞれメモリシステムA14、メモリシステ
ムB15、CPU13の中にもたせてもよい。
示すシステムは、CPU13とメモリシステムA14とメモリシ
ステムB15とアドレスバス16、コントロールバス604とバ
ッファ600〜603,700,721〜724データバスとからなる。C
PU13のアドレス信号線はバッファ602を介してアドレス
バス16に接続され、メモリシステムA14とメモリシステ
ムB15のアドレス信号線は、それぞれバッファ722,723を
介してアドレスバス16に接続されている。CPU13のコン
トロール信号線は、バッファ603を介してコントロール
バス604に接続され、メモリシステムA14とメモリシステ
ムB15のコントロール信号線は、それぞれバッファ721,7
24を介して、このコントロールバス604に接続されてい
る。メモリシステムA14,B15のデータ信号線は、各バッ
ファ600,601を介してデータバス17に接続されており、
バッファ600とデータバス17の接続点とバッファ601とデ
ータバス17の接続点との間のデータバス17にCPU13がバ
ッファ700を介して接続されている。このうち、バッフ
ァ602,603は省略してシステムを構成することもでき
る。また、バッファ600,721,722と601,723,724と700,60
2,603とは、それぞれメモリシステムA14、メモリシステ
ムB15、CPU13の中にもたせてもよい。
本実施例は第１実施例において、コアシステムA200に
メモリシステムA14、コアシステムB201にメモリシステ
ムB15、コアシステムC205にCPU13、バス207にデータバ
ス17、コントロールバス708にコントロールバス604、ア
ドレスバス16を選んだものである。
メモリシステムA14、コアシステムB201にメモリシステ
ムB15、コアシステムC205にCPU13、バス207にデータバ
ス17、コントロールバス708にコントロールバス604、ア
ドレスバス16を選んだものである。
この第２実施例において、CPU13はメモリシステムA1
4,B15から次のようにしてデータの読出しを行う。第２
実施例においては、メモリシステムA14,B15とも同一の
アドレスバス16および同一のコントロールバス604に接
続されているから、CPU13がメモリシステムA14,B15にデ
ジタルデータｄをライトするアドレスは、第３図に示す
ように、メモリシステムA14においてもメモリシステムB
15においても同じアドレスａである。したがって、CPU1
3がデータｄを読出すに際しては、CPU13はアドレスａを
アドレスバス16に出力し、メモリシステムA14,B15を選
択するために必要なコントロール信号をコントロールバ
ス604に出力する。
4,B15から次のようにしてデータの読出しを行う。第２
実施例においては、メモリシステムA14,B15とも同一の
アドレスバス16および同一のコントロールバス604に接
続されているから、CPU13がメモリシステムA14,B15にデ
ジタルデータｄをライトするアドレスは、第３図に示す
ように、メモリシステムA14においてもメモリシステムB
15においても同じアドレスａである。したがって、CPU1
3がデータｄを読出すに際しては、CPU13はアドレスａを
アドレスバス16に出力し、メモリシステムA14,B15を選
択するために必要なコントロール信号をコントロールバ
ス604に出力する。
これにより、データｄがメモリシステムA14とメモリ
システムB15からそれぞれバッファ600,601に出力され
る。そして、CPU13からの指令に基き、バッファ600,601
から同一データｄがCPU13がデータｄを読み込むバスサ
イクルと同一のバスサイクル内のほぼ同時刻にデータバ
ス17に出力される。
システムB15からそれぞれバッファ600,601に出力され
る。そして、CPU13からの指令に基き、バッファ600,601
から同一データｄがCPU13がデータｄを読み込むバスサ
イクルと同一のバスサイクル内のほぼ同時刻にデータバ
ス17に出力される。
従って、第１実施例と同様の理由により、バッファ60
0,601がスイッチングした瞬間のバスの各点におけるイ
ンピーダンスを均質化でき、データバス17上の信号の反
射を従来例に比べ抑えることができる上に、第１実施例
と同様の理由によりバスライン上の信号の立上りおよび
立下りに要する時間が短くなる。
0,601がスイッチングした瞬間のバスの各点におけるイ
ンピーダンスを均質化でき、データバス17上の信号の反
射を従来例に比べ抑えることができる上に、第１実施例
と同様の理由によりバスライン上の信号の立上りおよび
立下りに要する時間が短くなる。
以上の効果によって、本実施例においては、CPU13の
リード時にデータバス17上にメモリシステムA14,B15か
らデジタルデータが出始めてから、そのデータ信号が安
定するまでに要する時間を従来例に比べ短くできる。
リード時にデータバス17上にメモリシステムA14,B15か
らデジタルデータが出始めてから、そのデータ信号が安
定するまでに要する時間を従来例に比べ短くできる。
CPU13が必要とするデジタルデータが、CPU13の情報読
み込み時にバスのインダクタンス，キャパシタンス，反
射等によってバス上で不安定になり、CPU13が必要とす
るセットアップタイムを満足しないことに起因するリー
ドエラーを、上記理由により、本実施例においては、従
来例に比べ大幅に低減できる。
み込み時にバスのインダクタンス，キャパシタンス，反
射等によってバス上で不安定になり、CPU13が必要とす
るセットアップタイムを満足しないことに起因するリー
ドエラーを、上記理由により、本実施例においては、従
来例に比べ大幅に低減できる。
本実施例では、バスからデータを読み込む装置がCPU
である場合について述べたが、これがプロセッサまたは
そのシステムであってもよく、また、バスからデータを
読み込む装置であれば上記以外の装置，例えばI/Oコン
トローラ等の装置であっても、本発明を適用できる。そ
のような場合も、本実施例と同様にシステムを構成すれ
ば、本実施例と同様の効果が得られる。
である場合について述べたが、これがプロセッサまたは
そのシステムであってもよく、また、バスからデータを
読み込む装置であれば上記以外の装置，例えばI/Oコン
トローラ等の装置であっても、本発明を適用できる。そ
のような場合も、本実施例と同様にシステムを構成すれ
ば、本実施例と同様の効果が得られる。
また、バスに信号を出力する装置として本実施例で
は、データバスに出力するメモリシステムを例とした
が、バスに信号を出すシステムであれば、バスがデータ
バス以外であってもよいし、出力装置がメモリシステム
以外の装置であってもよい。
は、データバスに出力するメモリシステムを例とした
が、バスに信号を出すシステムであれば、バスがデータ
バス以外であってもよいし、出力装置がメモリシステム
以外の装置であってもよい。
本実施例のシステムは、バッファ600,601がスイッチ
ングした瞬間のバスのインピーダンスを出力バッファの
出力インピーダンスに近づけることができる。これによ
り、バッファ600,601がスイッチングした瞬間のデータ
バス17の各点におけるインピーダンスを均質化できるの
で、第23図の例に示すように、抵抗R1301〜R4304を用い
て終端処理を行うに際し、抵抗R1301〜R4304の値を従来
例に比べて大きくとっても、満足できるバス安定効果が
得られる。その場合、終端処理用抵抗における発熱が従
来例より少なくできる効果がある。
ングした瞬間のバスのインピーダンスを出力バッファの
出力インピーダンスに近づけることができる。これによ
り、バッファ600,601がスイッチングした瞬間のデータ
バス17の各点におけるインピーダンスを均質化できるの
で、第23図の例に示すように、抵抗R1301〜R4304を用い
て終端処理を行うに際し、抵抗R1301〜R4304の値を従来
例に比べて大きくとっても、満足できるバス安定効果が
得られる。その場合、終端処理用抵抗における発熱が従
来例より少なくできる効果がある。
さらに、第23図のシステムのデータバスを延長し、そ
の延長部分に終端処理用抵抗を接続した例を第24図に示
す。この例においては、CPU511がメモリシステムA512,B
513からデータをリードする際に、データバス上の信号
を第23図に示すシステムの場合程度に早く安定させるに
は、終端処理用抵抗R5305〜R8308の値を上記終端処理用
抵抗R1301〜R4304よりも小さくする必要がある。第23,2
4図に示すシステムにおいては、バスをCPUの両側からそ
れぞれ１つずつ合計２つのバッファで駆動するため、バ
スドライブ能力が大きい。したがって、第24図の終端処
理用抵抗R5305〜R8308の値をR1301〜R4304の値よりも小
さくすることは可能である。すなわち、第24図に示すシ
ステムにおいても、CPU511がメモリシステムA512,B513
からのデータをリードする場合、データバス上の信号を
早く安定させる効果が得られる。
の延長部分に終端処理用抵抗を接続した例を第24図に示
す。この例においては、CPU511がメモリシステムA512,B
513からデータをリードする際に、データバス上の信号
を第23図に示すシステムの場合程度に早く安定させるに
は、終端処理用抵抗R5305〜R8308の値を上記終端処理用
抵抗R1301〜R4304よりも小さくする必要がある。第23,2
4図に示すシステムにおいては、バスをCPUの両側からそ
れぞれ１つずつ合計２つのバッファで駆動するため、バ
スドライブ能力が大きい。したがって、第24図の終端処
理用抵抗R5305〜R8308の値をR1301〜R4304の値よりも小
さくすることは可能である。すなわち、第24図に示すシ
ステムにおいても、CPU511がメモリシステムA512,B513
からのデータをリードする場合、データバス上の信号を
早く安定させる効果が得られる。
上記第23図または第24図の例の終端処理の方法は、後
述の各実施例に応用可能であり、後述の各実施例におい
ても本第２実施例と同様の効果が得られる。
述の各実施例に応用可能であり、後述の各実施例におい
ても本第２実施例と同様の効果が得られる。
〈第３実施例〉 第５図は本発明の第３実施例を示している。
第３実施例は第２図に示す第２実施例のシステムに次の
装置を付加したシステムである。
装置を付加したシステムである。
すなわち、データバスA94はバッファ88,バス96を介し
て比較器91に接続されており、データバスB95はバッフ
ァ90,バス97を介して比較器91に接続されている。さら
に、比較器91は信号線501を介してCPU84に接続されてい
る。
て比較器91に接続されており、データバスB95はバッフ
ァ90,バス97を介して比較器91に接続されている。さら
に、比較器91は信号線501を介してCPU84に接続されてい
る。
本システムのCPU84の読出し動作は第１実施例同様で
あり、第１実施例と同様の効果がある。
あり、第１実施例と同様の効果がある。
さらに、本実施例のシステムにおいては、データバス
A94に出力されたメモリシステムA85からのデジタルデー
タの全ビットがバッファ88とバス96とを介して比較器91
に送られ、データバスB95に出力されたメモリシステムB
86からのデジタルデータの全ビットもバッファ90とバス
97とを介して比較器91に送られる。
A94に出力されたメモリシステムA85からのデジタルデー
タの全ビットがバッファ88とバス96とを介して比較器91
に送られ、データバスB95に出力されたメモリシステムB
86からのデジタルデータの全ビットもバッファ90とバス
97とを介して比較器91に送られる。
比較器91は、バス96を介して送られてきたメモリシス
テムA85からのデータと、バス97を介して送られてきた
メモリシステムB86からのデータとを全ビット比較し、
その比較結果を信号線501を通じて、CPU84に連絡する。
結果が不一致であった場合はCPU84は、リード動作をや
り直すこともできる。このように、本実施例のシステム
においては、メモリシステムからの読み出しエラーが生
じた時に、そのまま誤ったデータを読み込むことが少な
くなり、データのセットアップタイム不足によるCPUリ
ードエラーを低減できる効果に加えて、メモリシステム
の誤動作によるCPU84のリードエラーを従来例に比べて
少なくできる効果が得られる。ここで、バッファ88,90
を省略することもできる。
テムA85からのデータと、バス97を介して送られてきた
メモリシステムB86からのデータとを全ビット比較し、
その比較結果を信号線501を通じて、CPU84に連絡する。
結果が不一致であった場合はCPU84は、リード動作をや
り直すこともできる。このように、本実施例のシステム
においては、メモリシステムからの読み出しエラーが生
じた時に、そのまま誤ったデータを読み込むことが少な
くなり、データのセットアップタイム不足によるCPUリ
ードエラーを低減できる効果に加えて、メモリシステム
の誤動作によるCPU84のリードエラーを従来例に比べて
少なくできる効果が得られる。ここで、バッファ88,90
を省略することもできる。
ここでは、バスからデジタルデータを読み込む装置が
CPUである場合について述べたが、バスからデジタルデ
ータを読み込む装置であればCPU以外の装置であっても
よく、そのような場合にも本実施例と同様にシステムを
構成すれば、本実施例と同様の効果が得られる。
CPUである場合について述べたが、バスからデジタルデ
ータを読み込む装置であればCPU以外の装置であっても
よく、そのような場合にも本実施例と同様にシステムを
構成すれば、本実施例と同様の効果が得られる。
また、バスに信号を出力する装置として、本実施例で
は、データバスに出力するメモリシステムを例とした
が、バスに信号を出すシステムであれば、バスがデータ
バス以外のバスであってもよいし、出力装置がメモリシ
ステム以外の装置であってもよい。そのような場合にも
本実施例と同様にシステムを構成すれば、本実施例と同
様の効果が得られる。
は、データバスに出力するメモリシステムを例とした
が、バスに信号を出すシステムであれば、バスがデータ
バス以外のバスであってもよいし、出力装置がメモリシ
ステム以外の装置であってもよい。そのような場合にも
本実施例と同様にシステムを構成すれば、本実施例と同
様の効果が得られる。
〈第４実施例〉 本発明の第４実施例を第６図に示す。第４実施例では
第２実施例のシステムに次の装置を付加したシステムで
ある。すなわち、データバスA509はバッファ115を介し
てパリティビットジェネレータA118に接続されており、
パリティビットジェネレータA118の出力はバス507を通
じて比較器120に入力されている。
第２実施例のシステムに次の装置を付加したシステムで
ある。すなわち、データバスA509はバッファ115を介し
てパリティビットジェネレータA118に接続されており、
パリティビットジェネレータA118の出力はバス507を通
じて比較器120に入力されている。
データバスB510はバッファ117を介してパリティビッ
トジェネレータB119に接続されており、パリティビット
ジェネレータB119の出力はバス508を通じて比較器120に
入力されている。比較器120では、バス507と508を通じ
て入力される２つのパリティビットを比較し、その比較
結果を信号線503を通じてCPU111に知らせる。
トジェネレータB119に接続されており、パリティビット
ジェネレータB119の出力はバス508を通じて比較器120に
入力されている。比較器120では、バス507と508を通じ
て入力される２つのパリティビットを比較し、その比較
結果を信号線503を通じてCPU111に知らせる。
このようなシステムにおいて、CPU111がメモリシステ
ムからデジタルデータを読出す動作は、第１実施例と同
様であり、第１実施例と同様の効果がある。さらに第３
実施例においては、比較器91でメモリシステムA85から
読み出されたデジタルデータとメモリシステムB86から
読み出されたデジタルデータを全ビット比較していたの
に対し、本実施例においては、比較器120でメモリシス
テムA112から読み出されたデータとメモリシステムB113
から読み出されたデータとを全ビット比較するのではな
く、各パリティビットジェネレータA118とパリティビッ
トジェネレータB119とで生成されたパリティビットとを
比較し、その比較結果をCPU111に知らせる。パリティビ
ットの生成法の一つとして、データ中のHigh状態にある
ビット数をパリティビットにする方法がある。パリティ
ビットによる比較はデータの全ビットを比較する第３実
施例の方法に比べれば、メモリシステムからの読み出し
エラー発見率は下がるが、メモリシステムからの読み出
しエラーの多くはデータ中の１ビットにのみ生じること
から、本方法によっても多くの読み出しエラーを発見し
その影響の波及を防止できる。
ムからデジタルデータを読出す動作は、第１実施例と同
様であり、第１実施例と同様の効果がある。さらに第３
実施例においては、比較器91でメモリシステムA85から
読み出されたデジタルデータとメモリシステムB86から
読み出されたデジタルデータを全ビット比較していたの
に対し、本実施例においては、比較器120でメモリシス
テムA112から読み出されたデータとメモリシステムB113
から読み出されたデータとを全ビット比較するのではな
く、各パリティビットジェネレータA118とパリティビッ
トジェネレータB119とで生成されたパリティビットとを
比較し、その比較結果をCPU111に知らせる。パリティビ
ットの生成法の一つとして、データ中のHigh状態にある
ビット数をパリティビットにする方法がある。パリティ
ビットによる比較はデータの全ビットを比較する第３実
施例の方法に比べれば、メモリシステムからの読み出し
エラー発見率は下がるが、メモリシステムからの読み出
しエラーの多くはデータ中の１ビットにのみ生じること
から、本方法によっても多くの読み出しエラーを発見し
その影響の波及を防止できる。
その上、本方法は第３実施例に比べ、比較器に接続さ
れているバス507,508の幅を小さくでき、これらのバス
を基板上に配線する場合には、限られた基板上のスペー
スを有効に利用できる利点がある。
れているバス507,508の幅を小さくでき、これらのバス
を基板上に配線する場合には、限られた基板上のスペー
スを有効に利用できる利点がある。
ここでは、バスからデジタルデータを読み込む装置が
CPUである場合について述べたが、バスからデータを読
み込む装置であれば、CPU以外の装置であってもよく、
そのような場合にも本実施例と同様にシステムを構成す
れば、本実施例と同様の効果が得られる。
CPUである場合について述べたが、バスからデータを読
み込む装置であれば、CPU以外の装置であってもよく、
そのような場合にも本実施例と同様にシステムを構成す
れば、本実施例と同様の効果が得られる。
また、バスに信号を出力する装置として、本実施例で
は、データバスに出力するメモリシステムを例とした
が、バスに信号を出すシステムであれば、バスがデータ
バス以外のバスであってもよいし、出力装置がメモリシ
ステム以外の装置であってもよく、そのような場合に
も、本実施例と同様にシステムを構成すれば、本実施例
と同様の効果が得られる。
は、データバスに出力するメモリシステムを例とした
が、バスに信号を出すシステムであれば、バスがデータ
バス以外のバスであってもよいし、出力装置がメモリシ
ステム以外の装置であってもよく、そのような場合に
も、本実施例と同様にシステムを構成すれば、本実施例
と同様の効果が得られる。
〈第５実施例〉 第７図は本発明の第５実施例を示している。本実施例
は、第２実施例のシステムのアドレスバス、コントロー
ルバスをメモリシステムＡ用とメモリシステムＢ用に独
立して設けたシステムである。
は、第２実施例のシステムのアドレスバス、コントロー
ルバスをメモリシステムＡ用とメモリシステムＢ用に独
立して設けたシステムである。
すなわち、本実施例のシステムは、CPU1とメモリシス
テムA2とメモリシステムB3とバッファ621,622,703とデ
ータバス６とアドレス変換ユニットA617とアドレス変換
ユニットB618とアドレスバスA4とアドレスバスB5とコン
トロール信号生成ユニットA619とコントロール信号生成
ユニットB620とコントロールバスA627とコントロールバ
スB628とからなっている。
テムA2とメモリシステムB3とバッファ621,622,703とデ
ータバス６とアドレス変換ユニットA617とアドレス変換
ユニットB618とアドレスバスA4とアドレスバスB5とコン
トロール信号生成ユニットA619とコントロール信号生成
ユニットB620とコントロールバスA627とコントロールバ
スB628とからなっている。
CPU1のアドレス出力は信号線623によりアドレス変換
ユニットA617に接続され、アドレス変換ユニットA617の
アドレス出力はアドレスバスA4によりメモリシステムA2
のアドレス入力に接続されている。同様に、CPU1のアド
レス出力は信号線624によりアドレス変換ユニットB618
に接続され、アドレス変換ユニットB618のアドレス出力
はアドレスバスB5によりメモリシステムB3のアドレス入
力に接続されている。メモリシステムA2のデータ線はバ
ッファ621を介してデータバス６に接続されており、メ
モリシステムB3のデータ線はバッファ622を介して、デ
ータバス６に接続されている。また、CPU1のデータ線も
バッファ703を介してデータバス６に接続されている。C
PU1のコントロール信号は信号線625によってコントロー
ル信号生成ユニットA619に接続され、コントロール信号
生成ユニットA619で生成されたコントロール信号出力は
コントロールバスA627によってメモリシステムA2に接続
されている。同様に、CPU1のコントロール信号は信号線
626によって、コントロール信号生成ユニットB620に接
続され、コントロール信号生成ユニットB620で生成され
たコントロール信号出力はコントロールバスB628によっ
てメモリシステムB3に接続されている。
ユニットA617に接続され、アドレス変換ユニットA617の
アドレス出力はアドレスバスA4によりメモリシステムA2
のアドレス入力に接続されている。同様に、CPU1のアド
レス出力は信号線624によりアドレス変換ユニットB618
に接続され、アドレス変換ユニットB618のアドレス出力
はアドレスバスB5によりメモリシステムB3のアドレス入
力に接続されている。メモリシステムA2のデータ線はバ
ッファ621を介してデータバス６に接続されており、メ
モリシステムB3のデータ線はバッファ622を介して、デ
ータバス６に接続されている。また、CPU1のデータ線も
バッファ703を介してデータバス６に接続されている。C
PU1のコントロール信号は信号線625によってコントロー
ル信号生成ユニットA619に接続され、コントロール信号
生成ユニットA619で生成されたコントロール信号出力は
コントロールバスA627によってメモリシステムA2に接続
されている。同様に、CPU1のコントロール信号は信号線
626によって、コントロール信号生成ユニットB620に接
続され、コントロール信号生成ユニットB620で生成され
たコントロール信号出力はコントロールバスB628によっ
てメモリシステムB3に接続されている。
第７図に示すシステムにおいて、CPU1はメモリシステ
ムからのデジタルデータの読出しを次のようにして行
う。
ムからのデジタルデータの読出しを次のようにして行
う。
まず、第５実施例においては、CPU1がデジタルデータ
ｄをメモリシステムにライトする際にCPU1が出力するア
ドレスＣは信号線623を通ってアドレス変換ユニットA61
7に送られ、ここで、アドレスａに変換され、メモリシ
ステムA2のアドレスａにライトされ、また、CPU1の出力
するあるアドレスＣは信号線624を通ってアドレス変換
ユニットB618に送られ、ここで、アドレスｂに変換さ
れ、メモリシステムB3のアドレスｂにライトされる。こ
れを第８図に示す。
ｄをメモリシステムにライトする際にCPU1が出力するア
ドレスＣは信号線623を通ってアドレス変換ユニットA61
7に送られ、ここで、アドレスａに変換され、メモリシ
ステムA2のアドレスａにライトされ、また、CPU1の出力
するあるアドレスＣは信号線624を通ってアドレス変換
ユニットB618に送られ、ここで、アドレスｂに変換さ
れ、メモリシステムB3のアドレスｂにライトされる。こ
れを第８図に示す。
このライト動作に必要なメモリシステムA2、メモリシ
ステムB3へのコントロール信号はそれぞれ、CPU1から出
力されるコントロール信号をもとに、コントロール信号
生成ユニットA619、コントロール信号生成ユニットB620
によって生成され、コントロールバスA627、コントロー
ルバスB628によって各メモリシステムA2、メモリシステ
ムB3へ供給される。一般に、アドレスａとｂは異なって
いてもよい。また、CPU1がアドレス変換ユニットA617,B
618に供給するアドレスは同じでも異っていてもよい。
いま、CPU1がデジタルデータｄを読み出す時、CPU1の出
力するアドレス信号Ｃはライト時と同様アドレス変換ユ
ニットA617によって、アドレスａに変換され、アドレス
変換ユニットB613によってアドレスｂに変換される。バ
ッファ621,622を開けるコントロール信号は各コントロ
ールバスA627,B628を通してコントロール信号生成ユニ
ットA619,B620から供給される。したがって、CPU1がデ
ータｄを読出すバスサイクルと同じバスサイクル内のほ
ぼ同時刻に、第４図に示す第１実施例のタイミングチャ
ート同様、メモリシステムA2からデジタルデータｄが、
メモリシステムB3からもデジタルデータｄが、それぞれ
バッファ621,622を介してデータバス６に出力される。
ステムB3へのコントロール信号はそれぞれ、CPU1から出
力されるコントロール信号をもとに、コントロール信号
生成ユニットA619、コントロール信号生成ユニットB620
によって生成され、コントロールバスA627、コントロー
ルバスB628によって各メモリシステムA2、メモリシステ
ムB3へ供給される。一般に、アドレスａとｂは異なって
いてもよい。また、CPU1がアドレス変換ユニットA617,B
618に供給するアドレスは同じでも異っていてもよい。
いま、CPU1がデジタルデータｄを読み出す時、CPU1の出
力するアドレス信号Ｃはライト時と同様アドレス変換ユ
ニットA617によって、アドレスａに変換され、アドレス
変換ユニットB613によってアドレスｂに変換される。バ
ッファ621,622を開けるコントロール信号は各コントロ
ールバスA627,B628を通してコントロール信号生成ユニ
ットA619,B620から供給される。したがって、CPU1がデ
ータｄを読出すバスサイクルと同じバスサイクル内のほ
ぼ同時刻に、第４図に示す第１実施例のタイミングチャ
ート同様、メモリシステムA2からデジタルデータｄが、
メモリシステムB3からもデジタルデータｄが、それぞれ
バッファ621,622を介してデータバス６に出力される。
ここで、バッファ621,622がデータｄを出力した時に
バッファの出力インピーダンスとデータバスラインの特
性インピーダンスは第２実施例と同程度であるから、第
２実施例と同様の理由により、バッファ621,622がスイ
ッチングした瞬間のバスの各点におけるインピーダンス
を均質化でき、データバス６上の信号の反射を従来例に
比べ大幅に少なくし、データバス上の信号を早く安定さ
せることができる。さらに、CPUリード時には、データ
バスに接続された２つのバッファはいずれもスイッチン
グしてデータバスに出力インピーダンスの低いバッファ
が２つ接続された状態となるので、出力バッファが１つ
だけスイッチングする場合に比べて、バスドライブ能力
が上がり、データバス上の信号の立上がりおよび立下が
りに要する時間が短くなる。
バッファの出力インピーダンスとデータバスラインの特
性インピーダンスは第２実施例と同程度であるから、第
２実施例と同様の理由により、バッファ621,622がスイ
ッチングした瞬間のバスの各点におけるインピーダンス
を均質化でき、データバス６上の信号の反射を従来例に
比べ大幅に少なくし、データバス上の信号を早く安定さ
せることができる。さらに、CPUリード時には、データ
バスに接続された２つのバッファはいずれもスイッチン
グしてデータバスに出力インピーダンスの低いバッファ
が２つ接続された状態となるので、出力バッファが１つ
だけスイッチングする場合に比べて、バスドライブ能力
が上がり、データバス上の信号の立上がりおよび立下が
りに要する時間が短くなる。
以上の効果によって、本実施例のシステムにおいて
は、CPU1のリード時にデータバス６上にメモリシステム
A2、メモリシステムB3からそれぞれバッファ621,622を
介してデータが出始めてから、そのデータ信号が安定す
るまで要する時間を従来例に比べて短くできる。
は、CPU1のリード時にデータバス６上にメモリシステム
A2、メモリシステムB3からそれぞれバッファ621,622を
介してデータが出始めてから、そのデータ信号が安定す
るまで要する時間を従来例に比べて短くできる。
CPU1が必要とするデータ信号が、データ読み込み時に
バスのインダクタンス，キャパシタンス，反射等によっ
てバス上で不安定になり、CPU1が必要とするセットアッ
プタイムを満足しないことに起因するリードエラーを、
上記理由により、本実施例においては、従来例に比べ大
幅に低減できる。
バスのインダクタンス，キャパシタンス，反射等によっ
てバス上で不安定になり、CPU1が必要とするセットアッ
プタイムを満足しないことに起因するリードエラーを、
上記理由により、本実施例においては、従来例に比べ大
幅に低減できる。
本実施例において、アドレス変換ユニットA617,B61
8、コントロール信号生成ユニットA619,B620は省略可能
であり、これらを省略した時、CPU1が出力するアドレス
はアドレスバスA617を介してメモリシステムA2へ、アド
レスバスB5を介してメモリシステムB3に供給され、CPU1
の出力するコントロール信号は、コントロールバスA627
を通ってメモリシステムA2、バッファ621に、コントロ
ールバスB628を通って、メモリシステムB3、バッファ62
2に供給される。
8、コントロール信号生成ユニットA619,B620は省略可能
であり、これらを省略した時、CPU1が出力するアドレス
はアドレスバスA617を介してメモリシステムA2へ、アド
レスバスB5を介してメモリシステムB3に供給され、CPU1
の出力するコントロール信号は、コントロールバスA627
を通ってメモリシステムA2、バッファ621に、コントロ
ールバスB628を通って、メモリシステムB3、バッファ62
2に供給される。
また、バッファ621,622,703をメモリシステムA2,B3,C
PU1の内部にそれぞれもたせることもできる。これらを
省略した時の効果は、これらを省略しない時と同様であ
る。
PU1の内部にそれぞれもたせることもできる。これらを
省略した時の効果は、これらを省略しない時と同様であ
る。
ここでは、バスからデータを読み込む装置がCPUであ
る場合について述べたが、バスからデータを読込む装置
であればCPU以外の装置であってもよく、そのような場
合にも、本実施例と同様にシステムを構成すれば、本実
施例と同様の効果が得られる。
る場合について述べたが、バスからデータを読込む装置
であればCPU以外の装置であってもよく、そのような場
合にも、本実施例と同様にシステムを構成すれば、本実
施例と同様の効果が得られる。
また、バスにデジタル信号を出力する装置として、本
実施例ではデータバスにデジタル信号を出力するメモリ
システムを例としたが、バスにデジタル信号を出す装置
であれば、バスがデータバス以外のバスであってもよい
し、出力装置がメモリシステム以外の装置であってもよ
く、そのような場合でも本実施例に示したメモリシステ
ムの場合と同様にシステムを構成すれば、バスに出力さ
れた信号を早く安定化させ、バス上の信号のセットアッ
プタイムマージンを増やして、読出し装置が高速動作し
てもデータを正しく読み出すことができる。
実施例ではデータバスにデジタル信号を出力するメモリ
システムを例としたが、バスにデジタル信号を出す装置
であれば、バスがデータバス以外のバスであってもよい
し、出力装置がメモリシステム以外の装置であってもよ
く、そのような場合でも本実施例に示したメモリシステ
ムの場合と同様にシステムを構成すれば、バスに出力さ
れた信号を早く安定化させ、バス上の信号のセットアッ
プタイムマージンを増やして、読出し装置が高速動作し
てもデータを正しく読み出すことができる。
〈第６実施例〉 第９図は本発明の第６実施例を示している。本システ
ムは第５実施例のシステムに次の装置をつけ加えたもの
である。すなわち、データバスA80はバッファ73,バス82
を介して比較器76に接続されている。
ムは第５実施例のシステムに次の装置をつけ加えたもの
である。すなわち、データバスA80はバッファ73,バス82
を介して比較器76に接続されている。
また、データバスB81はバッファ75,バス83を介して、
比較器76に接続されている。比較器76は信号線500を介
してCPU69に接続されている。
比較器76に接続されている。比較器76は信号線500を介
してCPU69に接続されている。
本実施例においてCPU69は、第５実施例と同様にメモ
リシステムからの読出し動作を行う。したがって、第５
実施例と同様の理由により、本実施例においては、CPU6
9のデータ読み込み時にメモリシステムA70,B71からバッ
ファ72,74を介してデータバス79上に出力された情報
が、データバス79上で安定するまでに要する時間を従来
例に比べて短くできる。
リシステムからの読出し動作を行う。したがって、第５
実施例と同様の理由により、本実施例においては、CPU6
9のデータ読み込み時にメモリシステムA70,B71からバッ
ファ72,74を介してデータバス79上に出力された情報
が、データバス79上で安定するまでに要する時間を従来
例に比べて短くできる。
CPU69が必要とするデジタルデータ信号が、CPU69のデ
ータ読み込み時にバスのインダクタンス，キャパシタン
ス，反射等によってデータバス79上で不安定になり、CP
U69が必要とするセットアップタイムを満足しないこと
に起因するリードエラーを本実施例においては従来例に
比べ大幅に低減できる。
ータ読み込み時にバスのインダクタンス，キャパシタン
ス，反射等によってデータバス79上で不安定になり、CP
U69が必要とするセットアップタイムを満足しないこと
に起因するリードエラーを本実施例においては従来例に
比べ大幅に低減できる。
さらに、本システムにおいては、メモリシステムA70
から読出されたデータの全ビットがバッファ73,バス82
を介して比較器76に送られ、メモリシステムB71から読
出されたデータの全ビットもバッファ75,バス83を介し
て比較器76に送られる。比較器76では、２つのメモリシ
ステムA70,B71からのデータの全ビットを比較し、その
比較結果を信号線500を介してCPU69に連絡する。結果が
不一致であった場合はCPU69は読出しエラーが生じたこ
とを知り、再びリード動作をやり直すこともできる。こ
の動作により、本システムにおいてはデータバス上の信
号を従来例より大幅に早く安定させ、データのセットア
ップタイムマージンを大きくする効果につけ加えて、両
方のメモリシステムからの読出しデータの全ビットを比
較し、不一致が生じた時には、CPUリード動作をやり直
すことにより、CPUがメモリシステムからデータを読み
出すに際し、誤ったデータを読み出す確率を小さくでき
る効果がある。
から読出されたデータの全ビットがバッファ73,バス82
を介して比較器76に送られ、メモリシステムB71から読
出されたデータの全ビットもバッファ75,バス83を介し
て比較器76に送られる。比較器76では、２つのメモリシ
ステムA70,B71からのデータの全ビットを比較し、その
比較結果を信号線500を介してCPU69に連絡する。結果が
不一致であった場合はCPU69は読出しエラーが生じたこ
とを知り、再びリード動作をやり直すこともできる。こ
の動作により、本システムにおいてはデータバス上の信
号を従来例より大幅に早く安定させ、データのセットア
ップタイムマージンを大きくする効果につけ加えて、両
方のメモリシステムからの読出しデータの全ビットを比
較し、不一致が生じた時には、CPUリード動作をやり直
すことにより、CPUがメモリシステムからデータを読み
出すに際し、誤ったデータを読み出す確率を小さくでき
る効果がある。
ここでは、バスからデジタルデータを読み込む装置が
CPUである場合について述べたが、バスからデータを読
み込む装置であれば、CPU以外の装置であってもよく、
そのような場合にも、本実施例と同様にシステムを構成
すれば、本実施例と同様の効果が得られる。
CPUである場合について述べたが、バスからデータを読
み込む装置であれば、CPU以外の装置であってもよく、
そのような場合にも、本実施例と同様にシステムを構成
すれば、本実施例と同様の効果が得られる。
また、バスに信号を出力する装置として、本実施例で
は、データバスに出力するメモリシステムを例とした
が、バスに信号を出すシステムであれば、バスがデータ
バス以外のバスであってもよいし、出力装置がメモリシ
ステム以外の装置であってもよい。そのような場合にも
本実施例と同様にシステムを構成すれば、本実施例と同
様の効果が得られる。
は、データバスに出力するメモリシステムを例とした
が、バスに信号を出すシステムであれば、バスがデータ
バス以外のバスであってもよいし、出力装置がメモリシ
ステム以外の装置であってもよい。そのような場合にも
本実施例と同様にシステムを構成すれば、本実施例と同
様の効果が得られる。
〈第７実施例〉 第10図は本発明の第７実施例を示している。第７実施
例のシステムは、第６実施例に示したシステムと次の点
が異なっており、その他は同様である。
例のシステムは、第６実施例に示したシステムと次の点
が異なっており、その他は同様である。
すなわち、第６実施例においては、メモリシステムＡ
から読出されたデジタルデータの全ビットをバッファを
介して比較器に送り、メモリシステムＢから読出された
デジタルデータの全ビットもバッファを介して比較器に
送り、比較器で両方のデジタルデータの全ビットを比較
していた。これに対し、第７実施例においては、メモリ
システムA99から読出されたデータの全ビットがバッフ
ァ102を介してパリティビットジェネレータ105に送られ
る。パリティビットジェネレータA105では、入力された
データをパリティビットに変換する。例えば、入力デー
タ全ビット中のHigh状態ビット数を出力する等の操作を
行う。そのパリティビットデータをバス504を通じて比
較器107に送る。また、メモリシステムB100から読出さ
れたデータの全ビットがバッファ104を介してパリティ
ビットジェネレータB106に送られる。パリティビットジ
ェネレータＢではパリティビットジェネレータＡと同
様、入力されたデータをパリティビットに変換する。そ
のパリティビットをバス505を通じて比較器107に送る。
から読出されたデジタルデータの全ビットをバッファを
介して比較器に送り、メモリシステムＢから読出された
デジタルデータの全ビットもバッファを介して比較器に
送り、比較器で両方のデジタルデータの全ビットを比較
していた。これに対し、第７実施例においては、メモリ
システムA99から読出されたデータの全ビットがバッフ
ァ102を介してパリティビットジェネレータ105に送られ
る。パリティビットジェネレータA105では、入力された
データをパリティビットに変換する。例えば、入力デー
タ全ビット中のHigh状態ビット数を出力する等の操作を
行う。そのパリティビットデータをバス504を通じて比
較器107に送る。また、メモリシステムB100から読出さ
れたデータの全ビットがバッファ104を介してパリティ
ビットジェネレータB106に送られる。パリティビットジ
ェネレータＢではパリティビットジェネレータＡと同
様、入力されたデータをパリティビットに変換する。そ
のパリティビットをバス505を通じて比較器107に送る。
比較器107ではパリティビットジェネレータA105から
送られてきたパリティビットとパリティビットジェネレ
ータB106から送られてきたパリティビットとを比較し、
その比較結果をCPU98に知らせる。
送られてきたパリティビットとパリティビットジェネレ
ータB106から送られてきたパリティビットとを比較し、
その比較結果をCPU98に知らせる。
比較結果が不一致であった時には、CPU98はリード動
作をやり直すこともでき、メモリシステムからの読み出
しエラーを減少させることができる。このパリティビッ
トによるチェック法は、実施例６のようにデータの全ビ
ットを比較するものではないため、実施例６に比べエラ
ー発見率は下がるが、読出しエラーはデータ中の１ビッ
トのみにおこることが多いから、例えば、データ中のHi
ghビットの数をパリティビットにする方式を採用する。
このようなパリティビットチェック方式によっても読出
しエラーの大部分を発見しその影響の波及を防止でき
る。
作をやり直すこともでき、メモリシステムからの読み出
しエラーを減少させることができる。このパリティビッ
トによるチェック法は、実施例６のようにデータの全ビ
ットを比較するものではないため、実施例６に比べエラ
ー発見率は下がるが、読出しエラーはデータ中の１ビッ
トのみにおこることが多いから、例えば、データ中のHi
ghビットの数をパリティビットにする方式を採用する。
このようなパリティビットチェック方式によっても読出
しエラーの大部分を発見しその影響の波及を防止でき
る。
このように、パリティビットジェネレータによって、
データの圧縮を行うと、バス504,505のバス幅を第９図
中のバス82,83のバス幅に比べて小さくし、このバスを
基板上に配線する場合は限られた基板上のスペースを有
効に利用できる。
データの圧縮を行うと、バス504,505のバス幅を第９図
中のバス82,83のバス幅に比べて小さくし、このバスを
基板上に配線する場合は限られた基板上のスペースを有
効に利用できる。
また、データバス110上にバッファ101,103を設けてあ
るのは、第６実施例同様であるから、データバス上の信
号を従来例より大幅に早く安定させることができ、CPU9
8の必要とするデータが、CPU98の必要とするセットアッ
プタイムを満足しないことに起因するCPU98のリードエ
ラーを、特にCPU98の高速動作時に、従来例に比べ低減
できる効果は第６実施例と同様にある。
るのは、第６実施例同様であるから、データバス上の信
号を従来例より大幅に早く安定させることができ、CPU9
8の必要とするデータが、CPU98の必要とするセットアッ
プタイムを満足しないことに起因するCPU98のリードエ
ラーを、特にCPU98の高速動作時に、従来例に比べ低減
できる効果は第６実施例と同様にある。
それに加えて、本実施例の場合には、メモリシステム
からのCPUの読出しエラーを、第６実施例に比べて小さ
いバス幅をもつバスを用いて検出し、その結果をCPUに
知らせ、限られた基板上のスペースを第６実施例ほど多
く使わずにメモリーシステムからの読出しエラーを低減
できる効果がある。
からのCPUの読出しエラーを、第６実施例に比べて小さ
いバス幅をもつバスを用いて検出し、その結果をCPUに
知らせ、限られた基板上のスペースを第６実施例ほど多
く使わずにメモリーシステムからの読出しエラーを低減
できる効果がある。
ここでは、バスからデジタルデータを読み込む装置が
CPUである場合について述べたが、第６実施例の所でも
述べたように、バスからデジタルデータを読み込む装置
であれば、CPU以外の装置であってもよく、そのような
場合にも本実施例と同様にシステムを構成すれば、本実
施例と同様の効果が得られる。
CPUである場合について述べたが、第６実施例の所でも
述べたように、バスからデジタルデータを読み込む装置
であれば、CPU以外の装置であってもよく、そのような
場合にも本実施例と同様にシステムを構成すれば、本実
施例と同様の効果が得られる。
また、バスに信号を出力する装置として、本実施例で
は、データバスに出力するメモリシステムを例とした
が、バスに信号を出すシステムであれば、バスがデータ
バス以外のバスであってもよいし、出力装置がメモリシ
ステム以外の装置であってもよく、そのような場合にも
本実施例と同様にシステム構成すれば、本実施例と同様
の効果が得られる。
は、データバスに出力するメモリシステムを例とした
が、バスに信号を出すシステムであれば、バスがデータ
バス以外のバスであってもよいし、出力装置がメモリシ
ステム以外の装置であってもよく、そのような場合にも
本実施例と同様にシステム構成すれば、本実施例と同様
の効果が得られる。
〈第８実施例〉 第11図は本発明の第８実施例を示したものである。
本システムは、システムA212とシステムB213とシステ
ムC214とバス221とコントロールバス711とからなる。シ
ステムA212はコアシステムA215と出力バッファ216とを
含み、システムB213はコアシステムB217と出力バッファ
218とを含み、システムC214はコアシステムC219と入力
バッファ220とを含んでいる。
ムC214とバス221とコントロールバス711とからなる。シ
ステムA212はコアシステムA215と出力バッファ216とを
含み、システムB213はコアシステムB217と出力バッファ
218とを含み、システムC214はコアシステムC219と入力
バッファ220とを含んでいる。
各システムA212,B213,C214中のバッファはバス221に
より、接続されている。また、システムC214の出力する
コントロール信号はコントロールバス711によりシステ
ムA212,システムB213に供給される。システムA212とバ
ス221との接続点をP,システムB213とバス221との接続点
をQ,システムC214とバス221との接続点をＲとした時、
バス上でＰがＱとＲの間にある。また、コアシステムA2
15,コアシステムB217はおのおの情報を出力する機能を
持っており、コアシステムC219は情報を入力する機能を
もっている。すなわち、本実施例は、第１実施例のシス
テムのシステムＣをPQ間のバス上ではなく、その外側の
点Ｒでバスに接続したシステムである。
より、接続されている。また、システムC214の出力する
コントロール信号はコントロールバス711によりシステ
ムA212,システムB213に供給される。システムA212とバ
ス221との接続点をP,システムB213とバス221との接続点
をQ,システムC214とバス221との接続点をＲとした時、
バス上でＰがＱとＲの間にある。また、コアシステムA2
15,コアシステムB217はおのおの情報を出力する機能を
持っており、コアシステムC219は情報を入力する機能を
もっている。すなわち、本実施例は、第１実施例のシス
テムのシステムＣをPQ間のバス上ではなく、その外側の
点Ｒでバスに接続したシステムである。
この実施例において、あるデジタル情報ｄは第１実施
例と同様にして、システムA212,B213からシステムC214
に送られ、その効果も第１実施例同様である。
例と同様にして、システムA212,B213からシステムC214
に送られ、その効果も第１実施例同様である。
すなわち、本実施例においては、システムC214の情報
読み込み時に、システムA212,B213からバス221上に出力
されたデジタル情報が、バス221上で安定するまでに要
する時間を従来例に比べて短くすることができる効果が
あり、従って、本実施例においてはシステムC214が必要
とするデジタルデータ信号がシステムC214のデータ読み
込み時にバスのインダクタンス、キャパシタンス、反射
等によってバス上で不安定になり、システムC214が必要
とするセットアップタイムを満足しないことに起因する
リードエラーを、従来例に比べ大幅に低減できる効果が
ある。
読み込み時に、システムA212,B213からバス221上に出力
されたデジタル情報が、バス221上で安定するまでに要
する時間を従来例に比べて短くすることができる効果が
あり、従って、本実施例においてはシステムC214が必要
とするデジタルデータ信号がシステムC214のデータ読み
込み時にバスのインダクタンス、キャパシタンス、反射
等によってバス上で不安定になり、システムC214が必要
とするセットアップタイムを満足しないことに起因する
リードエラーを、従来例に比べ大幅に低減できる効果が
ある。
なお、この効果は第11図PQ間のバスの長さに比べ、PR
間のバスの長さを短くするほど効果的であり、また、第
11図のバス221に第21図に示すように終端処理用抵抗R12
80，R2281を付けるとより効果的である。第22図のよう
にしてもよい。いずれの場合も、第２実施例に対する第
19図または第20図の例と同様の利点が得られる。
間のバスの長さを短くするほど効果的であり、また、第
11図のバス221に第21図に示すように終端処理用抵抗R12
80，R2281を付けるとより効果的である。第22図のよう
にしてもよい。いずれの場合も、第２実施例に対する第
19図または第20図の例と同様の利点が得られる。
さらに、本実施例では、バッファ216,218に出力バッ
ファ，バッファ220に入力バッファを用いたが、これら
のバッファは、少なくともシステムＣがシステムA212,B
213から情報を読み込む期間、第11図に示す方向に情報
を送るバッファであればよく、その他の期間は他の向き
にも情報を送る双方向バッファであってもよい。
ファ，バッファ220に入力バッファを用いたが、これら
のバッファは、少なくともシステムＣがシステムA212,B
213から情報を読み込む期間、第11図に示す方向に情報
を送るバッファであればよく、その他の期間は他の向き
にも情報を送る双方向バッファであってもよい。
〈第９実施例〉 第12図に本発明の第９実施例を示す。本実施例は第８
実施例のアプリケーション例であり、第２図に示す第２
実施例のシステムが各メモリシステムとデータバスとの
各接続点の間のデータバス上で、CPUとデータバスを接
続していたのに対し本実施例のシステムは、第12図に示
すように、メモリシステムA19がバッファ716を介してデ
ータバス22に接続されている点をP,メモリシステムB20
がバッファ17を介してデータバス22に接続されている点
をQ,CPU18がバッファ718を介してデータバス22に接続さ
れている点をＲとした時、データバス22上で、ＰがＱと
Ｒとの間にある。この他は、第２実施例と同様の構成を
とる。
実施例のアプリケーション例であり、第２図に示す第２
実施例のシステムが各メモリシステムとデータバスとの
各接続点の間のデータバス上で、CPUとデータバスを接
続していたのに対し本実施例のシステムは、第12図に示
すように、メモリシステムA19がバッファ716を介してデ
ータバス22に接続されている点をP,メモリシステムB20
がバッファ17を介してデータバス22に接続されている点
をQ,CPU18がバッファ718を介してデータバス22に接続さ
れている点をＲとした時、データバス22上で、ＰがＱと
Ｒとの間にある。この他は、第２実施例と同様の構成を
とる。
このようなシステムにおいて、CPU18はメモリシステ
ムからのデータの読出しを第２実施例と同様にして行
い、第２実施例、第８実施例と同様の効果がある。第12
図に示す第９実施例のシステムに、第５図に示す第３実
施例のように、比較器を設け、メモリシステムA19とメ
モリシステムB20からの出力デジタルデータを全ビット
比較し、チェックすることも可能であり、第３実施例と
同様の効果が得られる。
ムからのデータの読出しを第２実施例と同様にして行
い、第２実施例、第８実施例と同様の効果がある。第12
図に示す第９実施例のシステムに、第５図に示す第３実
施例のように、比較器を設け、メモリシステムA19とメ
モリシステムB20からの出力デジタルデータを全ビット
比較し、チェックすることも可能であり、第３実施例と
同様の効果が得られる。
第９実施例のシステムに、第６図に示す第４実施例の
ように、パリティビットジェネレータと比較器を設け、
メモリシステムA19とメモリシステムB20の出力をパリテ
ィビットによってチェックすることもでき、第４実施例
と同様の効果が得られる。
ように、パリティビットジェネレータと比較器を設け、
メモリシステムA19とメモリシステムB20の出力をパリテ
ィビットによってチェックすることもでき、第４実施例
と同様の効果が得られる。
また、第12図に示す第９実施例のシステムにおいて、
第７図に示す第５実施例のようにアドレスバス、コント
ロールバスを各メモリシステムごとに独立してもたせる
こともでき、その時第５実施例と同様の効果が得られ
る。さらに、そのアドレスバス、コントロールバスを各
メモリシステムごとに独立して設けたシステムにおい
て、第３実施例の如くメモリシステムＡの出力とメモリ
システムＢの出力を全ビット比較したり、第４実施例の
ように、メモリシステムＡの出力とメモリシステムＢの
出力とをパリティビットの比較によりチェックすること
もできる。
第７図に示す第５実施例のようにアドレスバス、コント
ロールバスを各メモリシステムごとに独立してもたせる
こともでき、その時第５実施例と同様の効果が得られ
る。さらに、そのアドレスバス、コントロールバスを各
メモリシステムごとに独立して設けたシステムにおい
て、第３実施例の如くメモリシステムＡの出力とメモリ
システムＢの出力を全ビット比較したり、第４実施例の
ように、メモリシステムＡの出力とメモリシステムＢの
出力とをパリティビットの比較によりチェックすること
もできる。
〈第10実施例〉 本発明の第10実施例を第13図に示す。
本実施例は第１実施例と第８実施例を組み合せたもの
である。本システムは、システムA221〜H228とシステム
J229とバスA248とバスB720とからなる。終端処理用抵抗
R1900〜R4903は必要に応じてつけ加えてもよい。
である。本システムは、システムA221〜H228とシステム
J229とバスA248とバスB720とからなる。終端処理用抵抗
R1900〜R4903は必要に応じてつけ加えてもよい。
システムA221〜F226はそれぞれデジタル情報を出力す
る機能をもつコアシステムA230〜F235および入力された
デジタル情報をバスに出力する機能を有する出力バッフ
ァ239〜244を有しており、システムG227,H228,J229はそ
れぞれデジタル情報を入力する（読み込む）機能をもつ
コアシステムG236,H237,J238およびバスから入力された
デジタル情報を入力コアシステムに出力する機能を有す
る入力バッファ245,246,247を有している。ここでコア
システムとは、必要な情報の入力または出力の機能を有
するものをいい。コアシステムの例としてCPU、メモリ
システムなどがある。各システム内のコアシステムはそ
れぞれバッファを介してバスA248に接続されている。各
システムA221〜H228,J229はバスB720によって互いに接
続されている。ここで、システムA221〜F226とバスA248
との接続点をそれぞれP,Q,R,S,T,Uとし、システムG227,
H228,J229とバスA248との接続点をそれぞれV,W,Xとして
いる。バスA248の両端点をそれぞれY,Zとしている。ま
た、バスA248の両端に終端処理を施してもよく、その場
合は、終端処理用抵抗R1900〜R4903を接続する。抵抗値
は、例えばR1＝R3＝220Ω，R2＝R4330Ωである。すなわ
ち、本システムにおいては、システムA221〜F226はデジ
タル情報を出力し、システムG227,H228,J229はデジタル
情報を入力する機能を有している。
る機能をもつコアシステムA230〜F235および入力された
デジタル情報をバスに出力する機能を有する出力バッフ
ァ239〜244を有しており、システムG227,H228,J229はそ
れぞれデジタル情報を入力する（読み込む）機能をもつ
コアシステムG236,H237,J238およびバスから入力された
デジタル情報を入力コアシステムに出力する機能を有す
る入力バッファ245,246,247を有している。ここでコア
システムとは、必要な情報の入力または出力の機能を有
するものをいい。コアシステムの例としてCPU、メモリ
システムなどがある。各システム内のコアシステムはそ
れぞれバッファを介してバスA248に接続されている。各
システムA221〜H228,J229はバスB720によって互いに接
続されている。ここで、システムA221〜F226とバスA248
との接続点をそれぞれP,Q,R,S,T,Uとし、システムG227,
H228,J229とバスA248との接続点をそれぞれV,W,Xとして
いる。バスA248の両端点をそれぞれY,Zとしている。ま
た、バスA248の両端に終端処理を施してもよく、その場
合は、終端処理用抵抗R1900〜R4903を接続する。抵抗値
は、例えばR1＝R3＝220Ω，R2＝R4330Ωである。すなわ
ち、本システムにおいては、システムA221〜F226はデジ
タル情報を出力し、システムG227,H228,J229はデジタル
情報を入力する機能を有している。
デジタル情報読み込み機能をもつコアシステムG236,H
237,J238のうち、少なくとも１つがデジタル情報ｄをバ
スA248から読み込む時、デジタル情報ｄを読み込む前記
コアシステムは、バスB720を介して、アドレスおよびコ
ントロール信号をデジタル情報ｄを出力するコアシステ
ムにそれぞれ送り、バランスドライブができるようにデ
ジタル情報を出力する機能をもつコアシステムA230〜F2
35のうち、少なくとも２つから、同一デジタル情報ｄを
このデジタル情報を出力するコアシステムに接続された
出力バッファにそれぞれ出力できるようにする。
237,J238のうち、少なくとも１つがデジタル情報ｄをバ
スA248から読み込む時、デジタル情報ｄを読み込む前記
コアシステムは、バスB720を介して、アドレスおよびコ
ントロール信号をデジタル情報ｄを出力するコアシステ
ムにそれぞれ送り、バランスドライブができるようにデ
ジタル情報を出力する機能をもつコアシステムA230〜F2
35のうち、少なくとも２つから、同一デジタル情報ｄを
このデジタル情報を出力するコアシステムに接続された
出力バッファにそれぞれ出力できるようにする。
さらに、前記デジタル情報を読み込むコアシステム
は、前記同一デジタル情報ｄを出力するコアシステムに
接続されている出力バッファをコントロールする信号
を、バスB720を介して、前記出力バッファに送り、この
デジタル情報出力コアシステムからそれに接続されてい
る出力バッファへそれぞれ出力された同一デジタル情報
ｄが、前記デジタル情報読込みコアシステムのデジタル
情報ｄを読み込むバスサイクルと同一バスサイクル内で
ほぼ同時に、それぞれの出力バッファからバランスドラ
イブによってバスA248に出力され、前記デジタル情報読
込みコアシステムがそれらを読み込みできるようにす
る。この出力バッファをコントロールする信号は、前記
デジタル情報を読み込む機能を有するコアシステムから
直接に前記出力バッファに送ってもよいし、この出力バ
ッファに接続され情報を出力する機能を有するコアシス
テムに前記情報を読み込む機能を有するコアシステムか
ら送られるアドレス信号，コントロール信号から生成
し、前記出力バッファに送ってもよい。
は、前記同一デジタル情報ｄを出力するコアシステムに
接続されている出力バッファをコントロールする信号
を、バスB720を介して、前記出力バッファに送り、この
デジタル情報出力コアシステムからそれに接続されてい
る出力バッファへそれぞれ出力された同一デジタル情報
ｄが、前記デジタル情報読込みコアシステムのデジタル
情報ｄを読み込むバスサイクルと同一バスサイクル内で
ほぼ同時に、それぞれの出力バッファからバランスドラ
イブによってバスA248に出力され、前記デジタル情報読
込みコアシステムがそれらを読み込みできるようにす
る。この出力バッファをコントロールする信号は、前記
デジタル情報を読み込む機能を有するコアシステムから
直接に前記出力バッファに送ってもよいし、この出力バ
ッファに接続され情報を出力する機能を有するコアシス
テムに前記情報を読み込む機能を有するコアシステムか
ら送られるアドレス信号，コントロール信号から生成
し、前記出力バッファに送ってもよい。
また、前記情報出力コアシステムおよびこれに接続さ
れている出力バッファをコントロールする信号が、前記
情報読込みコアシステムの読込みバスサイクルにおいて
前記出力バッファをほぼ同時に出力可能状態にして、前
記情報を出力する機能を有するコアシステムからの同一
情報デジタルｄを、ほぼ同時にバスA248に出力できるよ
うにするならば、前記出力コアシステムおよびこれに接
続されている出力バッファをコントロールする信号を前
記情報を読み込む機能を有するコアシステム以外のも
の，例えば外部装置から発生してもよい。
れている出力バッファをコントロールする信号が、前記
情報読込みコアシステムの読込みバスサイクルにおいて
前記出力バッファをほぼ同時に出力可能状態にして、前
記情報を出力する機能を有するコアシステムからの同一
情報デジタルｄを、ほぼ同時にバスA248に出力できるよ
うにするならば、前記出力コアシステムおよびこれに接
続されている出力バッファをコントロールする信号を前
記情報を読み込む機能を有するコアシステム以外のも
の，例えば外部装置から発生してもよい。
この時、各システムA221〜H228、J229はバスB720によ
って互いに接続されていなくてもよい。
って互いに接続されていなくてもよい。
第13図に示す本発明の第10実施例において、情報読み
込み機能をもつコアシステムがデジタル情報ｄを読み込
むバスサイクルでは少なくとも２つの出力バッファが前
記同一のデジタル情報ｄをほぼ同時にバスA248に出力す
る。出力バッファは出力時に出力インピーダンスが低く
なり、一般的なTTL出力バッファの場合20〜30Ω程度で
ある。一方、バスの特性インピーダンスは30〜60Ω程度
であり、バスに接続される負荷が増すと下がる傾向にあ
る。
込み機能をもつコアシステムがデジタル情報ｄを読み込
むバスサイクルでは少なくとも２つの出力バッファが前
記同一のデジタル情報ｄをほぼ同時にバスA248に出力す
る。出力バッファは出力時に出力インピーダンスが低く
なり、一般的なTTL出力バッファの場合20〜30Ω程度で
ある。一方、バスの特性インピーダンスは30〜60Ω程度
であり、バスに接続される負荷が増すと下がる傾向にあ
る。
したがって、複数の出力バッファが、ほぼ同時に同一
デジタル情報をバスに出力する本発明のデジタル情報伝
送用バス駆動方法においては、バスA248上に出力バッフ
ァの低い出力インピーダンスに一致する点が複数できる
から、出力バッファがスイッチングした瞬間のバスのイ
ンピーダンスを出力バッファの出力インピーダンスに近
づけることができる。これにより、スイッチングした瞬
間のバスの各点におけるインピーダンスを均質化でき
る。したがって、バスA248上の信号の反射を従来例に比
べ抑制できる。反射を抑える効果とは別に、本実施例に
おいては、デジタル情報読み込みコアシステムが、デジ
タル情報出力コアシステムからデジタル情報ｄを読み込
む時にはデジタル情報ｄを出力するコアの出力バッファ
は、すべてスイッチングして、データバスラインには出
力インピーダンスの低いバッファが２つ以上接続された
状態になるから、出力バッファが１つだけスイッチング
する場合に比べバスドライブ能力が上がり、バスライン
上の信号の立上がりおよび立下がりに要する時間が短く
なる。
デジタル情報をバスに出力する本発明のデジタル情報伝
送用バス駆動方法においては、バスA248上に出力バッフ
ァの低い出力インピーダンスに一致する点が複数できる
から、出力バッファがスイッチングした瞬間のバスのイ
ンピーダンスを出力バッファの出力インピーダンスに近
づけることができる。これにより、スイッチングした瞬
間のバスの各点におけるインピーダンスを均質化でき
る。したがって、バスA248上の信号の反射を従来例に比
べ抑制できる。反射を抑える効果とは別に、本実施例に
おいては、デジタル情報読み込みコアシステムが、デジ
タル情報出力コアシステムからデジタル情報ｄを読み込
む時にはデジタル情報ｄを出力するコアの出力バッファ
は、すべてスイッチングして、データバスラインには出
力インピーダンスの低いバッファが２つ以上接続された
状態になるから、出力バッファが１つだけスイッチング
する場合に比べバスドライブ能力が上がり、バスライン
上の信号の立上がりおよび立下がりに要する時間が短く
なる。
以上の効果によって、本実施例のシステムにおいては
デジタル情報読み込みコアシステムの情報読み込みバス
サイクルにおいてデジタル情報出力コアシステムから出
力バッファを介してバスA248上に出力された情報が、バ
スA248上で安定するまでに要する時間を従来例に比べて
短くできる。
デジタル情報読み込みコアシステムの情報読み込みバス
サイクルにおいてデジタル情報出力コアシステムから出
力バッファを介してバスA248上に出力された情報が、バ
スA248上で安定するまでに要する時間を従来例に比べて
短くできる。
以上まとめると、デジタル情報読み込みコアシステム
が必要とする情報信号が、このコアシステムの情報読み
込み時にバスのインダクタンス，キャパシタンス，反射
等によってバス上に不安定になり、この情報読み込みコ
アシステムが必要とするセットアップタイムを満足しな
いことに起因するリードエラーを、上記理由により、本
実施例においては従来例に比べ大幅に低減できる。
が必要とする情報信号が、このコアシステムの情報読み
込み時にバスのインダクタンス，キャパシタンス，反射
等によってバス上に不安定になり、この情報読み込みコ
アシステムが必要とするセットアップタイムを満足しな
いことに起因するリードエラーを、上記理由により、本
実施例においては従来例に比べ大幅に低減できる。
本実施例においては、バッファ239〜244に出力バッフ
ァを、バッファ245〜247に入力バッファを用いたが、こ
れらのバッファはそのバッファに接続されているコアが
情報を入力または出力する時に先に述べた所定の方向に
情報を流せばよく、その他の時には、別の方向に情報を
流す双方向バッファであってもよい。
ァを、バッファ245〜247に入力バッファを用いたが、こ
れらのバッファはそのバッファに接続されているコアが
情報を入力または出力する時に先に述べた所定の方向に
情報を流せばよく、その他の時には、別の方向に情報を
流す双方向バッファであってもよい。
本システム中の終端処理用抵抗R1900〜R4903に関して
は、第２実施例に対する第23図または第24図の例と同様
の効果が得られる。
は、第２実施例に対する第23図または第24図の例と同様
の効果が得られる。
〈第11実施例〉 第13図に示す本発明の第10実施例において、点Ｙから
点Ｒまでの距離は点Ｙから点Ｐまでの距離より長く、点
Ｚから点Ｓまでの距離は点Ｚから点Ｕまでの距離よりも
長い。したがって、システムJ229がシステムC223,シス
テムD224から情報を読み出す場合は、システムH228がシ
ステムA221,システムF226から情報を読み出す場合ほど
にバスA248の端点での反射の影響を除去することは難し
い。
点Ｒまでの距離は点Ｙから点Ｐまでの距離より長く、点
Ｚから点Ｓまでの距離は点Ｚから点Ｕまでの距離よりも
長い。したがって、システムJ229がシステムC223,シス
テムD224から情報を読み出す場合は、システムH228がシ
ステムA221,システムF226から情報を読み出す場合ほど
にバスA248の端点での反射の影響を除去することは難し
い。
そこで、第10実施例のバスA248の他に、バスＡと同じ
数の信号線からなるバスＳを設け、バスＡを構成する各
信号線の各端点と、バスＡを構成する各信号線に対応す
るバスＳを構成する各信号線の各端点とをそれぞれ第16
図に示すように各ビット線ごとに結線して各ビット線ご
とに1bitの１本のループ状信号線とし、これを集めて、
ループ状のバスＣにすることにより、この反射を抑える
ようにしたものが、第14図に示す本発明の第11実施例で
ある。
数の信号線からなるバスＳを設け、バスＡを構成する各
信号線の各端点と、バスＡを構成する各信号線に対応す
るバスＳを構成する各信号線の各端点とをそれぞれ第16
図に示すように各ビット線ごとに結線して各ビット線ご
とに1bitの１本のループ状信号線とし、これを集めて、
ループ状のバスＣにすることにより、この反射を抑える
ようにしたものが、第14図に示す本発明の第11実施例で
ある。
第14図に示す本発明の第11実施例は、出力バッファ80
9〜814と入力バッファ815〜817とデジタル情報を出力す
る機能をもつコアシステムA800〜F805とデジタル情報を
読み込む機能をもつコアシステムG806とH807,J808とバ
スC818とバスB819とから成っている。ここで、コアシス
テムとは必要なデジタル情報の入力または出力の機能を
有するものをいう。コアシステムの例としてはCPU,メモ
リシステムなどがある。
9〜814と入力バッファ815〜817とデジタル情報を出力す
る機能をもつコアシステムA800〜F805とデジタル情報を
読み込む機能をもつコアシステムG806とH807,J808とバ
スC818とバスB819とから成っている。ここで、コアシス
テムとは必要なデジタル情報の入力または出力の機能を
有するものをいう。コアシステムの例としてはCPU,メモ
リシステムなどがある。
コアシステムA800〜F805はそれぞれ、出力バッファ80
9〜814を介してバスC818に接続されており、コアシステ
ムG806,H807,J808はそれぞれ、入力バッファ815〜817を
介してバスC818に接続されている。また、各コアシステ
ムA800〜H807,J808はバスB819を介して互いに接続され
ている。
9〜814を介してバスC818に接続されており、コアシステ
ムG806,H807,J808はそれぞれ、入力バッファ815〜817を
介してバスC818に接続されている。また、各コアシステ
ムA800〜H807,J808はバスB819を介して互いに接続され
ている。
デジタル情報読み込み機能をもつコアシステムG806,H
807,J808のうち、少なくとも１つがデジタル情報ｄを読
み込む時、デジタル情報ｄを読み込むコアシステムは、
バスB819を介して、アドレスおよびコントロール信号を
デジタル情報ｄを出力するコアシステムにそれぞれ送
り、バランスドライブができるようにデジタル情報を出
力する機能をもつコアシステムA800〜F805のうち、少な
くとも２つから、同一デジタル情報ｄをこのデジタル情
報出力するコアシステムに接続されている出力バッファ
にそれぞれ出力できるようにする。
807,J808のうち、少なくとも１つがデジタル情報ｄを読
み込む時、デジタル情報ｄを読み込むコアシステムは、
バスB819を介して、アドレスおよびコントロール信号を
デジタル情報ｄを出力するコアシステムにそれぞれ送
り、バランスドライブができるようにデジタル情報を出
力する機能をもつコアシステムA800〜F805のうち、少な
くとも２つから、同一デジタル情報ｄをこのデジタル情
報出力するコアシステムに接続されている出力バッファ
にそれぞれ出力できるようにする。
さらに、前記デジタル情報ｄを読込みコアシステム
は、前記同一デジタル情報ｄを、バスB819を介して、前
記出力バッファに送り、このデジタル情報出力コアシス
テムからそれに接続されている出力バッファへそれぞれ
出力された同一デジタル情報ｄが、前記デジタル情報読
込みコアシステムのデジタル情報ｄを読み込むバスサイ
クルと同一バスサイクル内でほぼ同時に、それぞれの出
力バッファからバランスドライブによってバスA818に出
力され、前記情報読込みコアシステムがそれらを読み込
みできるようにする。この出力バッファをコントロール
する信号は前記情報を読み込む機能を有するコアシステ
ムから直接に前記出力バッファに送ってもよいし、前記
出力バッファに接続され情報を出力する機能を有するコ
アシステムに前記情報を読み込む機能を有するコアシス
テムから送られるアドレス信号，コントロール信号から
生成し、前記出力バッファに送ってもよい。
は、前記同一デジタル情報ｄを、バスB819を介して、前
記出力バッファに送り、このデジタル情報出力コアシス
テムからそれに接続されている出力バッファへそれぞれ
出力された同一デジタル情報ｄが、前記デジタル情報読
込みコアシステムのデジタル情報ｄを読み込むバスサイ
クルと同一バスサイクル内でほぼ同時に、それぞれの出
力バッファからバランスドライブによってバスA818に出
力され、前記情報読込みコアシステムがそれらを読み込
みできるようにする。この出力バッファをコントロール
する信号は前記情報を読み込む機能を有するコアシステ
ムから直接に前記出力バッファに送ってもよいし、前記
出力バッファに接続され情報を出力する機能を有するコ
アシステムに前記情報を読み込む機能を有するコアシス
テムから送られるアドレス信号，コントロール信号から
生成し、前記出力バッファに送ってもよい。
また、前記情報出力コアシステムおよびこれに接続さ
れている出力バッファをコントロールする信号が、前記
情報読込みコアシステムの読込みバスサイクルにおいて
前記出力バッファをほぼ同時に出力可能状態にして、前
記情報を出力する機能を有するコアシステムからの同一
デジタル情報ｄを、ほぼ同時にバスC818に出力できるよ
うにするならば、前記出力コアシステムおよびこれに接
続されている出力バッファをコントロールする信号を前
記情報を読み込む機能を有するコアシステム以外のも
の，例えば外部装置から発生してもよい。
れている出力バッファをコントロールする信号が、前記
情報読込みコアシステムの読込みバスサイクルにおいて
前記出力バッファをほぼ同時に出力可能状態にして、前
記情報を出力する機能を有するコアシステムからの同一
デジタル情報ｄを、ほぼ同時にバスC818に出力できるよ
うにするならば、前記出力コアシステムおよびこれに接
続されている出力バッファをコントロールする信号を前
記情報を読み込む機能を有するコアシステム以外のも
の，例えば外部装置から発生してもよい。
この時、コアシステムA800〜H807,J808はバスB819に
よって互いに接続されていなくてもよい。
よって互いに接続されていなくてもよい。
第14図に示す本発明の第11実施例において、情報読み
込み機能をもつコアシステムがデジタル情報ｄを読み込
むバスサイクルでは少なくとも２つの出力バッファが前
記同一のデジタル情報ｄをほぼ同時にバスC818に出力す
る。出力バッファは出力時に出力インピーダンスが低く
なり、一般的なTTL出力バッファの場合20〜30Ω程度で
ある。一方、バスの特性インピーダンスは30〜60Ω程度
であり、バスに接続される負荷が増すと下がる傾向にあ
る。
込み機能をもつコアシステムがデジタル情報ｄを読み込
むバスサイクルでは少なくとも２つの出力バッファが前
記同一のデジタル情報ｄをほぼ同時にバスC818に出力す
る。出力バッファは出力時に出力インピーダンスが低く
なり、一般的なTTL出力バッファの場合20〜30Ω程度で
ある。一方、バスの特性インピーダンスは30〜60Ω程度
であり、バスに接続される負荷が増すと下がる傾向にあ
る。
したがって、複数の出力バッファが、ほぼ同時に同一
デジタル情報をバスに出力する本実施例のデジタル情報
伝送用バス駆動方法においては、バスC818上に出力バッ
ファの低い出力インピーダンスに一致する点が複数でき
るから、出力バッファがスイッチングした瞬間のバスの
インピーダンスを出力バッファの出力インピーダンスに
近づけることができる。これにより、出力バッファがス
イッチングした瞬間のバスの各点におけるインピーダン
スを均質化できる。したがって、バスC818上の信号の反
射を従来例に比べ、抑制できる。
デジタル情報をバスに出力する本実施例のデジタル情報
伝送用バス駆動方法においては、バスC818上に出力バッ
ファの低い出力インピーダンスに一致する点が複数でき
るから、出力バッファがスイッチングした瞬間のバスの
インピーダンスを出力バッファの出力インピーダンスに
近づけることができる。これにより、出力バッファがス
イッチングした瞬間のバスの各点におけるインピーダン
スを均質化できる。したがって、バスC818上の信号の反
射を従来例に比べ、抑制できる。
さらに、本実施例では、バスC818はリング状をしてお
り、端がないので、バスC818上の信号の反射をより一層
抑えることができ、バス上の信号をさらに早く安定させ
ることができる。反射を抑える効果とは別に、本実施例
においては、情報読み込みコアシステムが、情報出力コ
アシステムからデジタル情報ｄを読み込む時には、デジ
タル情報ｄを出力するコアの出力バッファは、すべてス
イッチングして、データバスラインには出力インピーダ
ンスの低いバッファが２つ以上接続された状態になるか
ら、出力バッファが１つだけスイッチングする場合に比
べバスドライブ能力が上がり、バスライン上の信号の立
上がりおよび立下がりに要する時間が短くなる。
り、端がないので、バスC818上の信号の反射をより一層
抑えることができ、バス上の信号をさらに早く安定させ
ることができる。反射を抑える効果とは別に、本実施例
においては、情報読み込みコアシステムが、情報出力コ
アシステムからデジタル情報ｄを読み込む時には、デジ
タル情報ｄを出力するコアの出力バッファは、すべてス
イッチングして、データバスラインには出力インピーダ
ンスの低いバッファが２つ以上接続された状態になるか
ら、出力バッファが１つだけスイッチングする場合に比
べバスドライブ能力が上がり、バスライン上の信号の立
上がりおよび立下がりに要する時間が短くなる。
以上の効果によって、本実施例においては、デジタル
情報読み込みコアシステムの情報読み込みバスサイクル
においてデジタル情報出力コアシステムから出力バッフ
ァを介してバスC818上に出力された情報が、バスC818上
で安定するまでに要する時間を従来例に比べて短くでき
る。
情報読み込みコアシステムの情報読み込みバスサイクル
においてデジタル情報出力コアシステムから出力バッフ
ァを介してバスC818上に出力された情報が、バスC818上
で安定するまでに要する時間を従来例に比べて短くでき
る。
以上まとめると、デジタル情報読み込みコアシステム
の必要とする情報信号が、この情報読み込みコアシステ
ムの情報読み込み時にバスのインダクタンス，キャパシ
タンス，反射等によってバス上で不安定になり、この情
報読み込みコアシステムが必要とするセットアップタイ
ムを満足しないことに起因するリードエラーを、上記理
由によって、本実施例においては従来例に比べ大幅に低
減できる。
の必要とする情報信号が、この情報読み込みコアシステ
ムの情報読み込み時にバスのインダクタンス，キャパシ
タンス，反射等によってバス上で不安定になり、この情
報読み込みコアシステムが必要とするセットアップタイ
ムを満足しないことに起因するリードエラーを、上記理
由によって、本実施例においては従来例に比べ大幅に低
減できる。
〈第12実施例〉 第14図に示す第11実施例において、あるデジタル情報
読み込みコアがデジタル情報ｄを読み込む際に、同一デ
ジタル情報ｄをほぼ同時に出力する２つ以上の情報出力
コアを１つにしたものが、第15図に示す本発明の第12実
施例である。
読み込みコアがデジタル情報ｄを読み込む際に、同一デ
ジタル情報ｄをほぼ同時に出力する２つ以上の情報出力
コアを１つにしたものが、第15図に示す本発明の第12実
施例である。
すなわち、第12実施例は、入力バッファ826〜830と出
力バッファ831とデジタル情報を読み込む機能をもつコ
アシステムA820〜E824とデジタル情報を出力する機能を
もつコアシステムF831とバスC832とバスB833とから成っ
ている。コアシステムA820〜E824はそれぞれ、入力バッ
ファ826〜830を介してバスC832に接続されており、コア
システムF825も出力バッファ831を介してバスC832に接
続されている。また各コアシステムA820〜F825はバスB8
22を介して互いに接続されている。
力バッファ831とデジタル情報を読み込む機能をもつコ
アシステムA820〜E824とデジタル情報を出力する機能を
もつコアシステムF831とバスC832とバスB833とから成っ
ている。コアシステムA820〜E824はそれぞれ、入力バッ
ファ826〜830を介してバスC832に接続されており、コア
システムF825も出力バッファ831を介してバスC832に接
続されている。また各コアシステムA820〜F825はバスB8
22を介して互いに接続されている。
コアシステムF825から出力したデジタル情報ｄを情報
読み込み機能を有するコアシステムA820〜E824のうち少
なくとも１つのコアシステムが読み込む時は、このデジ
タル情報読み込み機能をもつコアシステムからの指令に
よりコアシステムF825はデジタル情報ｄの出力を行う。
また、システムF825からの指令に基づき、デジタル情報
読み込み機能を持つコアシステムが読み込みを行うこと
もできる。
読み込み機能を有するコアシステムA820〜E824のうち少
なくとも１つのコアシステムが読み込む時は、このデジ
タル情報読み込み機能をもつコアシステムからの指令に
よりコアシステムF825はデジタル情報ｄの出力を行う。
また、システムF825からの指令に基づき、デジタル情報
読み込み機能を持つコアシステムが読み込みを行うこと
もできる。
本実施例においては、デジタル情報を伝達するバスC8
32に終端がないので、バスC832がループ状ではなく端点
が存在する場合に比べ、バスA832上の信号の反射を少な
くできる。
32に終端がないので、バスC832がループ状ではなく端点
が存在する場合に比べ、バスA832上の信号の反射を少な
くできる。
以上の効果によって、本実施例においては、デジタル
情報読込みコアシステムの情報読み込みバスサイクルに
おいてデジタル情報出力コアシステムF825から出力バッ
ファ831を介してバスC832上に出力された情報が、バスC
832上で安定するまでに要する時間を従来例に比べて短
くできる。
情報読込みコアシステムの情報読み込みバスサイクルに
おいてデジタル情報出力コアシステムF825から出力バッ
ファ831を介してバスC832上に出力された情報が、バスC
832上で安定するまでに要する時間を従来例に比べて短
くできる。
以上まとめると、デジタル情報読み込みコアシステム
の必要とする情報信号が、前記デジタル情報読み込みコ
アシステムの情報読み込み時にバスのインダクタンス，
キャパシタンス，反射等によってバス上で不安定にな
り、この情報読み込みコアシステムが必要とするセット
アップタイムを満足しないことに起因するリードエラー
を、上記理由によって、本実施例においては、従来例に
比べ大幅に低減できる。
の必要とする情報信号が、前記デジタル情報読み込みコ
アシステムの情報読み込み時にバスのインダクタンス，
キャパシタンス，反射等によってバス上で不安定にな
り、この情報読み込みコアシステムが必要とするセット
アップタイムを満足しないことに起因するリードエラー
を、上記理由によって、本実施例においては、従来例に
比べ大幅に低減できる。
本実施例は第10,11実施例等に示した同一デジタル情
報を２つ以上のデジタル情報出力コアシステムから出力
する方式に比べ同一情報を重複して出力するコアシステ
ムに要するコストが不要であり、また重複出力を行うコ
アシステムに要するスペースが空くという点が優れてい
る。本実施例は例えば、CPUがメモリにライトする時な
どに用いることができる。
報を２つ以上のデジタル情報出力コアシステムから出力
する方式に比べ同一情報を重複して出力するコアシステ
ムに要するコストが不要であり、また重複出力を行うコ
アシステムに要するスペースが空くという点が優れてい
る。本実施例は例えば、CPUがメモリにライトする時な
どに用いることができる。
また、コアシステムF825が出力するデジタル情報をデ
ジタル情報読込み機能を有するコアシステムが読み込む
に際し必要なコントロール信号は、コアシステムＦから
ではなく、外部システムから、読み込みを行うコアシス
テムに供給することもできる。
ジタル情報読込み機能を有するコアシステムが読み込む
に際し必要なコントロール信号は、コアシステムＦから
ではなく、外部システムから、読み込みを行うコアシス
テムに供給することもできる。
この時、各コアシステムA820〜F825はバスB833によっ
て互いに接続されている必要はない。
て互いに接続されている必要はない。
また、第15図に示した例では、バスC832に出力バッフ
ァを介して接続されているデジタル情報出力機能を有す
るコアシステムはコアシステムF825のみであったが、コ
アシステムF825と同様の機能をもつ、デジタル情報出力
機能を有するコアシステムが複数個、それぞれ出力バッ
ファを介してバスC832に接続されていてもよく、その時
本実施例と同様の効果を得ることができる。
ァを介して接続されているデジタル情報出力機能を有す
るコアシステムはコアシステムF825のみであったが、コ
アシステムF825と同様の機能をもつ、デジタル情報出力
機能を有するコアシステムが複数個、それぞれ出力バッ
ファを介してバスC832に接続されていてもよく、その時
本実施例と同様の効果を得ることができる。
〈第13実施例〉 本発明の第13実施例を第17図に示す。本実施例のシス
テムは、CPUボード23とメモリボードA24とメモリボード
B25とマザーボード34から成る。CPUボード23にはCPU26
が実装されており、メモリボードA24にはメモリシステ
ムA27が、メモリボードB25にはメモリシステムB28が実
装されている。CPU26,メモリシステムA27,B28のアドレ
ス端子，コントロール端子はそれぞれボード内のバッフ
ァを介してボード内のアドレスバス，コントロールバス
に接続され、さらにマザーボード34上のアドレスバス3
2,コントロールバス910に接続されている。CPU26,メモ
リシステムA27,B28のデータ端子はそれぞれボード内の
バッファを介してボード内のデータバスに接続され、さ
らにマザーボード34上のデータバス33に接続されてい
る。
テムは、CPUボード23とメモリボードA24とメモリボード
B25とマザーボード34から成る。CPUボード23にはCPU26
が実装されており、メモリボードA24にはメモリシステ
ムA27が、メモリボードB25にはメモリシステムB28が実
装されている。CPU26,メモリシステムA27,B28のアドレ
ス端子，コントロール端子はそれぞれボード内のバッフ
ァを介してボード内のアドレスバス，コントロールバス
に接続され、さらにマザーボード34上のアドレスバス3
2,コントロールバス910に接続されている。CPU26,メモ
リシステムA27,B28のデータ端子はそれぞれボード内の
バッファを介してボード内のデータバスに接続され、さ
らにマザーボード34上のデータバス33に接続されてい
る。
これは、第１実施例のシステムＣをCPUボード23に設
け、システムＡをメモリボードA24に設け、システムＢ
をメモリボードＢに設けたことに相当するから、第１実
施例で述べたのと同じ理由により、第１実施例と同じ効
果、すなわち、CPU26のリード時に、データセットアッ
プタイムマージンを従来例に比べ増やし、CPU26が高速
動作していてもデータのセットアップタイム不足による
CPUリードエラーを従来例に比べ低減できる効果があ
る。
け、システムＡをメモリボードA24に設け、システムＢ
をメモリボードＢに設けたことに相当するから、第１実
施例で述べたのと同じ理由により、第１実施例と同じ効
果、すなわち、CPU26のリード時に、データセットアッ
プタイムマージンを従来例に比べ増やし、CPU26が高速
動作していてもデータのセットアップタイム不足による
CPUリードエラーを従来例に比べ低減できる効果があ
る。
データバス33に第20図に示すような終端処理抵抗R531
3〜R8316を取り付けると、データバス上の信号をより早
く安定させることができ、より効果的である。その際
は、第２実施例に対する第23図または第24図の例と同様
の利点が得られる。
3〜R8316を取り付けると、データバス上の信号をより早
く安定させることができ、より効果的である。その際
は、第２実施例に対する第23図または第24図の例と同様
の利点が得られる。
ここでは、バスからデジタルデータを読み込む装置が
CPUである場合について述べたが、バスからデジタルデ
ータを読み込む装置であればCPU以外の装置であっても
本発明を実施できる。そのような場合にも、本実施例と
同様にシステムを構成すれば、本実施例と同様の効果が
得られる。
CPUである場合について述べたが、バスからデジタルデ
ータを読み込む装置であればCPU以外の装置であっても
本発明を実施できる。そのような場合にも、本実施例と
同様にシステムを構成すれば、本実施例と同様の効果が
得られる。
また、バスに信号を出力する装置として本実施例で
は、データバスに出力するメモリシステムを例とした
が、バスに信号を出す装置であれば、バスがデータバス
以外のバスであってもよいし、出力装置がメモリシステ
ム以外の装置であってもよく、そのような場合も本実施
例と同様にシステムを構成すれば、本実施例と同様の効
果が得られる。
は、データバスに出力するメモリシステムを例とした
が、バスに信号を出す装置であれば、バスがデータバス
以外のバスであってもよいし、出力装置がメモリシステ
ム以外の装置であってもよく、そのような場合も本実施
例と同様にシステムを構成すれば、本実施例と同様の効
果が得られる。
〈第14実施例〉 本発明の第14実施例を第18図に示す。
本実施例のデジタル情報伝達装置は、CPUボード250,2
52,254,256,258とメモリボード249,251,253,255,257,25
9とマザーボード273から成る。CPUボード250,252,254,2
56,258にはそれぞれCPU261,263,265,267,269が実装され
ており、メモリボード249,251,253,255,257,259にはそ
れぞれメモリシステム260,262,264,266,268,270が実装
されている。
52,254,256,258とメモリボード249,251,253,255,257,25
9とマザーボード273から成る。CPUボード250,252,254,2
56,258にはそれぞれCPU261,263,265,267,269が実装され
ており、メモリボード249,251,253,255,257,259にはそ
れぞれメモリシステム260,262,264,266,268,270が実装
されている。
各CPUとメモリのアドレス端子，コントロール端子
は，それぞれバッファを介して各ボード内のアドレスバ
ス，コントロールバスに接続され、さらにマザーボード
内のアドレスバス72、コントロールバス911に接続され
ている。各データ端子はそれぞれバッファを介して各ボ
ード内のデータバスに接続され、さらにマザーボード内
のデータバス271に接続されている。
は，それぞれバッファを介して各ボード内のアドレスバ
ス，コントロールバスに接続され、さらにマザーボード
内のアドレスバス72、コントロールバス911に接続され
ている。各データ端子はそれぞれバッファを介して各ボ
ード内のデータバスに接続され、さらにマザーボード内
のデータバス271に接続されている。
また、データバス271には第13図のR1〜R4のように、
終端処理用抵抗を取り付けてもよい。
終端処理用抵抗を取り付けてもよい。
本実施例は第13図に示す第10実施例においてデジタル
情報を出力する機能を有するシステムをメモリボード24
9,251,253,255,257,259に設け、デジタル情報を入力す
る機能を有するシステムをCPUボード250,252,254,256,2
58に設けたことを相当するから、第10実施例の場合と同
様の理由により、同様の効果、すなわち、CPUがメモリ
システムからデータを読出す際に、データバス上の信号
を従来よりも早く安定させ、データのセットアップタイ
ムマージンを従来例に比べて増やし、CPUの高速動作時
においても、データのセットアップタイム不足によるCP
Uリードエラーを従来例に比べ減らすことができる効果
がある。
情報を出力する機能を有するシステムをメモリボード24
9,251,253,255,257,259に設け、デジタル情報を入力す
る機能を有するシステムをCPUボード250,252,254,256,2
58に設けたことを相当するから、第10実施例の場合と同
様の理由により、同様の効果、すなわち、CPUがメモリ
システムからデータを読出す際に、データバス上の信号
を従来よりも早く安定させ、データのセットアップタイ
ムマージンを従来例に比べて増やし、CPUの高速動作時
においても、データのセットアップタイム不足によるCP
Uリードエラーを従来例に比べ減らすことができる効果
がある。
本実施例では、CPUボード数は５枚，メモリボード数
は６枚であったが、ボード数がこれより増えても、減っ
ても、本実施例と全く同様にシステムを構成すれば、本
実施例と同様の効果が得られる。
は６枚であったが、ボード数がこれより増えても、減っ
ても、本実施例と全く同様にシステムを構成すれば、本
実施例と同様の効果が得られる。
また、ここでは、バスからデジタルデータを読み込む
装置がCPUである場合について述べたが、バスからデジ
タルデータを読み込む装置であればCPU以外の装置であ
っても本発明を実施できる。そのような場合にも本実施
例と同様にシステムを構成すれば、本実施例と同様の効
果が得られる。
装置がCPUである場合について述べたが、バスからデジ
タルデータを読み込む装置であればCPU以外の装置であ
っても本発明を実施できる。そのような場合にも本実施
例と同様にシステムを構成すれば、本実施例と同様の効
果が得られる。
さらに、バスにデジタル情報を出力する装置として本
実施例ではデータバスにデジタル信号を出力するメモリ
システムを例としたが、バスにデジタル信号を出す装置
であれば、バスがデータバス以外のバスであってもよい
し、出力装置がメモリシステム以外の装置であってもよ
く、そのような場合も本実施例と同様にシステムを構成
すれば、本実施例と同様の効果が得られる。
実施例ではデータバスにデジタル信号を出力するメモリ
システムを例としたが、バスにデジタル信号を出す装置
であれば、バスがデータバス以外のバスであってもよい
し、出力装置がメモリシステム以外の装置であってもよ
く、そのような場合も本実施例と同様にシステムを構成
すれば、本実施例と同様の効果が得られる。
本発明によれば、デジタル情報伝送装置において、デ
ジタル情報読込みコアシステムの情報読み込みバスサイ
クルにおいてデジタル情報出力コアシステムから出力バ
ッファを介してバス上に出力された情報が、バス上に出
力され始めてから安定するまでに要する時間を従来例に
比べて短くできる。
ジタル情報読込みコアシステムの情報読み込みバスサイ
クルにおいてデジタル情報出力コアシステムから出力バ
ッファを介してバス上に出力された情報が、バス上に出
力され始めてから安定するまでに要する時間を従来例に
比べて短くできる。
したがって、デジタル情報読み込みコアシステムの必
要とする情報信号が、前記デジタル情報読み込みコアシ
ステムの情報読み込み時にバスのインダクタンス，キャ
パシタンス，反射等によってバス上で不安定になり、こ
の情報読み込みコアシステムが必要とするセットアップ
タイムを満足しないことに起因するリードエラーを、従
来例に比べ大幅に低減できる。また、２つ以上のデジタ
ル情報出力システムから、情報読み込みコアシステムの
同一バスサイクルに出力されたデジタル情報を比較し、
その結果を情報読込み機能を有するコアシステムに送っ
た場合は、両情報が不一致であった場合のリードエラー
を防ぐ効果もある。
要とする情報信号が、前記デジタル情報読み込みコアシ
ステムの情報読み込み時にバスのインダクタンス，キャ
パシタンス，反射等によってバス上で不安定になり、こ
の情報読み込みコアシステムが必要とするセットアップ
タイムを満足しないことに起因するリードエラーを、従
来例に比べ大幅に低減できる。また、２つ以上のデジタ
ル情報出力システムから、情報読み込みコアシステムの
同一バスサイクルに出力されたデジタル情報を比較し、
その結果を情報読込み機能を有するコアシステムに送っ
た場合は、両情報が不一致であった場合のリードエラー
を防ぐ効果もある。
第１図は本発明によるデジタル情報伝装装置の第１実施
例を示す図、第２図は本発明によるデジタル情報伝送装
置の第２実施例を示す図、第３図は第２実施例における
メモリマッピングを示す図、第４図は第１図実施例のタ
イミングチャート、第５図は本発明によるデジタル情報
伝送装置の第３実施例を示す図、第６図は本発明による
デジタル情報伝送装置の第４実施例を示す図、第７図は
本発明によるデジタル情報伝送装置の第５実施例を示す
図、第８図は第５実施例におけるメモリマッピングを示
す図、第９図は本発明によるデジタル情報伝送装置の第
６実施例を示す図、第10図は本発明によるデジタル情報
伝送装置の第７実施例を示す図、第11図は本発明による
デジタル情報伝送装置の第８実施例を示す図、第12図は
本発明によるデジタル情報伝送装置の第９実施例を示す
図、第13図は本発明によるデジタル情報伝送装置の第10
実施例を示す図、第14図は本発明によるデジタル情報伝
送装置の第11実施例を示す図、第15図は本発明によるデ
ジタル情報伝送装置の第12実施例を示す図、第16図はル
ープ状バスの形成方法を示す図、第17図は本発明による
デジタル情報伝送装置の第13実施例を示す図、第18図は
本発明によるデジタル情報伝送装置の第14実施例を示す
図、第19図および第20図は第１実施例における終端抵抗
に対する本発明の効果を説明する図、第21図および第22
図は第８実施例における終端抵抗に対する本発明の効果
を説明する図、第23図および第24図は第２実施例におけ
る終端抵抗に対する本発明の効果を説明する図、第25図
は従来技術におけるCPUライトサイクル時のデータのセ
ットアップタイムの説明図、第26図は従来技術における
CPUリードサイクル時のデータのセットアップタイムの
説明図、第27図および第28図は従来技術におけるデジタ
ル情報伝送バス上の信号を速やかに安定させるための手
段の一例を示す図である。 23…CPUボード、24…メモリボードＡ、25…メモリボー
ドＢ、26…CPU、27…メモリシステムＡ、28…メモリシ
ステムＢ、29〜31…コネクタ、32…アドレスバス、33…
データバス、34…マザーボード、198…コアシステム
Ａ、201…コアシステムＢ、205…コアシステムＣ、207
…バス、250,252,254,256,258…CPUボード、249,251,25
3,255,257,259…メモリボード、260,262,264,266,268,2
70…メモリシステム、261,263,265,267,269…CPU、271
…データバス、272…アドレスバス、273…マザーボー
ド、617…アドレス変換ユニットＡ、618…アドレス変換
ユニットＢ、708…コントロールバス、239〜244…出力
バッファ、245〜247…入力バッファ、248…バスＡ、720
…バスＢ、809〜814…出力バッファ、815〜817…入力バ
ッファ、818…バスＣ、819…バスＢ、826〜830…入力バ
ッファ、831…出力バッファ、832…バスＣ、833…バス
Ｂ。
例を示す図、第２図は本発明によるデジタル情報伝送装
置の第２実施例を示す図、第３図は第２実施例における
メモリマッピングを示す図、第４図は第１図実施例のタ
イミングチャート、第５図は本発明によるデジタル情報
伝送装置の第３実施例を示す図、第６図は本発明による
デジタル情報伝送装置の第４実施例を示す図、第７図は
本発明によるデジタル情報伝送装置の第５実施例を示す
図、第８図は第５実施例におけるメモリマッピングを示
す図、第９図は本発明によるデジタル情報伝送装置の第
６実施例を示す図、第10図は本発明によるデジタル情報
伝送装置の第７実施例を示す図、第11図は本発明による
デジタル情報伝送装置の第８実施例を示す図、第12図は
本発明によるデジタル情報伝送装置の第９実施例を示す
図、第13図は本発明によるデジタル情報伝送装置の第10
実施例を示す図、第14図は本発明によるデジタル情報伝
送装置の第11実施例を示す図、第15図は本発明によるデ
ジタル情報伝送装置の第12実施例を示す図、第16図はル
ープ状バスの形成方法を示す図、第17図は本発明による
デジタル情報伝送装置の第13実施例を示す図、第18図は
本発明によるデジタル情報伝送装置の第14実施例を示す
図、第19図および第20図は第１実施例における終端抵抗
に対する本発明の効果を説明する図、第21図および第22
図は第８実施例における終端抵抗に対する本発明の効果
を説明する図、第23図および第24図は第２実施例におけ
る終端抵抗に対する本発明の効果を説明する図、第25図
は従来技術におけるCPUライトサイクル時のデータのセ
ットアップタイムの説明図、第26図は従来技術における
CPUリードサイクル時のデータのセットアップタイムの
説明図、第27図および第28図は従来技術におけるデジタ
ル情報伝送バス上の信号を速やかに安定させるための手
段の一例を示す図である。 23…CPUボード、24…メモリボードＡ、25…メモリボー
ドＢ、26…CPU、27…メモリシステムＡ、28…メモリシ
ステムＢ、29〜31…コネクタ、32…アドレスバス、33…
データバス、34…マザーボード、198…コアシステム
Ａ、201…コアシステムＢ、205…コアシステムＣ、207
…バス、250,252,254,256,258…CPUボード、249,251,25
3,255,257,259…メモリボード、260,262,264,266,268,2
70…メモリシステム、261,263,265,267,269…CPU、271
…データバス、272…アドレスバス、273…マザーボー
ド、617…アドレス変換ユニットＡ、618…アドレス変換
ユニットＢ、708…コントロールバス、239〜244…出力
バッファ、245〜247…入力バッファ、248…バスＡ、720
…バスＢ、809〜814…出力バッファ、815〜817…入力バ
ッファ、818…バスＣ、819…バスＢ、826〜830…入力バ
ッファ、831…出力バッファ、832…バスＣ、833…バス
Ｂ。
Claims (8)
- 【請求項１】デジタル情報伝送用バスシステムと、当該
情報伝送バスシステムにデジタル情報を出力する機能を
もつバッファを有する複数の情報出力システムと、前記
デジタル情報を前記情報伝送バスシステムから取り込む
機能をもつバッファを有する情報読み込みシステムとを
備えたデジタル情報伝送装置において、 前記複数のデジタル情報出力システムのうち少なくとも
２つのデジタル情報出力システムが、前記情報読み込み
システムの情報読み込み同一バスサイクルに、前記情報
読み込みシステムの読み込むべき同一の情報を前記情報
伝送用バスシステムにそれぞれ出力する手段を備えたこ
とを特徴とするデジタル情報伝送装置。 - 【請求項２】請求項１に記載のデジタル情報伝送装置に
おいて、 前記デジタル情報伝送用バスを構成する各信号ライン
が、それぞれループ状であることを特徴とするデジタル
情報伝送装置。 - 【請求項３】請求項１に記載のデジタル情報伝送装置に
おいて、 前記デジタル情報伝送用バスを構成する各信号ラインの
数と同数の信号ラインからなるバスを設け、当該バスを
構成する信号ラインの各端点と前記デジタル情報伝送用
バスを構成する各信号ラインの対応する各端点とをそれ
ぞれ信号ライン１本毎に結線したことを特徴とするデジ
タル情報伝送装置。 - 【請求項４】請求項１〜３のいずれか一項に記載のデジ
タル情報伝送装置において、 前記デジタル情報出力システムからそれぞれ出力される
デジタル情報を相互比較する比較手段と、当該比較結果
を前記デジタル情報読み込みシステムに通知する手段と
を設けたことを特徴とするデジタル情報伝送装置。 - 【請求項５】請求項１に記載のデジタル情報伝送装置に
おいて、 前記バスに終端処理抵抗を設けたことを特徴とするデジ
タル情報伝送装置。 - 【請求項６】デジタル情報伝送用バスシステムと、当該
情報伝送用バスシステムにデジタル情報を出力する機能
をもつバッファを有する情報出力システムと、前記デジ
タル情報を前記情報伝送用バスシステムから取り込む機
能をもつバッファを有する情報読み込みシステムとを備
えたデジタル情報伝送装置において、 前記デジタル情報伝送用バスを構成する各信号ラインの
数と同数の信号ラインからなるバスを設け、当該バスを
構成する信号ラインの各端点と前記デジタル情報伝送用
バスを構成する各信号ラインの対応する各端点とをそれ
ぞれ信号ライン１本毎に結線したことを特徴とするデジ
タル情報伝送装置。 - 【請求項７】複数のデジタル情報出力システムのバッフ
ァからデジタル情報を情報伝送バスシステムに出力し、
当該バスを通して前記デジタル情報をデジタル情報入力
システムのバッファに入力するデジタル情報伝送装置の
情報伝送バスシステム駆動方法において、 前記複数のデジタル情報出力システムのうち少なくとも
２つのデジタル情報出力システムが、前記情報読み込み
システムの情報読み込みと同一バスサイクルに、前記前
記情報読み込みシステムに読み込むべき同一の情報を前
記情報伝送用バスシステムにそれぞれ出力することを特
徴とする情報伝送バスシステム駆動方法。 - 【請求項８】請求項７に記載の情報伝送バスシステム駆
動方法において、 前記デジタル情報出力システムからそれぞれ出力される
デジタル情報を相互比較し、当該比較結果を前記デジタ
ル情報読み込みシステムに通知することを特徴とする情
報伝送バスシステム駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1309869A JP2555455B2 (ja) | 1988-11-29 | 1989-11-29 | デジタル情報伝送装置および情報伝送バスシステム駆動方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30130388 | 1988-11-29 | ||
| JP63-301303 | 1988-11-29 | ||
| JP1309869A JP2555455B2 (ja) | 1988-11-29 | 1989-11-29 | デジタル情報伝送装置および情報伝送バスシステム駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02224050A JPH02224050A (ja) | 1990-09-06 |
| JP2555455B2 true JP2555455B2 (ja) | 1996-11-20 |
Family
ID=26562633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1309869A Expired - Fee Related JP2555455B2 (ja) | 1988-11-29 | 1989-11-29 | デジタル情報伝送装置および情報伝送バスシステム駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2555455B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6120349A (ja) * | 1984-07-06 | 1986-01-29 | Hitachi Ltd | Ｌｓｉ集合体 |
| JPS6149271A (ja) * | 1984-08-16 | 1986-03-11 | Sharp Corp | 半導体装置 |
-
1989
- 1989-11-29 JP JP1309869A patent/JP2555455B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02224050A (ja) | 1990-09-06 |
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