JPS6024661A - 入出力カ−ドのインタ−ロツク方法 - Google Patents
入出力カ−ドのインタ−ロツク方法Info
- Publication number
- JPS6024661A JPS6024661A JP58131017A JP13101783A JPS6024661A JP S6024661 A JPS6024661 A JP S6024661A JP 58131017 A JP58131017 A JP 58131017A JP 13101783 A JP13101783 A JP 13101783A JP S6024661 A JPS6024661 A JP S6024661A
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- JP
- Japan
- Prior art keywords
- circuit
- input
- output
- signal
- control
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は複数の入出力コントロールエレクトロニクス（
以下ＣＥ）をもつ入出力装置に係シ、特に、プロセッサ
からのアクセスに対し、故障時において多重動作が問題
となる入出力装置に関する。
以下ＣＥ）をもつ入出力装置に係シ、特に、プロセッサ
からのアクセスに対し、故障時において多重動作が問題
となる入出力装置に関する。
本装置のシステム構成を第１図に示す。プロセッサ１よ
シ入出力装置の選択信号がアドレスバス５を通じ、デー
タバス６には入出力データが、コントロールバス７には
読み書きに関する制御信号が転送されている。今、プロ
セッサ１よシ被制御機器４に対する制御出力を例にとる
と、プロセッサ１よ多出力装置に対する選択信号がアド
レスバス５に転送され、その選択信号に対応したＣＥ（
２−１〜２−ｎ）が各々データバス６からは出力データ
（機器信号、制御信号等）、コントロールバス７からは
「出力」の制御信号を受けと９、その受信信号に対応し
た出力回路（３−１−１〜３− ｎ −ｍ ）を通じ、
（歳器４に出力される。この場合、選択されたＣＥはア
ドレスバスからの出力装置の選択信号によってのみ選択
の認識判断をしており、そのため、アドレスバスのデコ
ード回路の異常時等に複数のＣＥが同時に動作し、多重
動作が起こシ得るという欠点があった。
シ入出力装置の選択信号がアドレスバス５を通じ、デー
タバス６には入出力データが、コントロールバス７には
読み書きに関する制御信号が転送されている。今、プロ
セッサ１よシ被制御機器４に対する制御出力を例にとる
と、プロセッサ１よ多出力装置に対する選択信号がアド
レスバス５に転送され、その選択信号に対応したＣＥ（
２−１〜２−ｎ）が各々データバス６からは出力データ
（機器信号、制御信号等）、コントロールバス７からは
「出力」の制御信号を受けと９、その受信信号に対応し
た出力回路（３−１−１〜３− ｎ −ｍ ）を通じ、
（歳器４に出力される。この場合、選択されたＣＥはア
ドレスバスからの出力装置の選択信号によってのみ選択
の認識判断をしており、そのため、アドレスバスのデコ
ード回路の異常時等に複数のＣＥが同時に動作し、多重
動作が起こシ得るという欠点があった。
本発明の目的は、アドレスバスのデコード回路笠に異常
が起こっても、複数ＣＥの同時動作を防ぐことによシ、
多重動作を起こさない入出力装置を提供するにある。
が起こっても、複数ＣＥの同時動作を防ぐことによシ、
多重動作を起こさない入出力装置を提供するにある。
本発明は、複数のＣＥからなる入出力装置において、プ
ロセッサからのＣＥへのアクセスが単独にアドレスバス
のみによシ行なわれていることに着目し、０８間に相互
関係を持たせ、ひとつのＣＥが動作した場合には、他の
ＣＥが動作していないことを判別することによって、０
８間でインターロックをかけ合い、多重動作の防止を図
ったものである。
ロセッサからのＣＥへのアクセスが単独にアドレスバス
のみによシ行なわれていることに着目し、０８間に相互
関係を持たせ、ひとつのＣＥが動作した場合には、他の
ＣＥが動作していないことを判別することによって、０
８間でインターロックをかけ合い、多重動作の防止を図
ったものである。
第２図、第３図を用いて本発明の一実施例（ＣＥが２枚
の場合）を説明する。第２図は本発明による装置構成図
である。プロセッサ１から出力されたアドレス信号、デ
ーター信号、コントロール信号は各々、アドレスバス５
、データーバス６、コントロールバス７を通じて、アド
レス信号は選択制御回路１０、データー信号はバッファ
９、コントロール信号はｌＮ−０ＵＴ制御回路８に人力
される。コントロール信号はｌＮ−０ＵＴ制（ｔ１１回
路８を通じ、バッファ９及び選択制御回路１０に入力さ
れ、今回の制御が１入力」或いは「出力」であることを
知らせる。又、選択制御回路１０には他のＣＥからの不
動作信号が入力され、不動作信号とのＡＮＤ条件で選択
信号が駆動回路１１に出力される。駆動回路１１はデー
タバッファ９からのデーター信号と選択制御回路１０か
らの選択信号によシ、入出力回路３−１−１〜３−１−
ｍのうち対応した入出力回路に制御信号を出力する。
の場合）を説明する。第２図は本発明による装置構成図
である。プロセッサ１から出力されたアドレス信号、デ
ーター信号、コントロール信号は各々、アドレスバス５
、データーバス６、コントロールバス７を通じて、アド
レス信号は選択制御回路１０、データー信号はバッファ
９、コントロール信号はｌＮ−０ＵＴ制御回路８に人力
される。コントロール信号はｌＮ−０ＵＴ制（ｔ１１回
路８を通じ、バッファ９及び選択制御回路１０に入力さ
れ、今回の制御が１入力」或いは「出力」であることを
知らせる。又、選択制御回路１０には他のＣＥからの不
動作信号が入力され、不動作信号とのＡＮＤ条件で選択
信号が駆動回路１１に出力される。駆動回路１１はデー
タバッファ９からのデーター信号と選択制御回路１０か
らの選択信号によシ、入出力回路３−１−１〜３−１−
ｍのうち対応した入出力回路に制御信号を出力する。
第３図は本発明による選択制御回路図である。
アドレスバス５よシ出力されたアドレス信号は、比較口
＃６１３、デコード回路１４、及び、アンド素子１５、
インバート素子１６に入力される。比較回路１３では、
アドレスバス５よ少入力されたアドレス信号と、アドレ
ス設定回路１２で設定されたアドレスを比較し、同一で
あれば、デコード回路１４に出力許可信号を出力する。
＃６１３、デコード回路１４、及び、アンド素子１５、
インバート素子１６に入力される。比較回路１３では、
アドレスバス５よ少入力されたアドレス信号と、アドレ
ス設定回路１２で設定されたアドレスを比較し、同一で
あれば、デコード回路１４に出力許可信号を出力する。
デコード回路１４では、ｌＮ−０ＵＴ制御回路からの「
出力」制御信号と、比較回路１３からの出力許可信号に
よシ、選択信号を出力する。
出力」制御信号と、比較回路１３からの出力許可信号に
よシ、選択信号を出力する。
他のＣＥが不動作であれば、ＡＮＤ素子１５か１４から
へ選択゛制御回路１０から出力される。もし、他のＣＥ
が動作していれば、Ａ’Ｎ Ｄ素子１５からは、動作可
能信号は出力されず、デコード１４からの選択信号は選
択制御回路１０からは出力されない。
へ選択゛制御回路１０から出力される。もし、他のＣＥ
が動作していれば、Ａ’Ｎ Ｄ素子１５からは、動作可
能信号は出力されず、デコード１４からの選択信号は選
択制御回路１０からは出力されない。
又、インバート素子１６からは、他のＣＥに対して、本
ＣＥの不動作信号が出力され、他のＣ’Ｈの動作可能条
件として、他の−ＣＥの選択制御回路に入力される。な
お、１７はアンド素子である。
ＣＥの不動作信号が出力され、他のＣ’Ｈの動作可能条
件として、他の−ＣＥの選択制御回路に入力される。な
お、１７はアンド素子である。
本発明によれば、０８間の相互インターロックによシ、
アドレスバスのデコード回路等に異常が起っても、複数
ＣＥの同時動作が防げる。
アドレスバスのデコード回路等に異常が起っても、複数
ＣＥの同時動作が防げる。
第１図は従来の入出力装置のブロック図、第２図は本発
明の一実施例のブロック図、第３図は本発明による選択
制御回路図である。 １・・・プロセッサ、２・・・コントロールエレクトロ
ニクス（ＣＥ）、３・・・入出力回路、訃・・アドレス
バス、６・・・データバス、７・・・コントロールバス
、８・・・ｌＮ−０ＵＴ制御回路、９・・・バッファ、
１０・・・）、／ 茅１［Ｕ ｌ ；ｆ２ 図
明の一実施例のブロック図、第３図は本発明による選択
制御回路図である。 １・・・プロセッサ、２・・・コントロールエレクトロ
ニクス（ＣＥ）、３・・・入出力回路、訃・・アドレス
バス、６・・・データバス、７・・・コントロールバス
、８・・・ｌＮ−０ＵＴ制御回路、９・・・バッファ、
１０・・・）、／ 茅１［Ｕ ｌ ；ｆ２ 図
Claims (1)
- 【特許請求の範囲】 １、共通のプロセッサを通じ、アドレスバス、コントロ
ールバス、データバスによシ結ばれ、アドレスバスから
の信号をデコードして、個別認識、を行なう入出力コン
トロールエレクトロニクスによる入出力方法において、 前記各入出力コントロールエレクトロニクス間で、不動
作信号を互いに送信することによって多重動作を防止す
ることを特徴とする入出力カードのインターロック方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131017A JPS6024661A (ja) | 1983-07-20 | 1983-07-20 | 入出力カ−ドのインタ−ロツク方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131017A JPS6024661A (ja) | 1983-07-20 | 1983-07-20 | 入出力カ−ドのインタ−ロツク方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6024661A true JPS6024661A (ja) | 1985-02-07 |
Family
ID=15048042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58131017A Pending JPS6024661A (ja) | 1983-07-20 | 1983-07-20 | 入出力カ−ドのインタ−ロツク方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024661A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5335443A (en) * | 1976-09-14 | 1978-04-01 | Fujitsu Ltd | Double address preventing method |
| JPS564824A (en) * | 1979-06-25 | 1981-01-19 | Meidensha Electric Mfg Co Ltd | Detector of multiple selection in computer system |
| JPS567129A (en) * | 1979-06-29 | 1981-01-24 | Mitsubishi Electric Corp | Device selection circuit |
| JPS58119023A (ja) * | 1981-12-31 | 1983-07-15 | Fujitsu Ltd | 多重アドレス設定検出回路 |
-
1983
- 1983-07-20 JP JP58131017A patent/JPS6024661A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5335443A (en) * | 1976-09-14 | 1978-04-01 | Fujitsu Ltd | Double address preventing method |
| JPS564824A (en) * | 1979-06-25 | 1981-01-19 | Meidensha Electric Mfg Co Ltd | Detector of multiple selection in computer system |
| JPS567129A (en) * | 1979-06-29 | 1981-01-24 | Mitsubishi Electric Corp | Device selection circuit |
| JPS58119023A (ja) * | 1981-12-31 | 1983-07-15 | Fujitsu Ltd | 多重アドレス設定検出回路 |
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