JPH03125535A - 制御バス接続回路 - Google Patents
制御バス接続回路Info
- Publication number
- JPH03125535A JPH03125535A JP26446089A JP26446089A JPH03125535A JP H03125535 A JPH03125535 A JP H03125535A JP 26446089 A JP26446089 A JP 26446089A JP 26446089 A JP26446089 A JP 26446089A JP H03125535 A JPH03125535 A JP H03125535A
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- control bus
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- 230000005540 biological transmission Effects 0.000 abstract description 11
- 230000008054 signal transmission Effects 0.000 abstract 1
- 230000000087 stabilizing effect Effects 0.000 abstract 1
- 238000004080 punching Methods 0.000 description 20
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
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- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子交換機に関し、特に制御バス接続回路に関
するものである。
するものである。
従来、この種の制御バス接続回路においては、第3図、
第4図に示すように、中央制御装置が各加入者装置およ
びトランク装置の状態の走査を行なうための読出し命令
の実行時、上記中央制御装置は、アドレス信号を送出す
ると直ちに読出しデータの受信状態となる。
第4図に示すように、中央制御装置が各加入者装置およ
びトランク装置の状態の走査を行なうための読出し命令
の実行時、上記中央制御装置は、アドレス信号を送出す
ると直ちに読出しデータの受信状態となる。
第3図において、中央制御装置100は、アドレス打ち
抜き信号作成回路110、アドレス送出回路120、送
信データ送出回路140、受信データ認識回路150、
データ打ち抜き信号作成回路160、ゲート制御信号作
成回路170、反転回路180、制御バス・インタフェ
ース・ゲート回路330,340,350を有している
。
抜き信号作成回路110、アドレス送出回路120、送
信データ送出回路140、受信データ認識回路150、
データ打ち抜き信号作成回路160、ゲート制御信号作
成回路170、反転回路180、制御バス・インタフェ
ース・ゲート回路330,340,350を有している
。
また、加入者装置およびトランク装置200は、データ
作成回路210、データ受信回路220、アドレス認識
回路230、ゲート制御信号作成回路240、反転回路
250、制御バス・インタフェース・ゲート回路360
,370.380を有している。
作成回路210、データ受信回路220、アドレス認識
回路230、ゲート制御信号作成回路240、反転回路
250、制御バス・インタフェース・ゲート回路360
,370.380を有している。
さらに、300は制御バス、310はアドレス打ち抜き
信号線、320はデータ打ち抜き信号線、390は抵抗
器である。
信号線、320はデータ打ち抜き信号線、390は抵抗
器である。
上述した従来の制御バス接続回路は、第3図に示すよう
な構成となっており、制御バス300は抵抗器390を
介し高レベル電源の端子Tに接続されていて、アイドル
状態(無呼状態)時には制御バス300上はデータ無論
理のHレベル「1」となっている。
な構成となっており、制御バス300は抵抗器390を
介し高レベル電源の端子Tに接続されていて、アイドル
状態(無呼状態)時には制御バス300上はデータ無論
理のHレベル「1」となっている。
ここで、中央制御装置100が各加入者装置およびトラ
ンク装置200,201に対して読出し命令を実行する
場合、未実装の装置番号へのアクセス時のアドレス送出
直後に加入者装置およびトランク装置からのデータの送
出かないため、制御バス300上はハイ・インピーダン
ス状態となる。
ンク装置200,201に対して読出し命令を実行する
場合、未実装の装置番号へのアクセス時のアドレス送出
直後に加入者装置およびトランク装置からのデータの送
出かないため、制御バス300上はハイ・インピーダン
ス状態となる。
このとき、この装置番号に対するアドレス信号が低レベ
ルrOJである場合、第4図(b)に示すように、制御
アドレス・データ多重線レベル波形は、低レベル「0」
からプルアップ抵抗器390によって制御バス300上
のデータ無論理である高レベル「1」が確定されるまで
には、その波形がなまって時間がかかるので、前記中央
制御装置内の受信データ認識回路150が、読出しデー
タを誤って、装置がないにもかかわらず装置があるかの
ように誤認識してしまう場合があった。
ルrOJである場合、第4図(b)に示すように、制御
アドレス・データ多重線レベル波形は、低レベル「0」
からプルアップ抵抗器390によって制御バス300上
のデータ無論理である高レベル「1」が確定されるまで
には、その波形がなまって時間がかかるので、前記中央
制御装置内の受信データ認識回路150が、読出しデー
タを誤って、装置がないにもかかわらず装置があるかの
ように誤認識してしまう場合があった。
また、この誤認識を防ぐために、プルアップ抵抗器39
0によって制御バス300上で高レベル「1」が確定す
るタイミングまで読出しデータ受信を遅らせると、通常
の読出し命令時間も長くなることにより、中央制御装置
の処理能力が低下するという欠点があった。
0によって制御バス300上で高レベル「1」が確定す
るタイミングまで読出しデータ受信を遅らせると、通常
の読出し命令時間も長くなることにより、中央制御装置
の処理能力が低下するという欠点があった。
なお、第4図で、<8+は制御アドレス・データ多重バ
ス300の信号を示し、(C)はアドレス打ち抜き信号
a、(dlはデータ打ち抜き信号b、(e)はアドレス
送出信号C1(f)はデータ送出信号d、fglはデー
タ送出信号eを示す。また、期間TAは加入者装置およ
びトランク装置200に対する書込み命令実行時を示し
、期間TBは加入者装置およびトランク装置200に対
する読出し命令実行時、期間TCは未実装装置201に
対する読出し命令実行時を示す。
ス300の信号を示し、(C)はアドレス打ち抜き信号
a、(dlはデータ打ち抜き信号b、(e)はアドレス
送出信号C1(f)はデータ送出信号d、fglはデー
タ送出信号eを示す。また、期間TAは加入者装置およ
びトランク装置200に対する書込み命令実行時を示し
、期間TBは加入者装置およびトランク装置200に対
する読出し命令実行時、期間TCは未実装装置201に
対する読出し命令実行時を示す。
このような課題を解決するために本発明は、中央制御装
置が加入者装置およびトランク装置からのデータを読み
出す場合にアドレス信号送出直後に制御バスに対し該制
御バス上データ無しと同一論理のデータを作成して一定
時間送出するバス安定信号送出回路を中央制御装置内に
設けるようにしたものである。
置が加入者装置およびトランク装置からのデータを読み
出す場合にアドレス信号送出直後に制御バスに対し該制
御バス上データ無しと同一論理のデータを作成して一定
時間送出するバス安定信号送出回路を中央制御装置内に
設けるようにしたものである。
本発明による制御バス接続回路においては、加入者装置
およびトランク装置が未実装である装置番号へのアクセ
ス時の制御信号(アドレス)から制御情報(データ)へ
の切替え時の制御バスの不安定なレベル状態がなくなる
。
およびトランク装置が未実装である装置番号へのアクセ
ス時の制御信号(アドレス)から制御情報(データ)へ
の切替え時の制御バスの不安定なレベル状態がなくなる
。
次に、本発明による制御バス接続回路の一実施例を第1
図、第2図を用いて説明する。
図、第2図を用いて説明する。
第1図は本発明の一実施例を示す回路図、第2図は第1
図の主要信号を示す波形図である。
図の主要信号を示す波形図である。
第1図において第3図と同一部分又は相当部分には同一
符号が付してあり、130はバス安定信号送出回路、1
90は論理和回路である。また、第2図(a)〜(g)
は第4図ta)〜fg)と同様の信号であり、(h)は
バス安定信号である。
符号が付してあり、130はバス安定信号送出回路、1
90は論理和回路である。また、第2図(a)〜(g)
は第4図ta)〜fg)と同様の信号であり、(h)は
バス安定信号である。
中央制御装置100が加入者装置およびトランク装置2
00に書込み命令を実行する場合、ゲート制御信号作成
回路170はソフトウェアにより制御されており、制御
バス300へ送出するアドレスを作成するアドレス送出
回路120とデータを作成する送信データ送出回路14
0はゲート制御信号作成回路170により制御される。
00に書込み命令を実行する場合、ゲート制御信号作成
回路170はソフトウェアにより制御されており、制御
バス300へ送出するアドレスを作成するアドレス送出
回路120とデータを作成する送信データ送出回路14
0はゲート制御信号作成回路170により制御される。
アドレス送出回路120で作成されたアドレス信号ad
は、論理和回路190を通過し、アドレス送出信号Cが
低レベル「0」の間、アドレス送出信号Cによってゲー
ト制御信号作成回路170と接続されている制御バス・
インタフェース・ゲート回路330を通過し、制御バス
300に送出される。
は、論理和回路190を通過し、アドレス送出信号Cが
低レベル「0」の間、アドレス送出信号Cによってゲー
ト制御信号作成回路170と接続されている制御バス・
インタフェース・ゲート回路330を通過し、制御バス
300に送出される。
送信データ送出回路140はゲート制御信号作成回路1
70から出力されるデータ送出信号dにより制御されて
おり、送信データは、データ送出信号dが低レベル「0
」の間、制御バス・インタフェース・ゲート回路340
を通過し、制御バス300へ送出される。
70から出力されるデータ送出信号dにより制御されて
おり、送信データは、データ送出信号dが低レベル「0
」の間、制御バス・インタフェース・ゲート回路340
を通過し、制御バス300へ送出される。
また、アドレス打ち抜き信号作成回路110データ打ち
抜き信号作成回路160はそれぞれ、アドレス送出制御
信号f、データ送出信号gにより、ゲート制御信号作成
回路170に接続され、制御されており、それぞれの打
ち抜き信号は、アドレス打ち抜き信号線310.データ
打ち抜き信号線320を介して、加入者装置およびトラ
ンク装置200のアドレス認識回路230、データ受信
回路220に接続され、それぞれアドレス、データを受
信する。
抜き信号作成回路160はそれぞれ、アドレス送出制御
信号f、データ送出信号gにより、ゲート制御信号作成
回路170に接続され、制御されており、それぞれの打
ち抜き信号は、アドレス打ち抜き信号線310.データ
打ち抜き信号線320を介して、加入者装置およびトラ
ンク装置200のアドレス認識回路230、データ受信
回路220に接続され、それぞれアドレス、データを受
信する。
中央制御装置100が加入者装置およびトランク装置2
00に読出し命令を実行する場合、ゲート制御信号作成
回路170はソフトウェアにより制御されており、アド
レス送出回路120.送信データ送出回路140は、ゲ
ート制御信号作成回路170によって制御される。
00に読出し命令を実行する場合、ゲート制御信号作成
回路170はソフトウェアにより制御されており、アド
レス送出回路120.送信データ送出回路140は、ゲ
ート制御信号作成回路170によって制御される。
ゲート制御信号作成回路170は、アドレス送出信号C
,データ打ち抜き信号g、データ送出信号d、アドレス
送出制御信号fを作成し、アドレス送出制御信号fは、
アドレス打ち抜き信号作成回路110.アドレス送出回
路120.バス安定信号送出回路130に入力され、こ
れらの回路を制御している。アドレス送出時に、アドレ
ス送出回路120で作成されたアドレスadとバス安定
信号送出口路で作成された信号jは、論理和回路190
に入力され、論理和回路190の出力信号はアドレス送
出信号Cが低レベル「0」状態時に制御バス・インタフ
ェース・ゲート回路330を通過し、制御バス300を
介し、加入者装置およびトランク装置200に送出され
る。加入者装置およびトランク装置200では、アドレ
ス打ち抜き信号aによりアドレス認識回路230で命令
を判断し、読出し命令時には、アドレス認識回路230
は、データ送出信号りによってデータ作成回路210を
、またゲート制御信号iによってゲート制御信号作成回
路240をそれぞれ制御する。
,データ打ち抜き信号g、データ送出信号d、アドレス
送出制御信号fを作成し、アドレス送出制御信号fは、
アドレス打ち抜き信号作成回路110.アドレス送出回
路120.バス安定信号送出回路130に入力され、こ
れらの回路を制御している。アドレス送出時に、アドレ
ス送出回路120で作成されたアドレスadとバス安定
信号送出口路で作成された信号jは、論理和回路190
に入力され、論理和回路190の出力信号はアドレス送
出信号Cが低レベル「0」状態時に制御バス・インタフ
ェース・ゲート回路330を通過し、制御バス300を
介し、加入者装置およびトランク装置200に送出され
る。加入者装置およびトランク装置200では、アドレ
ス打ち抜き信号aによりアドレス認識回路230で命令
を判断し、読出し命令時には、アドレス認識回路230
は、データ送出信号りによってデータ作成回路210を
、またゲート制御信号iによってゲート制御信号作成回
路240をそれぞれ制御する。
ゲート制御信号作成回路240は、読出し命令時に、高
レベル「1」を出力するゲート信号eを作成し、反転回
路250を経て制御バス・インタフェース・ゲート回路
360を制御卸し、データを制御バス300へ返送する
。中央制御装置100内の受信データ認識回路150は
、データ打ち抜き信号作成回路160で作成されたデー
タ打ち抜き信号gにより、受信データを取り込み、認識
する。
レベル「1」を出力するゲート信号eを作成し、反転回
路250を経て制御バス・インタフェース・ゲート回路
360を制御卸し、データを制御バス300へ返送する
。中央制御装置100内の受信データ認識回路150は
、データ打ち抜き信号作成回路160で作成されたデー
タ打ち抜き信号gにより、受信データを取り込み、認識
する。
上述したように、読出し命令時のアドレス送出時には、
バス安定信号送出回路130で作成されたバス安定信号
jとアドレスadとの論理和か制御バス300へ送出さ
れるので、制御バス300は、H卸バス・インタフェー
ス・ゲート回路330のゲートが閉じる時点では、低レ
ベル「0」からハイ・インピーダンスになるのではなく
、高レベルrlJからハイ・インピーダンスとなるので
、制御バス300の信号レベルは、データ無論理である
高レベル「1」で安定し、中央制御装置100内の受信
データ認識回路150が読出しデータを誤認識すること
がなくなる。
バス安定信号送出回路130で作成されたバス安定信号
jとアドレスadとの論理和か制御バス300へ送出さ
れるので、制御バス300は、H卸バス・インタフェー
ス・ゲート回路330のゲートが閉じる時点では、低レ
ベル「0」からハイ・インピーダンスになるのではなく
、高レベルrlJからハイ・インピーダンスとなるので
、制御バス300の信号レベルは、データ無論理である
高レベル「1」で安定し、中央制御装置100内の受信
データ認識回路150が読出しデータを誤認識すること
がなくなる。
以上説明したように本発明は、制御信号(アドレス)の
直後に必ず制御バスのデータ無論理と同じ高レベル「1
」を制御バスに一定時間送出した後に受信状態とするこ
とにより、加入者装置およびトランク装置が未実装の装
置番号・\のアクセス時の制御信号(アドレス)から制
御情報(データ)への切替え時の制御バスの不安定なレ
ベル状態がなくなり、中央制御装置が受信データを誤認
識することがなくなるという効果がある。
直後に必ず制御バスのデータ無論理と同じ高レベル「1
」を制御バスに一定時間送出した後に受信状態とするこ
とにより、加入者装置およびトランク装置が未実装の装
置番号・\のアクセス時の制御信号(アドレス)から制
御情報(データ)への切替え時の制御バスの不安定なレ
ベル状態がなくなり、中央制御装置が受信データを誤認
識することがなくなるという効果がある。
第1図は本発明による制御バス接続回路の一実施例を示
す回路図、第2図は第1図の回路の各部の信号を示すタ
イムチャート、第3図は従来の制0 御バス接続回路を示す回路図、第4図は第3図の回路の
各部の信号を示すタイムチャートである。 100・・・中央制御装置、110・・・アドレス打ち
抜き信号作成回路、120・・・アドレス送出回路、1
30・・・バス安定信号送出回路、140・・・送信デ
ータ送出回路、150・・・受信データ認識回路、16
0・・・データ打ち抜き信号作成回路、170・・・ゲ
ート制御信号作成回路、180・・・反転回路、190
・・・論理和回路、200・・・加入者装置およびl・
ランク装置、210・・・データ作成回路、220・・
・データ受信回路、230・・・アドレス認識回路、2
40・・・ゲート制御信号作成回路、250・・・反転
回路、300・・・制御バス、310・・・アドレス打
ち抜き信号線、320・・・データ打ち抜き信号線、3
30゜340 350.360,370,380・・・
制御バス・インタフェース・ゲート回路、390・・・
抵抗器。
す回路図、第2図は第1図の回路の各部の信号を示すタ
イムチャート、第3図は従来の制0 御バス接続回路を示す回路図、第4図は第3図の回路の
各部の信号を示すタイムチャートである。 100・・・中央制御装置、110・・・アドレス打ち
抜き信号作成回路、120・・・アドレス送出回路、1
30・・・バス安定信号送出回路、140・・・送信デ
ータ送出回路、150・・・受信データ認識回路、16
0・・・データ打ち抜き信号作成回路、170・・・ゲ
ート制御信号作成回路、180・・・反転回路、190
・・・論理和回路、200・・・加入者装置およびl・
ランク装置、210・・・データ作成回路、220・・
・データ受信回路、230・・・アドレス認識回路、2
40・・・ゲート制御信号作成回路、250・・・反転
回路、300・・・制御バス、310・・・アドレス打
ち抜き信号線、320・・・データ打ち抜き信号線、3
30゜340 350.360,370,380・・・
制御バス・インタフェース・ゲート回路、390・・・
抵抗器。
Claims (1)
- 中央制御装置と複数の加入者装置およびトランク装置と
が制御バスにより接続され、前記中央制御装置から前記
制御バスを介して行なう制御情報の書込み/読出し命令
が前記加入者装置およびトランク装置の装置番号および
命令種類を示すアドレス信号と書込み・読出しのデータ
信号とを時分割多重し、読出し命令実行時はアドレス信
号を送出後一定タイミングで読出しデータ信号を受信す
る機能を有し、前記中央制御装置は読出し命令を定期的
に実行し各加入者装置およびトランク装置の状態の走査
を行なう電子交換機において、前記中央制御装置が前記
加入者装置およびトランク装置からのデータを読み出す
場合にアドレス信号送出直後に前記制御バスに対し該制
御バス上データ無しと同一論理のデータを作成して一定
時間送出するバス安定信号送出回路を前記中央制御装置
内に備えたことを特徴とする制御バス接続回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26446089A JPH03125535A (ja) | 1989-10-11 | 1989-10-11 | 制御バス接続回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26446089A JPH03125535A (ja) | 1989-10-11 | 1989-10-11 | 制御バス接続回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03125535A true JPH03125535A (ja) | 1991-05-28 |
Family
ID=17403521
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26446089A Pending JPH03125535A (ja) | 1989-10-11 | 1989-10-11 | 制御バス接続回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03125535A (ja) |
-
1989
- 1989-10-11 JP JP26446089A patent/JPH03125535A/ja active Pending
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