JPH0320775B2 - - Google Patents
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- JPH0320775B2 JPH0320775B2 JP57226309A JP22630982A JPH0320775B2 JP H0320775 B2 JPH0320775 B2 JP H0320775B2 JP 57226309 A JP57226309 A JP 57226309A JP 22630982 A JP22630982 A JP 22630982A JP H0320775 B2 JPH0320775 B2 JP H0320775B2
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- JP
- Japan
- Prior art keywords
- counter
- microcomputer
- output
- signal
- reset
- Prior art date
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Links
- 230000007257 malfunction Effects 0.000 claims description 7
- 230000005856 abnormality Effects 0.000 description 7
- 238000005070 sampling Methods 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 5
- 230000002265 prevention Effects 0.000 description 5
- 230000002159 abnormal effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
Description
【発明の詳細な説明】
本発明はマイクロコンピユータを用いたシステ
ムのフエールセーフを目的とした誤動作防止装置
に関する。
ムのフエールセーフを目的とした誤動作防止装置
に関する。
第１図は従来より用いられているマイクロコン
ピユータ用初期設定回路例、第２図はシステムの
誤動作防止装置のブロツク図である。第１図の初
期設定回路は抵抗、コンデンサ等のデイスクリー
ト素子により構成されており電源投入時の初期設
定（パワー・オン・リセツト）のみ行なつてい
る。又、第２図の装置はオペアンプICを含むデ
イスクリート素子により構成されており、マイク
ロコンピユータ一定周期で出力される、プログラ
ムラン信号（以下Ｐ−Run信号と称する）を監視
していて、マイクロコンピユータが正常に動作し
ているか否かを判定する。上記Ｐ−Run信号が設
定値より異常に大きい周期になつた時、あるいは
直流信号となつた時に、マイクロコンピユータが
異常であると判定し、フエール・セーフの為の信
号を発生している。
ピユータ用初期設定回路例、第２図はシステムの
誤動作防止装置のブロツク図である。第１図の初
期設定回路は抵抗、コンデンサ等のデイスクリー
ト素子により構成されており電源投入時の初期設
定（パワー・オン・リセツト）のみ行なつてい
る。又、第２図の装置はオペアンプICを含むデ
イスクリート素子により構成されており、マイク
ロコンピユータ一定周期で出力される、プログラ
ムラン信号（以下Ｐ−Run信号と称する）を監視
していて、マイクロコンピユータが正常に動作し
ているか否かを判定する。上記Ｐ−Run信号が設
定値より異常に大きい周期になつた時、あるいは
直流信号となつた時に、マイクロコンピユータが
異常であると判定し、フエール・セーフの為の信
号を発生している。
しかしながら、第１図の回路によるパワー・オ
ン・リセツトのみではマイクロコンピユータの異
常の検出およびフエール・セーフを行なうことは
できず、また、第２図に示すような誤動作防止装
置においても、 (i) 抵抗、コンデンサの調整がむずかしく、正常
とみなす動作範囲のばらつきが大きい。
ン・リセツトのみではマイクロコンピユータの異
常の検出およびフエール・セーフを行なうことは
できず、また、第２図に示すような誤動作防止装
置においても、 (i) 抵抗、コンデンサの調整がむずかしく、正常
とみなす動作範囲のばらつきが大きい。
(ii) Ｐ−Run信号の周期が異常に小さくなる場
合、即ち周波数が異常に大きくなつた場合、フ
エール・セーフ動作をしない、 といつた問題点がある。
合、即ち周波数が異常に大きくなつた場合、フ
エール・セーフ動作をしない、 といつた問題点がある。
本発明は前記問題点を解決し、マイクロコンピ
ユータの誤動作防止装置のテジタル化、異常検出
精度の向上、信頼性の向上をはかることを目的と
する。
ユータの誤動作防止装置のテジタル化、異常検出
精度の向上、信頼性の向上をはかることを目的と
する。
本発明は各マイクロコンピユータシステムに応
じてあらかじめ設定されたプログラムに従いマイ
クロコンピユータから一定周期で出力されるＰ−
Run信号をカウントした値が所定の範囲内に入つ
ていれば正常と判定し、そうでない場合、即ち異
常と判定した際には、マイクロコンピユータが正
常な状態にもどるまでマイクロコンピユータへの
リセツト信号を発生し続けることを特徴とする。
じてあらかじめ設定されたプログラムに従いマイ
クロコンピユータから一定周期で出力されるＰ−
Run信号をカウントした値が所定の範囲内に入つ
ていれば正常と判定し、そうでない場合、即ち異
常と判定した際には、マイクロコンピユータが正
常な状態にもどるまでマイクロコンピユータへの
リセツト信号を発生し続けることを特徴とする。
以下、本発明の一実施例を第３図に従つて説明
する。
する。
１はクロツク発生部であり、ここから発生され
るクロツクに基づきカウンタ３１におけるサンプ
リング時間（カウンタ３１がＰ−Run信号をカウ
ントする時間）、およびホールド回路３２による
ホールド時間（カウンタ３１がカウントした値を
保持しておく時間）を設定する。２はカウンタリ
セツト信号発生部であり、上記クロツクに同期し
てカウンタ３１のリセツト信号を発生する。３は
カウンタ部であり、Ｐ−Run信号の正常な状態の
範囲を設定することにより、マイクロコンピユー
タの異常判定を次のように行なつている。
るクロツクに基づきカウンタ３１におけるサンプ
リング時間（カウンタ３１がＰ−Run信号をカウ
ントする時間）、およびホールド回路３２による
ホールド時間（カウンタ３１がカウントした値を
保持しておく時間）を設定する。２はカウンタリ
セツト信号発生部であり、上記クロツクに同期し
てカウンタ３１のリセツト信号を発生する。３は
カウンタ部であり、Ｐ−Run信号の正常な状態の
範囲を設定することにより、マイクロコンピユー
タの異常判定を次のように行なつている。
(i) カウンタ３１のカウント値が予め設定された
上側の設定値を越えると、サンプリング時間内
であつてもカウントを中止し発振回路４を駆動
する信号を出力する。
上側の設定値を越えると、サンプリング時間内
であつてもカウントを中止し発振回路４を駆動
する信号を出力する。
(ii) カウンタ３１のカウント値がサンプリング時
間内に下側の設定値に達しない場合、発振回路
４を駆動する信号を出力する。
間内に下側の設定値に達しない場合、発振回路
４を駆動する信号を出力する。
ホールド回路３２は、サンプリング時間内のカ
ウンタ出力の変化が発振器４へ伝わらぬよう設け
られたものである。
ウンタ出力の変化が発振器４へ伝わらぬよう設け
られたものである。
発振回路４は、マイクロコンピユータが異常の
時にのみ発振動作され、正常な状態に戻るまでそ
の発振周波数に対応した周期のリセツト信号をマ
イクロコンピユータに対して出し続ける。
時にのみ発振動作され、正常な状態に戻るまでそ
の発振周波数に対応した周期のリセツト信号をマ
イクロコンピユータに対して出し続ける。
次に、本発明のより具体的な実施例を第４図に
従つて説明する。１は発振器１１と、分周器とし
てのカウンタ１２とからなるクロツク発生部であ
る。カウンタ１２はカウンタ１３のサンプリング
時間と、ホールド回路たるＤフリツプフロツプ３
２のホールド時間をつくつている。ここで、発振
器１１を使う代わりに外部のクロツクを入力可能
とし、カウンタ１２をプログラマブルにすればさ
らに汎用性を増すことができる。２は論理ゲート
により構成されたカウンタ・リセツト信号発生回
路であり、カウンタ１２の出力に基づいてカウン
タ３１のリセツト信号をつくりだしている。３は
プログラマブル・カウンタ３１、周辺の論理回路
およびＤフリツプ・フロツプ３２とで構成された
カウンタ部で、このカウンタ部３はプログラマブ
ル・カウンタ３１の出力に基づいて周辺の論理回
路で、マイクロコンピユータの正常／異常を判定
している。
従つて説明する。１は発振器１１と、分周器とし
てのカウンタ１２とからなるクロツク発生部であ
る。カウンタ１２はカウンタ１３のサンプリング
時間と、ホールド回路たるＤフリツプフロツプ３
２のホールド時間をつくつている。ここで、発振
器１１を使う代わりに外部のクロツクを入力可能
とし、カウンタ１２をプログラマブルにすればさ
らに汎用性を増すことができる。２は論理ゲート
により構成されたカウンタ・リセツト信号発生回
路であり、カウンタ１２の出力に基づいてカウン
タ３１のリセツト信号をつくりだしている。３は
プログラマブル・カウンタ３１、周辺の論理回路
およびＤフリツプ・フロツプ３２とで構成された
カウンタ部で、このカウンタ部３はプログラマブ
ル・カウンタ３１の出力に基づいて周辺の論理回
路で、マイクロコンピユータの正常／異常を判定
している。
Ｄ−フリツプ・フロツプ３２は、カウンタ３１
の出力がサンプリング時間内に発振器４に伝わつ
て誤動作することを防止する。発振器４はカウン
タ部３の出力によつてその発振動作が制御され
る。発振器４はマイクロコンピユータの異常時の
み正常な状態に戻るまで発振する。発振器４の出
力は、リセツト信号としてゲートG6及びインバ
ータIV等を介して図示しないマイクロコンピユ
ータに供給される。初期値設定回路５は電源投入
時に本実施例の回路が誤動作することを防止する
ためにも用いられる。第５図に第４図の実施例の
タイムヤートを示す。
の出力がサンプリング時間内に発振器４に伝わつ
て誤動作することを防止する。発振器４はカウン
タ部３の出力によつてその発振動作が制御され
る。発振器４はマイクロコンピユータの異常時の
み正常な状態に戻るまで発振する。発振器４の出
力は、リセツト信号としてゲートG6及びインバ
ータIV等を介して図示しないマイクロコンピユ
ータに供給される。初期値設定回路５は電源投入
時に本実施例の回路が誤動作することを防止する
ためにも用いられる。第５図に第４図の実施例の
タイムヤートを示す。
時刻t0において、図示しない電源回路に第５図
ａのようなパワーオン制御信号が供給されると、
これに応じて第４図図示の回路及びマイクロコン
ピユータに電源電圧が供給される。パワーオンと
ともに初期値設定回路５から第５図ｇのようなリ
セツト信号が出力され、これによつて第４図のカ
ウンタ１２，３１がリセツトされる。このリセツ
ト信号はまたゲートG6及びインバータIV等を介
して図示しないマイクロコンピユータのリセツト
端子に供給される。
ａのようなパワーオン制御信号が供給されると、
これに応じて第４図図示の回路及びマイクロコン
ピユータに電源電圧が供給される。パワーオンと
ともに初期値設定回路５から第５図ｇのようなリ
セツト信号が出力され、これによつて第４図のカ
ウンタ１２，３１がリセツトされる。このリセツ
ト信号はまたゲートG6及びインバータIV等を介
して図示しないマイクロコンピユータのリセツト
端子に供給される。
時刻t1において、リセツト信号がロウレベルさ
れると、カウンタ１２のリセツトが解除される。
これとともに、図示しないマイクロコンピユータ
の所定のプログラムが実行され始める。
れると、カウンタ１２のリセツトが解除される。
これとともに、図示しないマイクロコンピユータ
の所定のプログラムが実行され始める。
マイクロコンピユーからは、第４図の端子ｈ
に、第５図ｈのようなＰ−Run信号が供給され始
める。
に、第５図ｈのようなＰ−Run信号が供給され始
める。
ゲートG3からカウンタ３１のカウントエネー
ブル端子CEに供給される信号は第５図ｉのよう
にハイレベルとなり、カウンタ３１はカウント動
作可能となる。
ブル端子CEに供給される信号は第５図ｉのよう
にハイレベルとなり、カウンタ３１はカウント動
作可能となる。
従つて、カウンタ３１の出力Q0〜Q4はカウン
ト入力端子Ｃに供給されるＰ−Run信号の数に対
応した内容に変化しはじめる。
ト入力端子Ｃに供給されるＰ−Run信号の数に対
応した内容に変化しはじめる。
カウンタ３１の出力Q3がハイレベルになる前
にカウンタ１２の出力Qo+3が第５図ｅのように
ロウレベルになると、これに応じて、ゲートG3
の出力がロウレベルになり、カウンタ３１の出力
は第５図ｊ〜ｌのようにそのときにおけるカウン
ト状態を維持する。
にカウンタ１２の出力Qo+3が第５図ｅのように
ロウレベルになると、これに応じて、ゲートG3
の出力がロウレベルになり、カウンタ３１の出力
は第５図ｊ〜ｌのようにそのときにおけるカウン
ト状態を維持する。
時刻t3において、ゲートG1の出力が第５図ｆ
のようにハイレベルにされると、これに応じてカ
ウンタ３１がリセツトされる。
のようにハイレベルにされると、これに応じてカ
ウンタ３１がリセツトされる。
図示の構成に従うと、Ｐ−Run信号が適切な周
期範囲の周期を持つていれば、カウンタ３１の出
力Q3，Q4がハイレベルになる前にカウンタ１２
の出力Qo+3がロウレベルになり、ゲートG3の出
力すなわちカウントエネーブル信号がロウレベル
になる。従つてゲートG4はロウレベルを維持す
る。上記のようにＰ−Run信号が適切な周期を持
つていれば、カウンタ３１の出力Q2がハイレベ
ルとなつているときにカウンタ１２の出力Qo+3
がロウレベルになる。従つて、カウンタ出力Q2
を反転データ入力端子Dに受けカウンタ出力Qo+3
をトリガ端子Tに受けるフリツプフロツプ３２の
出力Ｑはロウレベルを維持する。これに応じてゲ
ートG5の出力がロウレベルを維持し、発振器４
は動作しない。
期範囲の周期を持つていれば、カウンタ３１の出
力Q3，Q4がハイレベルになる前にカウンタ１２
の出力Qo+3がロウレベルになり、ゲートG3の出
力すなわちカウントエネーブル信号がロウレベル
になる。従つてゲートG4はロウレベルを維持す
る。上記のようにＰ−Run信号が適切な周期を持
つていれば、カウンタ３１の出力Q2がハイレベ
ルとなつているときにカウンタ１２の出力Qo+3
がロウレベルになる。従つて、カウンタ出力Q2
を反転データ入力端子Dに受けカウンタ出力Qo+3
をトリガ端子Tに受けるフリツプフロツプ３２の
出力Ｑはロウレベルを維持する。これに応じてゲ
ートG5の出力がロウレベルを維持し、発振器４
は動作しない。
Ｐ−Run信号が所望する最小周期よりも短い周
期とされてしまつている場合、カウンタ３１の出
力Q3は、カウンタ１２の出力Qo+3がハイレベル
にされている期間においてハイレベルとなる。こ
れに応じてゲートG3の出力（カウントエネイブ
ル信号）がロウレベルになり、カウンタ３１の出
力Q3はハイレベルを維持するようになる。上記
出力Q3は、ゲートG4及びG5を介して発振器４に
供給される。その結果、発振器４が動作状態にさ
れ、マイクロコンピユータがリセツトされる。
期とされてしまつている場合、カウンタ３１の出
力Q3は、カウンタ１２の出力Qo+3がハイレベル
にされている期間においてハイレベルとなる。こ
れに応じてゲートG3の出力（カウントエネイブ
ル信号）がロウレベルになり、カウンタ３１の出
力Q3はハイレベルを維持するようになる。上記
出力Q3は、ゲートG4及びG5を介して発振器４に
供給される。その結果、発振器４が動作状態にさ
れ、マイクロコンピユータがリセツトされる。
Ｐ−Run信号が所望する最大周期よりも長い周
期を持つ場合、カウンタ３１の出力Q2は、カウ
ンタ１２の出力Qo+3がロウレベルにされるタイ
ミングにおいてもまだハイレベルにされないこと
になる。その結果、出力Qo+3の立下りエツジで
データ信号を取り込むフリツプフロツプ３２の出
力Ｑはハイレベルになる。この出力Ｑはゲート
G5を介して発振器４に供給される。これに応じ
て発振器４が動作され、前記と同様にマイクロコ
ンピユータにリセツトがかかる。
期を持つ場合、カウンタ３１の出力Q2は、カウ
ンタ１２の出力Qo+3がロウレベルにされるタイ
ミングにおいてもまだハイレベルにされないこと
になる。その結果、出力Qo+3の立下りエツジで
データ信号を取り込むフリツプフロツプ３２の出
力Ｑはハイレベルになる。この出力Ｑはゲート
G5を介して発振器４に供給される。これに応じ
て発振器４が動作され、前記と同様にマイクロコ
ンピユータにリセツトがかかる。
以上のように、第４図のような回路であれば、
Ｐ−Run信号の周期が異常に短かい場合と異常に
長い場合のいずれの場合でも、すなわちプログラ
ム実行のどのような異常がある場合でも、マイク
ロコンピユータに、その動作を正常に復帰させる
ためのリセツトをかけることができるようにな
る。
Ｐ−Run信号の周期が異常に短かい場合と異常に
長い場合のいずれの場合でも、すなわちプログラ
ム実行のどのような異常がある場合でも、マイク
ロコンピユータに、その動作を正常に復帰させる
ためのリセツトをかけることができるようにな
る。
本発明に係る上記実施例の回路では、Ｐ−Run
信号の周波数が異常に小さくなつたとき、および
異常に大きくなつたとき、さらにＰ−Run信号が
直流信号になつたときに発振器４からリセツト信
号が発生されてマイクロコンピユータに供給され
るため従来以上にシステムの信頼性が向上され
る。又、マイコンシステムの異常、暴走等により
制御機器等の異常あるいは制御不能といつた事態
に陥るのを防止することができる。本発明はシス
テム内に組み込み可能であり、実用性も高い。
信号の周波数が異常に小さくなつたとき、および
異常に大きくなつたとき、さらにＰ−Run信号が
直流信号になつたときに発振器４からリセツト信
号が発生されてマイクロコンピユータに供給され
るため従来以上にシステムの信頼性が向上され
る。又、マイコンシステムの異常、暴走等により
制御機器等の異常あるいは制御不能といつた事態
に陥るのを防止することができる。本発明はシス
テム内に組み込み可能であり、実用性も高い。
さらに、本発明装置を集積回路化することによ
りいつそう信頼性、実用性の向上がはかれる。
りいつそう信頼性、実用性の向上がはかれる。
第１図は従来より用いられている初期値設定の
為のパワー・オン・リセツト回路の一例を示す回
路図、第２図は誤動作防止装置とマイクロコンピ
ユータの接続を示す構成図、第３図および第４図
は本発明の実施例を示すブロツク構成図、第５図
は第４図の実施例のタイムチヤートである。
為のパワー・オン・リセツト回路の一例を示す回
路図、第２図は誤動作防止装置とマイクロコンピ
ユータの接続を示す構成図、第３図および第４図
は本発明の実施例を示すブロツク構成図、第５図
は第４図の実施例のタイムチヤートである。
Claims (1)
- 【特許請求の範囲】 １ マイクロコンピユータからのプログラムラン
信号をカウンタ信号として受けると共に、所定時
間毎に初期状態にされるカウンタ手段と、 上記カウンタ手段の出力を受けてマイクロコン
ピユータに供給すべきリセツト信号を形成するリ
セツト信号形成手段と、 を少なくとも備えてなり、 上記所定時間ごとの上記カウンタ手段のカウン
数が所定数値範囲から外れた時、上記リセツト信
号形成手段から上記リセツト信号を出力せしめる
ことによつて、上記マイクロコンピユータをリセ
ツトせしめるようにしてなる、 ことを特徴とするマイクロコンピユータ誤動作防
止方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226309A JPS59117647A (ja) | 1982-12-24 | 1982-12-24 | マイクロコンピュータ誤動作防止方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226309A JPS59117647A (ja) | 1982-12-24 | 1982-12-24 | マイクロコンピュータ誤動作防止方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59117647A JPS59117647A (ja) | 1984-07-07 |
| JPH0320775B2 true JPH0320775B2 (ja) | 1991-03-20 |
Family
ID=16843179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226309A Granted JPS59117647A (ja) | 1982-12-24 | 1982-12-24 | マイクロコンピュータ誤動作防止方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117647A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62206686A (ja) * | 1986-03-07 | 1987-09-11 | Nec Corp | バ−コ−ドリ−ダ |
| JPS62256051A (ja) * | 1986-04-30 | 1987-11-07 | Nec Corp | Ｃｐｕ正常動作監視回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5688546A (en) * | 1979-11-15 | 1981-07-18 | Wabco Fahrzeugbremsen Gmbh | Function monitor for programmable electronic switching circuit |
| JPS576944A (en) * | 1980-06-13 | 1982-01-13 | Mitsubishi Electric Corp | Fault detecting device |
-
1982
- 1982-12-24 JP JP57226309A patent/JPS59117647A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5688546A (en) * | 1979-11-15 | 1981-07-18 | Wabco Fahrzeugbremsen Gmbh | Function monitor for programmable electronic switching circuit |
| JPS576944A (en) * | 1980-06-13 | 1982-01-13 | Mitsubishi Electric Corp | Fault detecting device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59117647A (ja) | 1984-07-07 |
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