JP2826883B2

JP2826883B2 - 信号の時間間隔監視装置

Info

Publication number: JP2826883B2
Application number: JP2064390A
Authority: JP
Inventors: 雅一加藤; 弘一蓬原
Original assignee: Nippon Signal Co Ltd
Current assignee: Nippon Signal Co Ltd
Priority date: 1990-03-16
Filing date: 1990-03-16
Publication date: 1998-11-18
Anticipated expiration: 2013-11-18
Also published as: JPH03266541A

Description

【発明の詳細な説明】〈産業上の利用分野〉本発明は、２つの信号間の時間間隔を監視する装置に
関する。

〈従来の技術及び解決しようとする課題〉例えば、情報信号を時系列的に時間刻みで伝送するシ
リアル伝送装置では、クロック信号に同期させて情報信
号が所定の時間間隔で順次伝送されるようにしている。
このため、同期タイミングの狂い等により情報信号の伝
送間隔がずれると、伝送情報に誤りが発生する虞れがあ
る。従って、クロック信号と情報信号の同期タイミング
が正しく情報信号が正しい間隔で伝送されているか否か
を監視することは、シリアル伝送方式等の信頼性を高め
る上では重要である。

しかしながら、従来では、このような信号の伝送間隔
の監視装置はなかった。

そこで、本発明は上記の事情に鑑み、一定の時間間隔
で発生する信号の時間間隔監視装置を提供することを目
的とする。

〈課題を解決するための手段〉このため本発明は、情報信号が所定の時間間隔で順次
伝送される伝送装置の前記時間間隔を監視する装置であ
って、前記情報信号の先に発生する第１の信号を入力し
前記時間間隔の時間軸上の上限値を規定するオフディレ
ータイマ回路と、該オフディレータイマ回路の出力を入
力し前記時間間隔の時間軸上の下限値を規定するオンデ
ィレータイマ回路と、一方の入力端子に前記オンディレ
ータイマ回路の出力が入力し他方の入力端子に後から発
生する第２の信号が入力するアンド回路とを備え、前記
オンディレータイマ回路の出力が入力している期間内に
前記第２の信号が入力した時のみ、前記アンド回路から
間隔正常を示す信号が発生する構成とした。

また、前記オフディレータイマ回路、オンディレータ
イマ回路及びアンド回路を、故障時に出力を発生しない
フェールセーフな構成とするとよい。

〈作用〉かかる構成によれば、先に発生する第１の信号がオフ
ディレータイマ回路に入力すると、オフディレータイマ
回路は、信号の入力と同時に出力を発生し、入力信号が
停止した後所定の時間遅延して出力を停止する。このオ
フディレータイマ回路の出力がオンディレータイマ回路
に入力すると、オンディレータイマ回路は、信号が入力
してから所定時間遅延して出力を発生し、信号の入力が
なくなると同時に出力を停止する。そして、アンド回路
は、オンディレータイマ回路の出力が入力している時間
内に、後から発生する第２の信号が入力すれば出力を発
生する。このアンド回路の出力が発生すれば、第１と第
２の信号の時間間隔が正常であるとする。

即ち、第１の信号が発生してから第２の信号が発生す
るまでの時間間隔の許容範囲の下限値を、オンディレー
タイマ回路で規定し、上限値をオフディレータイマ回路
により規定することにより、時間軸上に許容する時間間
隔の窓を形成し、この窓内に第２の信号が発生するか否
かを監視する。

また、オフディレータイマ回路、オンディレータイマ
回路及びアンド回路のいずれか１つでも故障した時に
は、アンド回路からの時間間隔正常を示す出力が停止す
るようになる。

〈実施例〉以下、本発明の一実施例を図面に基づいて説明する。

本実施例の構成を示す第１図において、先に発生する
第１の信号をＡ、後に発生する第２の信号をＢとする
と、信号Ａの入力系には、信号Ａの微分するコンデンサ
C_Aと、監視する時間間隔の時間軸上の上限値を規定する
ものであって、信号Ａの微分信号の入力と同時に出力を
発生し微分信号の入力が停止してから所定時間遅延して
出力が停止する故障時に出力を発生しないフェイルセー
フなオフディレータイマ回路10と、監視する時間間隔の
時間軸上の下限値を規定するものであって、オフディレ
ータイマ回路10の出力信号が入力してから所定時間遅延
して出力が発生しオフディレータイマ回路10の出力の停
止と同時に出力が停止する故障時に出力を発生しないフ
ェイルセーフなオンディレータイマ回路20とが順次直列
に接続されている。

また、アンド回路30も、故障時に出力を発生しないフ
ェイルセーフな構成を有し、一方の入力端子には前記オ
ンディレータイマ回路20の出力が入力し、他方の入力端
子には、後に発生する信号ＢのコンデンサC_Bによる微分
信号が入力する。尚、第１図中、R_A,R_Bは抵抗を示す。

アンド回路30の出力は、前記オフディレータイマ回路
10と同様の構成のオフディレータイマ回路40に入力し、
このオフディレータイマ回路40の出力を時間間隔の正・
否を監視するための監視信号としている。

第２図に前記オフディレータイマ回路10,40の構成を
示し説明する。

オフディレータイマ回路10は、抵抗R₁とコンデンサC₁
とからなる積分回路11と、従来から公知（実開昭61−18
9274号公報等参照）である論理積演算発振器を用いたウ
インドコンパレータ12と、整流回路13とから構成され、
該整流回路13の整流出力をタイマ出力としている。

ウインドコンパレータ12は、３つのトランジスタT₁〜
T₃と、８つの抵抗R₂〜R₉とで構成されており、その動作
について簡単に説明する。

入力端子a,bに信号が入力しないときは、トランジス
タT₁はOFF,トランジスタT₂,T₃はONの状態になってい
る。かかる状態で入力端子a,bに所定レベルの入力信号V
₁が入力すると、各トランジスタT₁〜T₃が、次のようにO
N・OFFを繰り返し発振出力を発生する。

即ち、T₂OFF→T₃OFF→T₁ON→T₂ON→T₃ON→T₁OFF→T₂O
FF→T₃OFF→T₁ON・・・のように動作して発振する。

そして、発振出力が発生する入力信号の条件は、入力
端子a,bに入力するV₁がそれぞれ｛（R₂＋R₃＋R₄）/R₄｝Ｅ＜V₁ ＜｛（R₇＋R₈）/R₈｝Ｅを満足する範囲のときである。

このようなウインドコンパレータ12によれば、入力信
号レベルが前記の入力条件を満足したときのみ発振出力
を発生し、他のレベル及び回路故障時には発振出力を生
じることがなくフェイルセーフな構成となる。尚、前記
アンド回路30は、上述のウインドコンパレータ12を構成
する論理積演算発振器により構成されている。

また、第３図に前記オンディレータイマ回路20の構成
を示し説明する。

オンディレータイマ回路20は、後述するPUT（プログ
ラマブル・ユニジャンクション・トランジスタ）を用い
たPUT発振部21とオフディレータイマ回路10のウインド
コンパレータ12を構成している論理積演算発振器と同じ
構成の論理積演算発振器22と、整流回路23とで構成さ
れ、整流回路23の整流出力をタイマ出力とすると共に論
理積演算発振器22の入力端子ａに帰還する構成としてい
る。

PUT発振部21は、PUTと、５つの抵抗R₁₀〜R₁₄と、コン
デンサC₂と、ダイオードD₁とで構成されており、その動
作について簡単に説明する。

入力端子ｃに電源Ｅより高い電圧レベルの信号が入力
すると、抵抗R₁₀とコンデンサC₂の時定数に従ってコン
デンサC₂が充電され、PUTのアノード側の電圧が次第に
上昇する。そして、このアノード電圧が抵抗R₁₂,R₁₃の
分圧で決まるゲート電圧より高くなるとPUTが導通して
コンデンサC₂の放電電流が流れ、ダイオードD₁を介して
論理積演算発振器22の入力端子ａにパルスを出力する。
コンデンサC₂が放電するとPUTは再びOFFし初期の状態に
戻る。

次に本実施例の時間監視回路の動作を、第４図に示す
タイムチャートを参照しながら説明する。

まず、信号Ａは、コンデンサC_Aにより微分されてオフ
ディレータイマ回路10に入力する。オフディレータイマ
回路10の積分回路11の抵抗R₁とコンデンサC₁の時定数は
充分小さく、微分信号の入力によりコンデンサC₁が充電
される。この充電電圧は、ウインドコンパレータ12の共
通入力端子a,bに入力し、ウインドコンパレータ12から
発振出力が発生する。ウインドコンパレータ12の発振
は、コンデンサC₁の放電電圧が、ウインドコンパレータ
12の抵抗R₂〜R₄の抵抗値で規定される前述した閾値より
低くなるまで継続する。従って、オフディレータイマ回
路10の遅延時間t₁は、コンデンサC₁の放電時定数で決ま
る。そして、ウインドコンパレータ12の発振出力は、整
流回路13で整流されて次段のオンディレータイマ回路20
のPUT発振部21の入力端子ｃに入力する。

オンディレータイマ回路20では、オフディレータイマ
回路10の出力がPUT発振部21に入力すると、抵抗R₁₀とコ
ンデンサC₂で決まる時定数によりコンデンサC₂が徐々に
充電される。そして、この充電電圧はPUTのアノード側
に印加され、この電圧値が、PUTのゲート電圧を越える
とPUTが導通してダイオードD₁を介して論理積演算発振
器22の一方の入力端子ａにパルスが入力する。論理積演
算発振器22の他方の入力端子ｂには、オフディレータイ
マ回路10の出力が入力した時点で既に印加しているた
め、入力端子ａにパルスが印加することにより論理積演
算発振器22から発振出力が発生する。この発振出力は整
流回路23を介して整流され、アンド回路30の一方の入力
端子に入力すると共に、入力端子ａに帰還される。この
帰還動作により論理積演算発振器22には自己保持されて
発振出力が継続され、オフディレータイマ回路10からの
出力がなくなると同時に発振が停止する。従って、オン
ディレータイマ回路20の遅延時間t₂は、PUT発振部21の
抵抗R₁₀とコンデンサC₂の充電時定数で決まる。

このようにして、アンド回路30の一方の入力端子は、
信号Ａが発生した後に、オンディレータイマ回路20の遅
延時間t₂経過後からオフディレータイマ回路10の遅延時
間t₁が経過するまでの間（t₁−t₂）だけ高レベルにな
る。即ち、オフディレータイマ回路10により設定される
上限値とオンディレータイマ回路20により設定される下
限値を有する時間間隔の許容範囲を定める時間軸上の時
間窓が形成される。そして、この時間窓内に信号Ｂが発
生してその微分信号がアンド回路30の他方の入力端子に
入力すると、アンド回路30から出力が発生する。

アンド回路30が出力すると、オフディレータイマ回路
40がこれと同時に出力を発生し、所定の遅延時間t₃出力
を継続する。オフディレータイマ回路40の遅延時間t
₃は、信号Ａと信号Ｂとが繰り返し発生するものである
場合に、信号Ｂの時間間隔に、許容時間巾、即ちオフデ
ィレータイマ回路10とオンディレータイマ回路20により
形成される時間窓を加えた長さに設定する。これによ
り、一定間隔で出力される信号Ａと信号Ｂの時間間隔が
正常である限りは、オフディレータイマ回路40の出力が
継続し、正常信号が継続して出力される。

一方、信号Ｂが前記時間窓内に発生しない場合には、
アンド回路30の出力が発生せず、オフディレータイマ回
路40の出力が停止して両信号ＡとＢの時間間隔に狂いが
生じたことが判る。

かかる構成によれば、信号間の時間間隔を監視するこ
とができ、しかも、信号の発生毎に監視することができ
るので、時間間隔の狂いが即座に判る。従って、情報伝
送装置等の信頼性を向上できる。

そして、オフディレータイマ回路10,40、オンディレ
ータイマ回路20及びアンド回路30は、いずれも故障時に
出力を発生しないフェールセーフな構成であるので、よ
り一層信頼性を向上できる。

〈発明の効果〉以上説明したように本発明によれば、信号間の時間間
隔を監視することができるので、例えば時系列的な信号
の伝送を行うシリアル伝送装置等に適用した場合に、装
置の信頼性を格段に向上でき極めて実用的効果が多大で
ある。

また、オフディレータイマ回路、オンディレータイマ
回路及びアンド回路が、いずれも故障時に出力を発生し
ないフェールセーフな構成とすれば、より一層装置の信
頼性を向上できる。

【図面の簡単な説明】第１図は本発明の一実施例のブロック構成図、第２図は
同上実施例のオフディレータイマ回路の構成図、第３図
は同上実施例のオンディレータイマ回路の構成図、第４
図は同上実施例の動作を説明するためのタイムチャート
である。 10……オフディレータイマ回路、20……オンディレータ
イマ回路、30……アンド回路

Claims

(57)【特許請求の範囲】

【請求項１】情報信号が所定の時間間隔で順次伝送され
る伝送装置の前記時間間隔を監視する装置であって、前記情報信号の先に発生する第１の信号を入力し前記時
間間隔の時間軸上の上限値を規定するオフディレータイ
マ回路と、該オフディレータイマ回路の出力を入力し前記時間間隔
の時間軸上の下限値を規定するオンディレータイマ回路
と、一方の入力端子に前記オンディレータイマ回路の出力が
入力し他方の入力端子に後から発生する第２の信号が入
力するアンド回路とを備え、前記オンディレータイマ回路の出力が入力している期間
内に前記第２の信号が入力した時のみ、前記アンド回路
から間隔正常を示す信号が発生する構成としたことを特
徴とする信号の時間間隔監視装置。
【請求項２】前記オフディレータイマ回路、オンディレ
ータイマ回路及びアンド回路が、いずれも故障時に出力
を発生しないフェールセーフな構成である特許請求の範
囲第１項記載の信号の時間間隔監視装置。