JPH0148565B2 - - Google Patents
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- Publication number
- JPH0148565B2 JPH0148565B2 JP58018696A JP1869683A JPH0148565B2 JP H0148565 B2 JPH0148565 B2 JP H0148565B2 JP 58018696 A JP58018696 A JP 58018696A JP 1869683 A JP1869683 A JP 1869683A JP H0148565 B2 JPH0148565 B2 JP H0148565B2
- Authority
- JP
- Japan
- Prior art keywords
- central processing
- reset
- processing units
- processing unit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000002159 abnormal effect Effects 0.000 claims description 8
- 230000005856 abnormality Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
Description
【発明の詳細な説明】
(1) 発明の分野
この発明は、複数のマイクロコンピユータのよ
うな中央処理装置のリセツトを行うリセツト回路
に関するものである。
うな中央処理装置のリセツトを行うリセツト回路
に関するものである。
(2) 従来技術
各種工業計器、計測器等の電子装置において、
マイクロコンピユータのような中央処理装置が多
用されており、処理内容の複雑化、高速化に伴い
複数の中央処理装置が１台の装置において用いら
れている。この場合、各中央処理装置が異常にな
つた場合、これを適確に検出してリセツト等を行
う必要がある。
マイクロコンピユータのような中央処理装置が多
用されており、処理内容の複雑化、高速化に伴い
複数の中央処理装置が１台の装置において用いら
れている。この場合、各中央処理装置が異常にな
つた場合、これを適確に検出してリセツト等を行
う必要がある。
(3) 発明の目的
この発明の目的は、以上の点に鑑み、多数の中
央処理装置について好適なリセツト回路を提供す
ることである。
央処理装置について好適なリセツト回路を提供す
ることである。
(4) 発明の実施例
第１図は、この発明の一実施例を示す構成説明
図である。
図である。
図において、１１，１２，１３は、第１、第
２、第３のマイクロコンピユータのような中央処
理装置、２１，２２，２３は、各中央処理装置１
１，１２，１３ごとに設けられその異常動作状態
を検出して各中央処理装置１１，１２，１３にオ
ア回路３１，３２，３３を介して瞬時リセツトす
る信号を発生するウオツチドツグタイマのような
第１、第２、第３のタイマ回路、４１，４２は、
タイマ５により所定時間毎にリセツトされて、第
１、第２のタイマ回路２１，２２の出力をカウン
トし所定時間内に所定回数カウントしたとき出力
信号を発生する第１、第２のカウンタ、６は、第
１、第２のカウンタ４１，４２の出力のオア（論
理和）またはアンド（論理積）をとる論理回路、
７は論理回路６の出力により第１、第２、第３の
オア回路３１，３２，３３を介して各第１、第
２、第３の中央処理装置１１，１２，１３をリセ
ツトし続けるための信号を保持するラツチ回路、
８はラツチ回路７の出力により外部出力を発生す
るリレー回路のような出力回路である。
２、第３のマイクロコンピユータのような中央処
理装置、２１，２２，２３は、各中央処理装置１
１，１２，１３ごとに設けられその異常動作状態
を検出して各中央処理装置１１，１２，１３にオ
ア回路３１，３２，３３を介して瞬時リセツトす
る信号を発生するウオツチドツグタイマのような
第１、第２、第３のタイマ回路、４１，４２は、
タイマ５により所定時間毎にリセツトされて、第
１、第２のタイマ回路２１，２２の出力をカウン
トし所定時間内に所定回数カウントしたとき出力
信号を発生する第１、第２のカウンタ、６は、第
１、第２のカウンタ４１，４２の出力のオア（論
理和）またはアンド（論理積）をとる論理回路、
７は論理回路６の出力により第１、第２、第３の
オア回路３１，３２，３３を介して各第１、第
２、第３の中央処理装置１１，１２，１３をリセ
ツトし続けるための信号を保持するラツチ回路、
８はラツチ回路７の出力により外部出力を発生す
るリレー回路のような出力回路である。
つまり、中央処理装置１１，１２，１３は、正
常動作時には、各タイマ回路２１，２２，２３を
リセツトし、タイマ回路２１，２２，２３は何ら
信号を発生しないが、異常動作時には、各タイマ
回路２１，２２，２３はリセツトされることな
く、パルスのような瞬時リセツト出力信号をオア
回路３１，３２，３３を介して中央処理装置１
１，１２，１３に供給し、中央処理装置１１，１
２，１３にリセツトをかけ、再動作させるように
働く。そして中央処理装置１１，１２，１３は再
び動作し、正常に復帰すればタイマ回路２１，２
２，２３は出力を発生しないが、中央処理装置１
１，１２，１３が異常であればタイマ回路２１，
２２，２３は信号を出し続ける。この場合、各タ
イマ回路２１，２２，２３は、独立に各中央処理
装置１１，１２，１３をリセツトするように働
く。
常動作時には、各タイマ回路２１，２２，２３を
リセツトし、タイマ回路２１，２２，２３は何ら
信号を発生しないが、異常動作時には、各タイマ
回路２１，２２，２３はリセツトされることな
く、パルスのような瞬時リセツト出力信号をオア
回路３１，３２，３３を介して中央処理装置１
１，１２，１３に供給し、中央処理装置１１，１
２，１３にリセツトをかけ、再動作させるように
働く。そして中央処理装置１１，１２，１３は再
び動作し、正常に復帰すればタイマ回路２１，２
２，２３は出力を発生しないが、中央処理装置１
１，１２，１３が異常であればタイマ回路２１，
２２，２３は信号を出し続ける。この場合、各タ
イマ回路２１，２２，２３は、独立に各中央処理
装置１１，１２，１３をリセツトするように働
く。
次にカウンタ４１，４２は、中央処理装置１
１，１２が正常でタイマ回路２１，２２よりの出
力が来ない場合は、タイマ５の所定時間ごとに発
生するリセツト信号によりリセツトされ、出力を
発生しない。また、中央処理装置１１，１２が異
常となり、タイマ回路２１，２２よりの信号を所
定時間内に所定回数以上カウントするとタイマ５
によりリセツトされる前に、出力信号を論理回路
６に供給する。
１，１２が正常でタイマ回路２１，２２よりの出
力が来ない場合は、タイマ５の所定時間ごとに発
生するリセツト信号によりリセツトされ、出力を
発生しない。また、中央処理装置１１，１２が異
常となり、タイマ回路２１，２２よりの信号を所
定時間内に所定回数以上カウントするとタイマ５
によりリセツトされる前に、出力信号を論理回路
６に供給する。
論理回路６は、カウンタ４１，４２の各出力の
オア、またはアンドをとり、ラツチ回路７にその
信号を保持し、オア回路３１，３２，３３を介し
て各中央処理装置１１，１２，１３にリセツトを
かけ続け、全ての中央処理装置１１，１２，１３
の動作を停止し、出力回路８を介して外部に異常
を知らせる。
オア、またはアンドをとり、ラツチ回路７にその
信号を保持し、オア回路３１，３２，３３を介し
て各中央処理装置１１，１２，１３にリセツトを
かけ続け、全ての中央処理装置１１，１２，１３
の動作を停止し、出力回路８を介して外部に異常
を知らせる。
このように、各中央処理装置１１，１２，１３
を個別にリセツトするとともに、所定の中央処理
装置１１，１２のすべて、またはいずれかが異常
を出しつづける場合は、全中央処理装置１１，１
２，１３を停止させるようにし、システム全体の
安全な動作を行うようにしている。つまり、部分
的に、例えば中央処理装置１３が故障しても、そ
の部分のみリセツトをくり返し、全体の動作を停
止させない。
を個別にリセツトするとともに、所定の中央処理
装置１１，１２のすべて、またはいずれかが異常
を出しつづける場合は、全中央処理装置１１，１
２，１３を停止させるようにし、システム全体の
安全な動作を行うようにしている。つまり、部分
的に、例えば中央処理装置１３が故障しても、そ
の部分のみリセツトをくり返し、全体の動作を停
止させない。
(5) 発明の要約
以上述べたように、この発明は、複数の中央処
理装置ごとにタイマ回路を設け、その異常動作状
態を検出して各中央処理装置を瞬時リセツトし、
タイマ回路の出力をカウントし所定時間内に所定
回数カウントしたとき出力を発生する複数のカウ
ンタの出力のオアまたはアンドをとり全中央処理
装置にリセツトをかけ続けるようにしたリセツト
回路である。
理装置ごとにタイマ回路を設け、その異常動作状
態を検出して各中央処理装置を瞬時リセツトし、
タイマ回路の出力をカウントし所定時間内に所定
回数カウントしたとき出力を発生する複数のカウ
ンタの出力のオアまたはアンドをとり全中央処理
装置にリセツトをかけ続けるようにしたリセツト
回路である。
(6) 発明の効果
各中央処理装置が異常となつた場合、すぐにそ
の各中央処理装置を停止させずにタイマ回路によ
りリセツトして動作を再開させ続け自己復帰させ
ることができ、異常が続いた場合はカウンタ出力
により全中央処理装置を停止させることができ、
突発的な異常であればすぐにシステム全体は停止
せずノイズに強く、異常が続く場合は、システム
全体を停止させることができ、最適、安全性の高
いリセツト回路となつている。
の各中央処理装置を停止させずにタイマ回路によ
りリセツトして動作を再開させ続け自己復帰させ
ることができ、異常が続いた場合はカウンタ出力
により全中央処理装置を停止させることができ、
突発的な異常であればすぐにシステム全体は停止
せずノイズに強く、異常が続く場合は、システム
全体を停止させることができ、最適、安全性の高
いリセツト回路となつている。
第１図は、この発明の一実施例を示す構成説明
図である。 １１，１２，１３……中央処理装置、２１，２
２，２３……タイマ回路、４１，４２……カウン
タ、６，７……リセツト手段。
図である。 １１，１２，１３……中央処理装置、２１，２
２，２３……タイマ回路、４１，４２……カウン
タ、６，７……リセツト手段。
Claims (1)
- 【特許請求の範囲】 １ 複数の各中央処理装置ごとに設けられその異
常動作状態を検出して各中央処理装置を瞬時リセ
ツトする信号を発生する複数のタイマ回路と、複
数のタイマ回路の出力をカウントし所定時間内に
所定回数カウントしたとき出力信号を発生する複
数のカウンタと、この複数のカウンタ出力の論理
積または論理和をとり前記複数の中央処理装置に
リセツトをかけ続けるリセツト手段とを備えたこ
とを特徴とするリセツト回路。 ２ 前記複数の中央処理装置にリセツトをかける
際に外部出力も行う手段を備えたことを特徴とす
る特許請求の範囲第１項記載のリセツト回路。 ３ 前記複数の中央装置にカウンタを備えないも
のを有することを特徴とする特許請求の範囲第１
項または第２項記載のリセツト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58018696A JPS59144959A (ja) | 1983-02-07 | 1983-02-07 | リセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58018696A JPS59144959A (ja) | 1983-02-07 | 1983-02-07 | リセツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59144959A JPS59144959A (ja) | 1984-08-20 |
| JPH0148565B2 true JPH0148565B2 (ja) | 1989-10-19 |
Family
ID=11978786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58018696A Granted JPS59144959A (ja) | 1983-02-07 | 1983-02-07 | リセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59144959A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61189349U (ja) * | 1985-05-14 | 1986-11-26 |
-
1983
- 1983-02-07 JP JP58018696A patent/JPS59144959A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59144959A (ja) | 1984-08-20 |
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