JPH041830A - Ｃｐｕ監視回路 - Google Patents
Ｃｐｕ監視回路Info
- Publication number
- JPH041830A JPH041830A JP2103838A JP10383890A JPH041830A JP H041830 A JPH041830 A JP H041830A JP 2103838 A JP2103838 A JP 2103838A JP 10383890 A JP10383890 A JP 10383890A JP H041830 A JPH041830 A JP H041830A
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- JP
- Japan
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- cpu
- circuit
- slave
- watchdog timer
- timer
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- Pending
Links
- 230000009977 dual effect Effects 0.000 claims abstract description 10
- 238000012544 monitoring process Methods 0.000 claims description 8
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000002159 abnormal effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＰＵ監視回路に関し、特にウォッチドッグタ
イマ回路を用いるＣＰＵ監視回路に関する。
イマ回路を用いるＣＰＵ監視回路に関する。
従来この種の、互いに主従関係にある複数のＣＰＵの動
作をウォッチドッグタイマ回路を用いて監視するＣＰＵ
監視回路においては、ウォッチドッグタイマ回路が各Ｃ
ＰＵ毎に設けられ、それぞれが各ＣＰＵの動作を監視し
ていた。
作をウォッチドッグタイマ回路を用いて監視するＣＰＵ
監視回路においては、ウォッチドッグタイマ回路が各Ｃ
ＰＵ毎に設けられ、それぞれが各ＣＰＵの動作を監視し
ていた。
以下、第２図に示す従来の実施例のブロック図を用いて
説明する。
説明する。
主ＣＰＵ２．従ＣＰＵ５共に、それぞれ両者のファーム
ウェアの異常を検出するためのタイマである。ウォッチ
ドッグタイマ回路１ａ、ｌｂを持っている。
ウェアの異常を検出するためのタイマである。ウォッチ
ドッグタイマ回路１ａ、ｌｂを持っている。
主ＣＰＵ２が正常な状態では、ＣＰＵ２は予め定められ
ている「タイムアウト」の時間より短い周期で、プログ
ラムによりバスａ１を通して繰返しデコーダ６ａにクリ
ア信号を出力する。デコーダ６ａはこのクリア信号を解
読してウォッチドッグタイマ回路１ａにパルス信号であ
るタイマクリア信号Ｃ１を送出し、クリアする。
ている「タイムアウト」の時間より短い周期で、プログ
ラムによりバスａ１を通して繰返しデコーダ６ａにクリ
ア信号を出力する。デコーダ６ａはこのクリア信号を解
読してウォッチドッグタイマ回路１ａにパルス信号であ
るタイマクリア信号Ｃ１を送出し、クリアする。
いま主ＣＰＵ２に異常動作が発生したときは、主ＣＰＵ
２はタイマクリア信号を正しく送出することかできず、
その結果ウォッチドッグタイマ回路１ａのタイマをクリ
アできなくなり、ウォッチドッグタイマ回路１ａのタイ
マがタイムアウトする。そしてウォッチドッグタイマ回
路１ａはリセット信号ｄｌを主ＣＰＵ２に送出し、リセ
ットする。
２はタイマクリア信号を正しく送出することかできず、
その結果ウォッチドッグタイマ回路１ａのタイマをクリ
アできなくなり、ウォッチドッグタイマ回路１ａのタイ
マがタイムアウトする。そしてウォッチドッグタイマ回
路１ａはリセット信号ｄｌを主ＣＰＵ２に送出し、リセ
ットする。
従ＣＰＵ５側のウォッチドッグタイマ回路１ｂ及びデコ
ーダ６ｂも主ＣＰＵ２側と全く同様の動作をする。
ーダ６ｂも主ＣＰＵ２側と全く同様の動作をする。
ここで主ＣＰＵ２と従ＣＰＵ５との間に接続され、両者
間でデータ交換を行うデュアルポートＲＡＭ３はＣＰＵ
監視動作には関与していない。
間でデータ交換を行うデュアルポートＲＡＭ３はＣＰＵ
監視動作には関与していない。
従ＣＰＵは複数個設けられてもよく、その場合は従ＣＰ
Ｕ毎にウォッチドッグタイマ回路とデコーダが必要であ
る。
Ｕ毎にウォッチドッグタイマ回路とデコーダが必要であ
る。
上述した従来のＣＰＵ監視回路は、同一ユニット内にＣ
ＰＵが複数個存在し、且つそれらが回路構成上互いに主
従関係にある場合においても、各ＣＰＵ毎にそれぞれ独
立したウォッチドッグタイマ回路が必要であった。この
ためＣＰＵの数量分のウォッチドッグタイマ回路が必要
となり、回路規模が大きくなるという欠点があった。
ＰＵが複数個存在し、且つそれらが回路構成上互いに主
従関係にある場合においても、各ＣＰＵ毎にそれぞれ独
立したウォッチドッグタイマ回路が必要であった。この
ためＣＰＵの数量分のウォッチドッグタイマ回路が必要
となり、回路規模が大きくなるという欠点があった。
本発明によるＣＰＵ監視回路は、主ＣＰＵと、デュアル
ポートＲＡＭを介して前記上ＣＰＵとデータ交換を行う
１以上の従ＣＰＵと、ＣＰＵの動作を監視するウォッチ
ドッグタイマ回路とを有するＣＰ（Ｊ監視回路において
、タイマクリア信号を受け前記タイマクリア信号がなく
なりタイムアウトしたときリセット信号を前記全てのＣ
ＰＵに送出する前記ウォッチドッグタイマ回路と、定期
的にクリア信号を送出し且つ前記デュアルポートＲＡＭ
を介して前記間ＣＰＵの動作を監視し動作異常の従ＣＰ
Ｕをリセットさせるための特定の信号を送出する前記上
ＣＰＵと、前記クリア信号を解読し前記タイマクリア信
号を前記ウォッチドッグタイマ回路に送出し且つ前記特
定の信号を解読・ラッチし従ＣＰしリセット信号を前記
動作異常の従ＣＰＵに送出する前記デコーダ／ラッチ回
路とを有している。
ポートＲＡＭを介して前記上ＣＰＵとデータ交換を行う
１以上の従ＣＰＵと、ＣＰＵの動作を監視するウォッチ
ドッグタイマ回路とを有するＣＰ（Ｊ監視回路において
、タイマクリア信号を受け前記タイマクリア信号がなく
なりタイムアウトしたときリセット信号を前記全てのＣ
ＰＵに送出する前記ウォッチドッグタイマ回路と、定期
的にクリア信号を送出し且つ前記デュアルポートＲＡＭ
を介して前記間ＣＰＵの動作を監視し動作異常の従ＣＰ
Ｕをリセットさせるための特定の信号を送出する前記上
ＣＰＵと、前記クリア信号を解読し前記タイマクリア信
号を前記ウォッチドッグタイマ回路に送出し且つ前記特
定の信号を解読・ラッチし従ＣＰしリセット信号を前記
動作異常の従ＣＰＵに送出する前記デコーダ／ラッチ回
路とを有している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
主ＣＰＵ２と従ＣＰＵ５は同一ユニット内で互いに主従
の関係にあるものとする。ウォッチドッグタイマ回路１
は主ＣＰＵ２のみに設けられ、従ＣＰＵ５には設けられ
ていない。但しウォッチドッグタイマ回路１から送出さ
れるリセット信号ｄは従ＣＰｔＪ５にも供給される。
の関係にあるものとする。ウォッチドッグタイマ回路１
は主ＣＰＵ２のみに設けられ、従ＣＰＵ５には設けられ
ていない。但しウォッチドッグタイマ回路１から送出さ
れるリセット信号ｄは従ＣＰｔＪ５にも供給される。
主ＣＰＵ２は正常動作時には、定期的にウォッチドッグ
タイマ回路１のタイマをクリアするクリア信号をバスａ
を通して、デコーダ／ラッチ回路４へ出力する。デコー
ダ／ラッチ回路４は信号を解読し、パルス信号であるタ
イマクリア信号Ｃをウォッチドッグタイマ回路１に送出
し、タイマをクリアする。
タイマ回路１のタイマをクリアするクリア信号をバスａ
を通して、デコーダ／ラッチ回路４へ出力する。デコー
ダ／ラッチ回路４は信号を解読し、パルス信号であるタ
イマクリア信号Ｃをウォッチドッグタイマ回路１に送出
し、タイマをクリアする。
又、主ＣＰＵ２はデュアルボー）ＲＡＭ３を介して従Ｃ
ＰＵ５と定期的にデータ交換して従ｃＰＵ５の動作が正
しいかどうか監視する。そして伝達されたデータにより
従ＣＰＵ５の異常動作と検出した場合は、バスａを通し
てデコーダ／ラッチ回路４に従ＣＰＵ５をリセットする
特定の信号を送出する。デコーダ／ラッチ回路４はバス
ａがらの信号を解読・ラッチして従ＣＰＵリセット信号
すを従ＣＰｔＪ５へ送出し、リセットする。
ＰＵ５と定期的にデータ交換して従ｃＰＵ５の動作が正
しいかどうか監視する。そして伝達されたデータにより
従ＣＰＵ５の異常動作と検出した場合は、バスａを通し
てデコーダ／ラッチ回路４に従ＣＰＵ５をリセットする
特定の信号を送出する。デコーダ／ラッチ回路４はバス
ａがらの信号を解読・ラッチして従ＣＰＵリセット信号
すを従ＣＰｔＪ５へ送出し、リセットする。
そして、主ＣＰＵ２の動作異常時には、主ＣＰＵ２がウ
ォッチドッグタイマ回路１のタイマをクリアできないタ
イムアウトの状態となり、ウォッチドッグタイマ回路１
はリセット信号ｄを主ｃＰＵ２および従ＣＰＵ５に送出
する。そして全てのＣＰＵがリセットされる。
ォッチドッグタイマ回路１のタイマをクリアできないタ
イムアウトの状態となり、ウォッチドッグタイマ回路１
はリセット信号ｄを主ｃＰＵ２および従ＣＰＵ５に送出
する。そして全てのＣＰＵがリセットされる。
ここで従ＣＰＵが複数のときは、デュアルポー）ＲＡＭ
３を通し、或は従ＣＰＵと主ＣＰＵ２の間にデュアルポ
ートＲＡＭを用意して主ＣＰＵと従ＣＰＵ間のデータ交
換を行う。そして異常となった従ＣＰＵを指定する特定
の信号を主ＣＰＵからデコーダ／ラッチ回路に送出し、
上述した従ＣＰＵが１個の場合と同様に、対応する従Ｃ
ＰＵをリセットすればよい。
３を通し、或は従ＣＰＵと主ＣＰＵ２の間にデュアルポ
ートＲＡＭを用意して主ＣＰＵと従ＣＰＵ間のデータ交
換を行う。そして異常となった従ＣＰＵを指定する特定
の信号を主ＣＰＵからデコーダ／ラッチ回路に送出し、
上述した従ＣＰＵが１個の場合と同様に、対応する従Ｃ
ＰＵをリセットすればよい。
以上説明したように本発明は、主ＣＰＵがデュアルポー
トＲＡＭを介して、通常データの交換を行う他に、常時
％ｃｐｕの動作を監視することによって、ウォッチドッ
グタイマ回路を１回路に止めることができ、回路規模の
縮少を図ることができる効果がある。
トＲＡＭを介して、通常データの交換を行う他に、常時
％ｃｐｕの動作を監視することによって、ウォッチドッ
グタイマ回路を１回路に止めることができ、回路規模の
縮少を図ることができる効果がある。
図は従来の実施例のブロック図である。
１．１ａ、ｌｂ・・・ウォッチドッグタイマ回路、２・
・・主ＣＰＵ、３・・・デュアルポー）ＲＡＭ、４・・
デコーダ／ラッチ回路、５・・・従ＣＰＵ、６ａ ６
ｂ・・・デコーダ。
・・主ＣＰＵ、３・・・デュアルポー）ＲＡＭ、４・・
デコーダ／ラッチ回路、５・・・従ＣＰＵ、６ａ ６
ｂ・・・デコーダ。
Claims (1)
- 主ＣＰＵと、デュアルポートＲＡＭを介して前記主ＣＰ
Ｕとデータ交換を行う１以上の従ＣＰＵと、ＣＰＵの動
作を監視するウォッチドッグタイマ回路とを有するＣＰ
Ｕ監視回路において、タイマクリア信号を受け前記タイ
マクリア信号がなくなりタイムアウトしたときリセット
信号を前記全てのＣＰＵに送出する前記ウォッチドッグ
タイマ回路と、定期的にクリア信号を送出し且つ前記デ
ュアルポートＲＡＭを介して前記従ＣＰＵの動作を監視
し動作異常の従ＣＰＵをリセットさせるための特定の信
号を送出する前記主ＣＰＵと、前記クリア信号を解読し
前記タイマクリア信号を前記ウォッチドッグタイマ回路
に送出し且つ前記特定の信号を解読・ラッチし従ＣＰＵ
リセット信号を前記動作異常の従ＣＰＵに送出する前記
デコーダ／ラッチ回路とを有することを特徴とするＣＰ
Ｕ監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2103838A JPH041830A (ja) | 1990-04-19 | 1990-04-19 | Ｃｐｕ監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2103838A JPH041830A (ja) | 1990-04-19 | 1990-04-19 | Ｃｐｕ監視回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH041830A true JPH041830A (ja) | 1992-01-07 |
Family
ID=14364566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2103838A Pending JPH041830A (ja) | 1990-04-19 | 1990-04-19 | Ｃｐｕ監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH041830A (ja) |
-
1990
- 1990-04-19 JP JP2103838A patent/JPH041830A/ja active Pending
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