JPH0287260A - セフティインターロック機能をもつマルチｃｐｕシステム - Google Patents
セフティインターロック機能をもつマルチｃｐｕシステムInfo
- Publication number
- JPH0287260A JPH0287260A JP63238021A JP23802188A JPH0287260A JP H0287260 A JPH0287260 A JP H0287260A JP 63238021 A JP63238021 A JP 63238021A JP 23802188 A JP23802188 A JP 23802188A JP H0287260 A JPH0287260 A JP H0287260A
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- 230000006870 function Effects 0.000 claims description 3
- 230000001960 triggered effect Effects 0.000 claims description 2
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- 238000004891 communication Methods 0.000 description 2
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Landscapes
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、例えば紙工機械等の各種一般産業機械に用い
られる、セフティインターロック機能をもつマルチＣＰ
Ｕシステムに関する。
られる、セフティインターロック機能をもつマルチＣＰ
Ｕシステムに関する。
［従来の技術］
従来、ウォッチドッグタイマをＣＰＵ毎にもつか、若し
くは部分的に持つマルチＣＰＵシステムに於いては、上
記タイマのタイムアウト出力をリレー若しくはシーケン
サ等の手段でシステム判定するか、個々のＣＰＵ毎にタ
イムアウト出力をノン・マスカブル割り込み等に入力し
、ソフトウェアにてシステム判定するかして、負荷体、
例えばアクチュエータの停止信号を発生させていた。
くは部分的に持つマルチＣＰＵシステムに於いては、上
記タイマのタイムアウト出力をリレー若しくはシーケン
サ等の手段でシステム判定するか、個々のＣＰＵ毎にタ
イムアウト出力をノン・マスカブル割り込み等に入力し
、ソフトウェアにてシステム判定するかして、負荷体、
例えばアクチュエータの停止信号を発生させていた。
［発明が解決しようとする問題点］
上記したように、ウォッチドッグタイマをＣＰＵ毎に持
つか、もしくは部分的に持つマルチＣＰＵシステムに於
いては、上記タイマのタイムアウト出力をリレーもしく
はシーケンサ等の手段でシステム判定するか、又は、個
々のＣＰＵ毎にタイムアウト出力をノン・マスカブル割
り込み等に入力しソフトウェア処理にてシステム判定し
て、アクチュエータの停止信号を発生していた。
つか、もしくは部分的に持つマルチＣＰＵシステムに於
いては、上記タイマのタイムアウト出力をリレーもしく
はシーケンサ等の手段でシステム判定するか、又は、個
々のＣＰＵ毎にタイムアウト出力をノン・マスカブル割
り込み等に入力しソフトウェア処理にてシステム判定し
て、アクチュエータの停止信号を発生していた。
このような、従来の方式に於いては、セフティ−・イン
ターロックを確実に行わせようとすると、個々のＣＰＵ
毎にウォッチドッグタイマを搭裁しなければならない。
ターロックを確実に行わせようとすると、個々のＣＰＵ
毎にウォッチドッグタイマを搭裁しなければならない。
更にこれに加えて、リレーもしくはシーケンサ等の上位
の外部システムにシステム判定させるか、個々のＣＰＵ
毎にタイムアウト割り込み処理を行いそれぞれのアクチ
ュエータの停止信号を発生せねばならない。
の外部システムにシステム判定させるか、個々のＣＰＵ
毎にタイムアウト割り込み処理を行いそれぞれのアクチ
ュエータの停止信号を発生せねばならない。
実際には十分に信頼し得るセフティ−・インターロック
を構成するために、上記した３つの手段を組み合わせて
いるが、ハードウェア１ ソフトウェア等の支援が冗長
に必要となり、コスト的にも割高となっている。
を構成するために、上記した３つの手段を組み合わせて
いるが、ハードウェア１ ソフトウェア等の支援が冗長
に必要となり、コスト的にも割高となっている。
［課題を解決するための手段及び作用］本発明のマルチ
ＣＰＵシステムは、複数のＣＰＵが互いに同期を取合う
ための共有メモリ若しくは共有レジスタと、上記複数の
ＣＰＵのうち、互いに動作を監視し合うマスタとなるＣ
ＰＵ及びスレーブとなるＣＰＵと、上記マスタとなるＣ
ＰＵがスレーブとなるＣＰＵの動作状態をモニタしシス
テムとしての妥当性を判定して動作に異常がないときト
リガされ、異常であるときタイムアウトを発生するウォ
ッチドッグタイマと、上記スレーブとなるＣＰＵに対応
して設けられ、上記ウォッチドッグタイマがタイムアウ
トを発生したとき、又は対応するスレーブとなるＣＰＵ
がマスタとなるＣＰＵのモニタを行ない動作の異常を検
出したときに負荷停止信号を出力する論理回路（ＡＮＤ
回路）及び停止信号発生回路とを有してなる構成とした
もので、これにより、簡素な構成で信頼性の高い負荷駆
動制御を実行できる。
ＣＰＵシステムは、複数のＣＰＵが互いに同期を取合う
ための共有メモリ若しくは共有レジスタと、上記複数の
ＣＰＵのうち、互いに動作を監視し合うマスタとなるＣ
ＰＵ及びスレーブとなるＣＰＵと、上記マスタとなるＣ
ＰＵがスレーブとなるＣＰＵの動作状態をモニタしシス
テムとしての妥当性を判定して動作に異常がないときト
リガされ、異常であるときタイムアウトを発生するウォ
ッチドッグタイマと、上記スレーブとなるＣＰＵに対応
して設けられ、上記ウォッチドッグタイマがタイムアウ
トを発生したとき、又は対応するスレーブとなるＣＰＵ
がマスタとなるＣＰＵのモニタを行ない動作の異常を検
出したときに負荷停止信号を出力する論理回路（ＡＮＤ
回路）及び停止信号発生回路とを有してなる構成とした
もので、これにより、簡素な構成で信頼性の高い負荷駆
動制御を実行できる。
［実施例］
本発明の一実施例を第１図に示す。ここでは３スレーブ
ＣＰＵの場合を例示している。
ＣＰＵの場合を例示している。
マスタＣＰＵ１は、ウォッチドッグタイマ２を持ツ。ス
レーブＣＰＵ６ａ、６ｂ、６ｃはそれぞれ自分自身の負
荷（例えばアクチュエータ）と、ＡＮＤ （論理積）回
路３ａ、３ｂ、３ｃｓ及び停止信号発生回路４ａ、４ｂ
、４ｃを持つ。
レーブＣＰＵ６ａ、６ｂ、６ｃはそれぞれ自分自身の負
荷（例えばアクチュエータ）と、ＡＮＤ （論理積）回
路３ａ、３ｂ、３ｃｓ及び停止信号発生回路４ａ、４ｂ
、４ｃを持つ。
マスタＣＰＵＩはマスタＣＰＵ側負荷停止解除信号９を
ＯＦＦ （オフ）にすることにより、また、スレーブＣ
ＰＵ６ａ、６ｂ、６ｃはそれぞれのスレーブＣＰＵ側負
荷停止解除信号１０ａ、１０ｂ。
ＯＦＦ （オフ）にすることにより、また、スレーブＣ
ＰＵ６ａ、６ｂ、６ｃはそれぞれのスレーブＣＰＵ側負
荷停止解除信号１０ａ、１０ｂ。
１０ｃをＯＦＦにすることにより、それぞれの負荷停止
信号８ａ、８ｂ、８ｃを発生することができる。勿論、
マスタＣＰＵＩが自分自身の負荷を持っていてもよく、
要はマルチＣＰＵシステムの中にセフティ−インターロ
ック機能（ウォッチドッグタイ？２．ＡＮＤ回路３ａ、
３ｂ、３ｃ、停止信号発生回路４ａ、４ｂ、４ｃ）を−
組含んでいればよい。
信号８ａ、８ｂ、８ｃを発生することができる。勿論、
マスタＣＰＵＩが自分自身の負荷を持っていてもよく、
要はマルチＣＰＵシステムの中にセフティ−インターロ
ック機能（ウォッチドッグタイ？２．ＡＮＤ回路３ａ、
３ｂ、３ｃ、停止信号発生回路４ａ、４ｂ、４ｃ）を−
組含んでいればよい。
マスタＣＰＵＩとスレーブＣＰＵ６ａ、６ｂ。
６Ｃとは共有バス７経由で共有ＲＡＭもしくは共存レジ
スタ５を読み書きし、データやメツセージ等の交換を行
ない、互いの動作の監視と、同期とをとる。
スタ５を読み書きし、データやメツセージ等の交換を行
ない、互いの動作の監視と、同期とをとる。
マスタＣＰＵＩは、スレーブＣＰｔＬ６ａ、６ｂ。
６ｃそれぞれの応答をみながら、システムの正当性を判
定し、システムに異常がなければ、ウォッチドッグタイ
マ２をリトリガし続け、もし、異常が発見されたなら、
リトリガを中止する。やがてウォッチドッグタイマ２が
タイムアウトし、マスタＣＰＵ側負荷停止解除信号９を
ＯＦＦすることにより、全部の負荷停止信号８ａ、８ｂ
、８ｃを発生する。
定し、システムに異常がなければ、ウォッチドッグタイ
マ２をリトリガし続け、もし、異常が発見されたなら、
リトリガを中止する。やがてウォッチドッグタイマ２が
タイムアウトし、マスタＣＰＵ側負荷停止解除信号９を
ＯＦＦすることにより、全部の負荷停止信号８ａ、８ｂ
、８ｃを発生する。
一方、スレーブＣＰＵ６ａ、６ｂ、６ｃもマスタＣＰＵ
Ｉの監視を行っており、異常が発見されたなら、スレー
ブＣＰＵ側負荷停止解除信号１０ａ、１０ｂ、１０ｃを
ＯＦＦにすることにより、自身の負荷（例えばアクチュ
エータ）をロックすることができる。
Ｉの監視を行っており、異常が発見されたなら、スレー
ブＣＰＵ側負荷停止解除信号１０ａ、１０ｂ、１０ｃを
ＯＦＦにすることにより、自身の負荷（例えばアクチュ
エータ）をロックすることができる。
また、ＣＰＵ間のデータやメツセージ潰交換は共有バス
７や、共有ＲＡＭもしくは共有レジスタ５を用いず、例
えばＲ８４２２Ａ等のシリアル伝送を用いて行ってもよ
い。
７や、共有ＲＡＭもしくは共有レジスタ５を用いず、例
えばＲ８４２２Ａ等のシリアル伝送を用いて行ってもよ
い。
［発明の効果］
上記したような本発明の構成とすることにより、従来で
は信頼性確保のためハードウェアならびにソフトウェア
の支援が過大になっていたものを、簡素にし、構成が単
純化されて信頼性が向上する。
は信頼性確保のためハードウェアならびにソフトウェア
の支援が過大になっていたものを、簡素にし、構成が単
純化されて信頼性が向上する。
加えて、ＣＰＵの個数が増大するにつれて、ＣＰＵ当た
りのコストを低下させることができる。
りのコストを低下させることができる。
第１図は本発明の一実施例を示すブロック図である。
１・・・マスタＣＰＵ、２ウオツチドツグタイマ、３
ａ 、 ３ ｂ 、 ３ ｃ−Ａ Ｎ Ｄ回路、４
ａ、４ｂ。 ４Ｃ・・・停止信号発生回路、５・・・共有ＲＡＭもし
くは共有レジスタ（データ通信手段） 、６ ａ、 ６
ｂ。 ６Ｃ・・・スレーブＣＰＵ、７・・・共有バスもしくは
通信路、８ａ、８ｂ、８ｃ・・・負荷停止信号、９・・
・マスタＣＰＵ側負荷停止解除信号、１０ａ、１０ｂ。 １０ｃ・・・スレーブＣＰＵ側負荷停止解除信号。 出願人代理人 弁理士 鈴江武彦
ａ 、 ３ ｂ 、 ３ ｃ−Ａ Ｎ Ｄ回路、４
ａ、４ｂ。 ４Ｃ・・・停止信号発生回路、５・・・共有ＲＡＭもし
くは共有レジスタ（データ通信手段） 、６ ａ、 ６
ｂ。 ６Ｃ・・・スレーブＣＰＵ、７・・・共有バスもしくは
通信路、８ａ、８ｂ、８ｃ・・・負荷停止信号、９・・
・マスタＣＰＵ側負荷停止解除信号、１０ａ、１０ｂ。 １０ｃ・・・スレーブＣＰＵ側負荷停止解除信号。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- 複数のＣＰＵが互いに共有するメモリ、レジスタ等を介
して同期をとり、上記複数のＣＰＵのうちマスタとなる
ＣＰＵと、スレーブとなるＣＰＵが互いの動作を監視し
合う、ウォッチドッグタイマをもつマルチＣＰＵシステ
ムであって、マスタとなるＣＰＵは、スレーブとなるＣ
ＰＵの動作状態をモニタし、システムとしての妥当性を
判定して、動作に異常がなければ上記ウォッチドッグタ
イマをトリガし、異常であればタイムアウトを発生させ
てＣＰＵを介さずに負荷の停止信号を発生させる手段を
有し、スレーブとなるＣＰＵは、マスタとなるＣＰＵの
モニタを行い、動作に異常があれば上記負荷の停止信号
を発生させる手段を有してなることを特徴としたセフテ
ィインターロック機能をもつマルチＣＰＵシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63238021A JPH0287260A (ja) | 1988-09-22 | 1988-09-22 | セフティインターロック機能をもつマルチｃｐｕシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63238021A JPH0287260A (ja) | 1988-09-22 | 1988-09-22 | セフティインターロック機能をもつマルチｃｐｕシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0287260A true JPH0287260A (ja) | 1990-03-28 |
Family
ID=17023982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63238021A Pending JPH0287260A (ja) | 1988-09-22 | 1988-09-22 | セフティインターロック機能をもつマルチｃｐｕシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0287260A (ja) |
-
1988
- 1988-09-22 JP JP63238021A patent/JPH0287260A/ja active Pending
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