JP4454538B2 - 多重系電子計算機 - Google Patents
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Description
なお、図示に際して、A系の要素には数字符号の末尾にAを付加し、B系の要素には数字符号の末尾にBを付加したが、文中でA系・B系の片系を意識せずに両系を纏めて参照するときは単に数字符号だけを記す。
フェールセーフ電源22は、出力比較回路23に例えば24Vの動作電力を供給するものであるが、その電力供給を照合信号Fに応じて選択的に行う。具体的には、照合信号Fが交番信号のときだけ出力比較回路23に動作電力を供給し、照合信号Fが一定信号のときには出力比較回路23に動作電力を供給しないようになっている。
そして、両系のコンピュータ10〜15が何れも正常に動作している間は、両系のデータが一致してフェールセーフ比較回路21の照合信号Fが交番信号になり、フェールセーフ電源22から出力比較回路23に電力が供給されるので、出力比較回路23から外部へ出力データが出力される。
こうして、故障発生時には照合回路によってデータの外部出力が抑止されて、装置から外部への作用が安全状態に保持され、フェールセーフ性が確保される。
例えば、プログラム同期方式の場合、健全性のチェックをソフトウェア(プログラム)で遂行するため、ハードウェアの規模や制約が少なくてプロセッサ(CPU)のマシンサイクル(クロック)を上げるのも容易であるという長所がある一方、ソフトウェアの負担(プログラム構成,プログラム規模,実行負荷)が重いという短所がある。
そこで、フェールセーフコンピュータの実現に実績を持つ照合回路の使用は踏襲しつつも、照合回路とバスラインとの結合状態を改めることにより、プロセッサを高速動作させうる多重系電子計算機を実現することが、技術的な課題となる。
これにより、バスラインと照合回路との接続関係がデュアルポートメモリを介在させた間接的なものとなって、クロックを同一・共通にするというハードウェア上の制約が解かれる。一方、ソフトウェア負荷の増加は、比較対象データをメインメモリ等からデュアルポートメモリへ転送する程度にとどまり、比較処理には及ばない。
したがって、この発明によれば、密結合バス同期方式の照合回路を使用してフェールセーフコンピュータを構成していながらプロセッサは高速動作させうる多重系電子計算機を実現することができる。
これにより、各系のコンピュータは自系データの書込終了を通知すれば足り他系コンピュータのデータ書込終了を待ち合わせる必要がなくなるので、比較対象データをプログラムで転送しなければならなくなったことに伴うプログラムの改造が少なくて済む。
このように各系のコンピュータが同期要求を出すだけで同期が採られるようにしたことにより、各系のコンピュータを非同期で動作させて各系間のタイミングの自由度を高めたことに伴い反射的に必要となる同期採りのためのプログラム改造が少なくて済む。
図1及び図2は、その典型例である二重系電子計算機の構成を示し、図1は、全体ブロック図、図2は、搭載プログラムの概要フローチャートである。
また、従来例と同様、図示に際して、A系の要素には数字符号の末尾にAを付加し、B系の要素には数字符号の末尾にBを付加したが、文中でA系・B系の片系を意識せずに両系を纏めて参照するときは単に数字符号だけを記す。
それらの追加要素について、以下、詳述する。なお、図1では、入力回路12をA系入力回路12AとB系入力回路12Bとに分けて示したが、図6の入力回路12と実質的な相違はなく、上記追加要素を明瞭に図示するための便宜にすぎない。
同期プログラム35は、やはりプロセッサ10によって実行されて、同期制御回路33にバスライン11を介して同期要求を出し、その後は待ち状態になるためのプログラム命令を実行して搭載先のプロセッサ10を待ち状態にするようになっている。
一連の処理の繰り返しは従来同様なので、ここでは、同期処理と転送処理とが組み込まれた基本的な処理単位の一例を詳述する。
A系プロセッサ10AがB系プロセッサ10Bより速いとすると、時刻t1には、前の処理を終えたA系プロセッサ10Aが、A系転送プログラム34Aを実行して、A系バスライン11Aを介して同期制御回路33に同期要求を出しそれから待ち状態になる。
そして、時刻t2に、B系プロセッサ10Bから同期要求が出されると、同期要求が出揃ったことになるので、同期制御回路33から起動信号Wが両プロセッサ10A,10Bに送出されて、両系で同時に入力処理が実行される。同時なので入力回路12から両プロセッサ10A,10Bに同じデータが入力される。
それから、B系プロセッサ10Bからも同期要求が出されて同期要求が揃うと、これに応じて同期制御回路33から起動信号Wが出されて、両系で同時に出力処理が実行される。同時なのでA系出力回路14AとB系出力回路14Bとから出力比較回路23へ同じデータが送出され、出力比較回路23から外部に向けたデータ出力がなされる。
こうして、この実施形態の二重系電子計算機でも、故障発生時には照合回路によってデータの外部出力が抑止されて、装置から外部への作用が安全状態に保持されるので、フェールセーフ性が確保される。
照合回路20は、不一致検出時に少なくとも出力を停止するようになっていれば足りるが、その他の安全事項を行うようにしても良く、例えば出力停止に加えてプロセッサを停止させるようにしても良い。
バスライン11は、CPUバスラインの総てを含んでいる必要はなく、メモリバスと入出力バスを含んでいれば足りる。
二重系電子計算機への適用例を上述したが、本発明は三重系以上の多重系電子計算機にも適用することができる。
11…バスライン、12…入力回路、13…メインメモリ、
14…出力回路、15…出力ライン、16…応用プログラム、
20…照合回路、
21…フェールセーフ比較回路(FS)、
22…フェールセーフ電源(FS)、23…出力比較回路、
30…バス模擬回路、
31…デュアルポートメモリ、32…読出制御回路、
33…同期制御回路、34…転送プログラム、35…同期プログラム
Claims (3)
- 各系毎にプロセッサとメインメモリを有し同じプログラムを搭載した複数系のコンピュータと、複数系のデータを比較して不一致検出時に出力を停止する照合回路とを備えた多重系電子計算機において、前記コンピュータ毎に設けられ該当系のプロセッサから該当系のバスラインを介して固有タイミングで転送されたデータの書き込みを受けるデュアルポートメモリを複数系と、前記照合回路の入力タイミングと共通するタイミングで前記デュアルポートメモリそれぞれからデータを読み出して前記照合回路にその入力対象の複数系のデータとして送出する読出制御回路とを具えており、更に、前記デュアルポートメモリが各系毎に複数設けられ、前記読出制御回路が各系毎に前記デュアルポートメモリの何れか一つをデータ読出対象に選択してデータの読出および前記照合回路へのデータ送出を繰り返すとともにデータ読出対象のメモリ切替を複数系について一斉に行うようになっていることを特徴とする多重系電子計算機。
- 前記デュアルポートメモリへのデータ書込が複数系の総てで終了したときに前記メモリ切替が行われるようになっていることを特徴とする請求項1記載の多重系電子計算機。
- 同期要求を出して待ち状態になる同期プログラムが前記コンピュータそれぞれに搭載され、前記同期要求が複数系の総てで出揃ったときに前記コンピュータの待ち状態を一斉に解く同期制御回路が設けられたことを特徴とする請求項2記載の多重系電子計算機。
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