JP5568962B2 - エレベーターの制御装置 - Google Patents
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Description
従って、ROMエラーの検出は行うことができないという課題があり、この場合、プログラムが格納されているROMの内容が正しくないということは、プログラムの暴走が発生してエレベーター制御が不能に陥る恐れがあるという課題がある。
図1から図4は、この発明の実施の形態1に係るもので、図1はエレベーターの制御装置のマイコン制御部の構成を示すブロック図、図2はエレベーターの制御装置のマイコン制御部の処理を示すフロー図、図3はエレベーターの制御装置のROMコンペアの要領について模式的に説明する図、図4はエレベーターの制御装置のROMコンペアの処理を示すフロー図である。
そして、マイコン制御に必要なプログラム等が予め格納されている不揮発性メモリである第1のROM3a、及び、第1のCPU2aの演算において実行するプログラムや変数等が格納される揮発性メモリである第1のRAM4aが、この第1のCPU2aと第1のバス5aを介して結ばれている。
また、第1のCPU2aは、第1のインターフェイス6aを介して、制御対象の各種機器と接続されている。
すなわち、CPU基盤1には、前述の第1のCPU2a、第1のROM3a、第1のRAM4a、第1のバス5a及び第1のインターフェイス6aのそれぞれと同様の構成を持つ、第2のCPU2b、第2のROM3b、第2のRAM4b、第2のバス5b及び第2のインターフェイス6bが設けられている。
このように構成されたマイコン制御部において、第1のROM3a及び第2のROM3bには同一のプログラム等が予め格納されており、それぞれのCPUにおける演算結果の妥当性をDPRAM7を介して確認しながら、当該エレベーターの制御が行われる(二重系システム)。
まず、図2(a)に示すフローに従ってマイコン制御部の初期設定がなされる。
すなわち、ステップS1において割込み禁止部により割込み演算が禁止され、ステップS2においてマイコン設定部により所定のマイコン設定がなされ、続くステップS3においてRAM領域の0設定部により第1のRAM4a及び第2のRAM4bの格納内容がクリアされて0設定される。
そして、ステップS4においてタイマー割込み開始部によりタイマー割込みが開始され、ステップS5においてタイマー割込みがなされるまで待機する。
すなわち、まず、ステップS11において入力演算部により当該演算に必要な信号の入力が行われ、ステップS12においてかご位置演算部により当該エレベーターのかごの現在位置が求められる。そして、ステップS13において呼びスキャン演算部により呼びボタン操作等によるかご呼びや乗場呼びの登録有無を検出する。
ステップ16においてはモニター演算部により当該エレベーターの状態をモニター表示するための演算がなされ、次のステップS17において出力演算部により当該エレベーターを走行させるために必要な信号の出力が行われる。その後ステップS18へと至り一連の割込み演算処理は終了する。
ここでは、例えば、ROMの格納領域が10000H(アドレス:0000H〜FFFFH)のサイズであり、ROMの格納内容の比較をCPUの演算周期毎に比較単位サイズである10Hずつ実施するとして説明する。
なお、数値末尾のHはこの数値が16進数(Hexadecimal Number)で表現されていることを示している。以下についても同様である。
(10000H/10H)×5msec=20.48sec
すなわち、ROM全格納領域の比較が一巡するのには、20.48secの時間を要する。
すなわち、比較対象となっているROMデータ(10H分)の先頭アドレス及び当該比較対象データが、第1のCPU2a側の第1のROM3a及び第2のCPU2b側の第2のROM3bのそれぞれについて、DPRAM7の所定領域に、先頭アドレス、データの順で設定(格納)される。
これらのセットフラグは、対応するCPU側の比較対象ROMデータが設定されていない場合に0の値が、当該データがDPRAM7の所定領域に設定されると1の値がセットされる。
これらの異常フラグは、対応するCPU側の比較対象ROMデータに異常がなく正常である場合に0の値が、ROMコンペアの結果当該データに異常があると判断されると1の値がセットされる。
なお、このROMコンペア処理は第1のCPU2a及び第2のCPU2bのいずれにおいても行われるもので比較対象データや当該データの先頭アドレス、各種フラグについては、前述のごとく、DPRAM7の格納領域内において、各CPU(側のROM)に対応してそれぞれ設定(格納)されている。
また、逆に、第2のCPU2bから見た場合、自方アドレス、自方データ、自方フラグとは、第2のCPU2b側の第2のROM3bに係るアドレス、データ、フラグをそれぞれ指し、他方アドレス、他方データ、他方フラグとは、第1のCPU2a側の第1のROM3aに係るアドレス、データ、フラグをそれぞれ指している。
そして、ステップS24へと進み、自方のデータセットが完了したことを示すため自方セットフラグの値に1を代入した後、ステップS25へと進む。
このステップS25においては、他方セットフラグの値が1である否かについて確認を行う。この確認において、他方セットフラグの値が1でなく0である場合には、他方比較対象データのDPRAM7への設定が未だ済んでおらず、ROMコンペアができない状態であるので、ステップS33へと移り、一連の処理を終了する。
そして、ステップS28へと進み、ステップS27のコンペアチェックの結果について、双方の比較対象データが一致してROMデータ異常無しであるか否かについて確認が行われる。
このステップS32での所定の異常処理においては、例えば、当該エレベーターを急停止させるための急停止演算、又は、当該エレベーターを最寄階に停止させるための最寄階停止演算が行われる。そして、ステップS33へと至り一連の処理は終了する。
また、ステップS21の確認において、自方異常フラグ及び他方異常フラグの少なくともいずれか一方の値が0でなく1であって異常があることが確認された場合には、このステップS21から直接ステップS32へと移行して、前述した所定の異常処理が行われる。
また、この所定の異常処理は、エレベーターの運転を急停止する処理及びエレベーターを最寄階に停止させる処理のいずれか一方を含むものである。
図5及び図6は、この発明の実施の形態2に係るもので、図5はエレベーターの制御装置のROMコンペアの処理を示すフロー図、図6はエレベーターの制御装置のマイコン制御部の処理を示すフロー図である。
ここで説明する実施の形態2は、前述した実施の形態1の構成において、ROMコンペア異常の状態を、エレベーターの運転に最低限必要であるプログラムが格納されたROM領域において異常が検出された重異常と、無くともエレベーターの運転自体には支障が生じないプログラムが格納されたROM領域において異常が検出された軽異常と、の2段階に分け、ROMコンペア異常が重異常と軽異常のどちらであるかにより異常処理の内容を変えるようにしたものである。
そして、ステップS45へと進み、自方のデータセットが完了したことを示すため自方セットフラグの値に1を代入した後、ステップS46へと進む。
このステップS46においては、他方セットフラグの値が1である否かについて確認を行う。この確認において、他方セットフラグの値が1でなく0である場合には、他方比較対象データのDPRAM7への設定が未だ済んでおらず、ROMコンペアができない状態であるので、ステップS57へと移り、一連の処理を終了する。
そして、ステップS49へと進み、ステップS48のコンペアチェックの結果について、比較対象データがROMの第1の領域(0000H〜7FFFH)内に格納されたものであってかつ双方の比較対象データが一致してROMデータ異常無しであるか否かについて確認が行われる。
また、ステップS41の確認において、自方重異常フラグ及び他方重異常フラグの少なくともいずれか一方の値が0でなく1であって重異常があることが確認された場合には、このステップS41から直接ステップS54へと移行して、前述した所定の重異常処理が行われる。
例えば、詳細は後述するように、図2(b)の割込み演算処理において、エレベーターの走行には直接必要のないモニター演算部による当該エレベーターの状態をモニター表示するための演算を行わないようにして、エレベーターの運転を継続させる。
すなわち、タイマー割込みによる割込み演算処理においては、まず、ステップS61で、ROMについて軽異常無しであるか否かを、例えば、DPRAM7に設定された、自方軽異常フラグ及び他方軽異常フラグの両方の値が0であるか否かを見ること等により確認する。
そして、この確認において、軽異常無しであることが確認された場合には、通常通りの演算処理であるステップS62からステップS68までの演算処理を実行する。なお、これらの各ステップにおける内容については、実施の形態1の図2(b)におけるステップS11からステップS17までの内容と同一であるので、その詳細説明は省略する。
ステップS68の後はステップS75へと至り一連の処理は終了する。
このステップS69においては入力演算処理が行われ、続いてステップS70のかご位置演算処理、ステップS71の呼びスキャン演算処理、ステップS72の距離演算処理、ステップS73の走行指令演算処理が行われる。これらのステップの内容は、ステップS62からステップS66まで、すなわち、図2(b)のステップS11からステップS15までのものと同一である。
ステップS74の後はステップS75へと至り一連の処理は終了する。
ここで、以上の構成においては、各ROMの第1の領域に、入力演算部、かご位置演算部、呼びスキャン演算部、距離演算部、走行指令演算部及び出力演算部を構成するプログラムが格納されており、第2の領域に、モニター演算部をはじめとするエレベーターの走行には直接必要のない各種機能を構成するプログラムが格納されている。
なお、以上説明した以外の他の構成等については実施の形態1と同様である。
2a 第1のCPU
2b 第2のCPU
3a 第1のROM
3b 第2のROM
4a 第1のRAM
4b 第2のRAM
5a 第1のバス
5b 第2のバス
6a 第1のインターフェイス
6b 第2のインターフェイス
7 DPRAM
Claims (5)
- エレベーターの制御に係る演算を行う第1のCPU及び第2のCPUと、
前記制御に必要な同一のプログラムをそれぞれ予め格納する第1のROM及び第2のROMと、を有する二重系システムで構成されたエレベーターの制御装置であって、
前記第1のCPU及び前記第2のCPUの双方から読み書き可能であるデュアルポートRAMを備え、
前記第1のCPU及び前記第2のCPUそれぞれの演算結果の妥当性を前記デュアルポートRAMを介して確認しながら前記制御を行うとともに、同一の前記デュアルポートRAMに前記第1のROMに格納された前記プログラムのデータと前記第2のROMに格納された前記プログラムのデータとをセットした上で、当該デュアルポートRAMにセットされた前記第1のROMに格納された前記プログラムの内容と前記第2のROMに格納された前記プログラムの内容との比較を行うことにより、前記第1のROM及び前記第2のROMの異常を検出し、異常が検出された時に所定の異常処理を行うことを特徴とするエレベーターの制御装置。 - 前記所定の異常処理は、前記エレベーターの運転を急停止する処理及び前記エレベーターを最寄階に停止させる処理のいずれか一方を含むことを特徴とする請求項1に記載のエレベーターの制御装置。
- 前記第1のROM及び前記第2のROMは、第1の領域において前記プログラムのうち前記エレベーターの運転に最低限必要不可欠であるプログラムを格納するとともに第2の領域において前記プログラムのうち前記第1の領域に格納されたもの以外のプログラムを格納しており、
前記第1の領域に格納されたプログラムの内容の比較において異常を検出した場合に重異常を検出し、重異常が検出された時に所定の重異常処理を行い、
前記重異常を検出せず、かつ、前記第2の領域に格納されたプログラムの内容の比較において異常を検出した場合に軽異常を検出し、軽異常が検出された時に前記所定の重異常処理とは異なる所定の軽異常処理を行うことを特徴とする請求項1に記載のエレベーターの制御装置。 - 前記所定の重異常処理は、前記エレベーターの運転を急停止する処理及び前記エレベーターを最寄階に停止させる処理のいずれか一方を含むことを特徴とする請求項3に記載のエレベーターの制御装置。
- 前記所定の軽異常処理は、前記第1の領域に格納されたプログラムを実行することにより前記エレベーターの運転を継続するとともに、前記第2の領域に格納されたプログラムの実行を停止する処理であることを特徴とする請求項3又は請求項4のいずれかに記載のエレベーターの制御装置。
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