JP5839713B2 - 電子端末装置及び電子連動装置 - Google Patents
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Description
本発明は、例えば鉄道の信号保安装置の入出力回路として機能する電子端末装置及びそのような電子端末装置を備える電子連動装置に関する。
鉄道の信号保安装置に用いられる電子連動装置の電子端末装置においては、連動論理部に送信する送信データが正常であるかどうかを判断して送信データの健全性を図り、送信データの信頼性を向上させる技術がある（例えば、特許文献１参照）。
具体的には、二つのＣＰＵのうち、一方のＣＰＵが生成したデータと他方のＣＰＵが生成したＣＲＣの論理和の送信データと、送信データに含まれるデータとＣＲＣを双方のＣＰＵでそれぞれ生成したデータとＣＲＣと照合して一致しているかどうかを診断する。そして、双方のＣＰＵの診断結果が正常のときだけ送信データが連動論理部に送信される。このような構成を採用することで、電子端末装置から送信する送信データの信頼性を向上させることが実現されている。
ところで、電子連動装置と電子端末装置間の伝送は、装置の安全性・信頼性を最重要視することから、一般には製造各社が独自の伝送規格を採用することが多かった。しかしながら、近年の伝送技術の進展が急速であり、特に汎用技術分野での技術革新はめざましいものがある。このような背景から、従来では独自規格を採用していた鉄道関連の技術であっても、汎用技術の導入が一層求められるようになっていた。特許文献１に開示の技術では、信頼性確保の観点では非常に有効な技術であるが、汎用性の技術に対応する点に関してはそのまま適用することができず、別の技術が必要とされていた。
本発明は、以上のような状況に鑑みなされたものであって、上記課題を解決する技術を提供することにある。
本発明の電子端末装置は、時間差同期処理を行う二つのＣＰＵと、前記二つのＣＰＵとシリアルインタフェイスで接続され、伝送路を介して連動論理部と通信を行う通信コントローラと、前記通信コントローラから前記連動論理部へ送信データを送る際に、前記二つのＣＰＵと前記通信コントローラとの経路をいずれか一方のＣＰＵに選択的に接続する切替部と、を有し、前記通信コントローラと接続されたＣＰＵはマスターとして機能し、前記通信コントローラと接続されていないＣＰＵ及び前記通信コントローラは、前記マスターとして機能するＣＰＵのスレーブとして機能し、前記二つのＣＰＵから前記連動論理部への出力動作の際に、前記送信データは、前記二つのＣＰＵにおいて同一内容のデータが作成され、前記二つのＣＰＵが時間差により順次マスターとして機能したときにそれぞれ前記通信コントローラに送信されたデータが、前記通信コントローラにおいて前記送信データとして結合されて前記連動論理部へ送信される。
本発明の電子連動装置は、上記の電子端末装置と、連動論理部とを備える。
本発明の電子連動装置は、上記の電子端末装置と、連動論理部とを備える。
以上、本発明によると、データの信頼性を確保しつつ汎用技術を適用するための技術を実現することができる。
次に、本発明を実施するための形態（以下、単に「実施形態」という）を、図面を参照して具体的に説明する。
図１は、本実施形態に係る電子連動装置１の概略構成を示す機能ブロック図であって、電子連動装置１は、鉄道の２つ以上の信号機や転てつ器等の相互間でその取り扱いについて一定の順序及び制限を付ける処理を行う。具体的には、電子連動装置１は、連動論理部９９と、複数の電子端末装置１００と、を備え、外部機器９０と接続している。
連動論理部９９と電子端末装置１００とは伝送路８０によって接続されている。また、電子端末装置１００はそれぞれ外部機器９０に接続されている。
連動論理部９９は、電子端末装置１００から送信されたデータ（送信データ）の内容が正常であるか否かを判断し、判断結果のデータ（受信データ）を電子端末装置１００に送信する。
図２は、本実施形態の電子端末装置１００の概略構成を示す機能ブロック図である。電子端末装置１００は、通信コントローラ１０と、フェイルセーフＣＰＵである第１のＣＰＵ１１及び第２のＣＰＵ１２と、入出力ユニット１７と、切替部４０とを備える。なお、第１のＣＰＵ１１及び第２のＣＰＵ１２と通信コントローラ１０との通信には、ＳＰＩ（Serial Peripheral Interface）が用いられている。なお、ここでは、通信方式をＳＰＩとしているがその他、一般に使用されているシリアルバス方式でもよい。
通信コントローラ１０は、送信バッファ１５と受信バッファ１６とを備え、伝送路８０を介した第１のＣＰＵ１１及び第２のＣＰＵ１２と連動論理部９９との間の通信の制御を行う。なお、第１のＣＰＵ１１及び第２のＣＰＵ１２と通信コントローラ１０との通信に関して、第１のＣＰＵ１１及び第２のＣＰＵ１２からの送信は切替部４０を介して行い、通信コントローラ１０から第１のＣＰＵ１１及び第２のＣＰＵ１２への送信は切替部４０を介さずに直接行う。
ＳＰＩ５０は、マスターが出力するチップセレクト（ＣＳ）を受けたスレーブとの間との同期式シリアルインタフェイスであって、マスターが出力するクロック（ＳＣＫ）のタイミングにあわせてシリアルデータ伝送を行う。
第１のＣＰＵ１１と第２のＣＰＵ１２は、フェイルセーフを目的とした時間差同期処理を行う。より具体的には、第１のＣＰＵ１１と第２のＣＰＵ１２は、基本的には同一の処理を行っており、送信データに関しては同じ送信データを作成する。送信データは、データ本体と誤り検出符号であるＣＲＣとから構成されている。さらに、第１のＣＰＵ１１と第２のＣＰＵ１２は、相互に同期・データ交換処理を行い、相互に生成した送信データが同じであるか否かを判断し、同じであれば、出力処理を行う。
なお、第１のＣＰＵ１１は、通信コントローラ１０を介した連動論理部９９とのデータの送受信のいずれの場合も、マスターとして機能する。一方、第２のＣＰＵ１２は、データの送信の場合には、マスターとして機能し、データの受信の場合は、スレーブとして機能する。また、通信コントローラ１０は、常に第１のＣＰＵ１１及び第２のＣＰＵ１２のスレーブとして機能する。
より具体的には、２つのＣＰＵ（第１のＣＰＵ１１及び第２のＣＰＵ１２）は、連動論理部９９から伝送路８０を介して送信された受信データを処理して入出力ユニット１７を介して外部機器９０に出力する。
また、これら２つのＣＰＵは、入出力ユニット１７から入力する外部機器９０の状態に応じてデータ（データ本体）と誤り検出符号であるＣＲＣを生成し、第１のＣＰＵ１１と第２のＣＰＵ１２の相互で伝送の同期をとり、ＳＰＩ５０のアクセス権を有する一方のＣＰＵ（ここでは第１のＣＰＵ１１）は、生成したデータ本体のみを切替部４０を介して通信コントローラ１０に出力する。このとき、第２のＣＰＵ１２は、第１のＣＰＵ１１をマスターとするスレーブとして機能する。データ本体の送信が完了すると、第１のＣＰＵ１１と第２のＣＰＵ１２は、マスター／スレーブ機能を入れ替える。つまり、ＳＰＩ５０へのアクセス権が入れ替わる。
そして、マスターである第２のＣＰＵ１２は、生成したＣＲＣのみを切替部４０を介して通信コントローラ１０に出力する。このとき、第１のＣＰＵ１１は、第２のＣＰＵ１２をマスターとするスレーブとして機能する。
さらにまた、第１のＣＰＵ１１と第２のＣＰＵ１２は、切替部４０に備わる第１〜第５のセレクタ４１〜４５を制御するための同期信号を切替部４０の切替判定部４８に出力する。その同期信号は、第１のＣＰＵ１１と第２のＣＰＵ１２のいずれがマスターであるかを示すものであり、切替判定部４８がその同期信号にもとづいて、第１〜第５のセレクタ４１〜４５の接続状態を制御する。
切替部４０は、連動論理部９９へのデータ送信の場合に経由する回路であって、第１のＣＰＵ１１及び第２のＣＰＵ１２と通信コントローラ１０との接続を選択的に切り替える。具体的には、切替部４０は、第１〜第５のセレクタ４１〜４５と、切替判定部４８とを備える。
第１のセレクタ４１は、第１のＣＰＵ１１のＳＣＫ端子（クロック端子）または第２のＣＰＵ１２のＳＣＫ端子を、通信コントローラ１０のＣＫＩ（クロックイン）端子に選択的に接続する。
第２のセレクタ４２は、第１のＣＰＵ１１のＯＵＴ出力（データ出力）または第２のＣＰＵ１２のＯＵＴ出力を、通信コントローラ１０のＩＮ入力（データ入力）に選択的に接続する。
第３のセレクタ４３は、第１のＣＰＵ１１のＣＳ出力（チップセレクト出力）または第２のＣＰＵ１２のＣＳ出力を、通信コントローラ１０のＣＳ入力に選択的に接続する。
第４のセレクタ４４は、第２のＣＰＵ１２が送信データを連動論理部９９に出力する場合には第２のＣＰＵ１２のＣＳ端子と第３のセレクタ４３とを接続し、受信データを連動論理部９９から取得する場合は、第１のＣＰＵ１１のＣＳ端子と第２のＣＰＵ１２のＣＳ端子とを接続する。
第５のセレクタ４５は、第２のＣＰＵ１２が送信データを連動論理部９９に出力する場合には第２のＣＰＵ１２のＳＣＫ端子と第１のセレクタ４１とを接続し、受信データを連動論理部９９から取得する場合は、第１のＣＰＵ１１のＳＣＫ端子と第２のＣＰＵ１２のＳＣＫ端子とを接続する。
以上の構成による動作を図３のフローチャートを参照して説明する。
第１のＣＰＵ１１及び第２のＣＰＵ１２が外部機器９０の状態を取得すると（Ｓ１０）、第１のＣＰＵ１１及び第２のＣＰＵ１２は、それぞれ連動論理部９９に送信する送信データを生成する（Ｓ１２）。この送信データは、第１のＣＰＵ１１及び第２のＣＰＵ１２の両方で同じものが生成され、かつデータ本体とＣＲＣとから構成されている。
第１のＣＰＵ１１及び第２のＣＰＵ１２が外部機器９０の状態を取得すると（Ｓ１０）、第１のＣＰＵ１１及び第２のＣＰＵ１２は、それぞれ連動論理部９９に送信する送信データを生成する（Ｓ１２）。この送信データは、第１のＣＰＵ１１及び第２のＣＰＵ１２の両方で同じものが生成され、かつデータ本体とＣＲＣとから構成されている。
つづいて、第１のＣＰＵ１１及び第２のＣＰＵ１２は、同期処理・データ交換及び相互の生成した送信データのチェックを行う（Ｓ１４）。つまり、第１のＣＰＵ１１及び第２のＣＰＵ１２は、相手の生成したデータ（ここではＣＲＣ）が自らが生成したデータと同一であるか否かを判断する。データが適正でない場合、つまり同一でない場合（Ｓ１６のＮ）、フェイルセーフの観点から、処理が終了する。適正である場合（Ｓ１６のＹ）、第１のＣＰＵ１１及び第２のＣＰＵ１２は、切替判定部４８に対してセレクタ制御用の同期信号を送信する（Ｓ１８）。
第１のＣＰＵ１１及び第２のＣＰＵ１２の双方から同期信号を取得した切替判定部４８は、第１のＣＰＵ１１をマスターとして第２のＣＰＵ１２をスレーブとして機能させるとともに、第１のＣＰＵ１１からのデータが通信コントローラ１０に送信可能に第１〜第５のセレクタ４１〜４５の接続状態を制御する（Ｓ２０）。接続状態が確立すると、第１のＣＰＵ１１は、通信コントローラ１０に対して送信データのうちデータ本体を送信し送信バッファ１５へのライト処理を行う（Ｓ２２）。
第１のＣＰＵ１１はデータ本体の送信が完了すると、その旨を第２のＣＰＵ１２に通知する。つづいて、第２のＣＰＵ１２は、送信データの残りのデータであるＣＲＣを通信コントローラ１０に送信するための処理を開始する。
まず、Ｓ１８の処理と同様に、第１のＣＰＵ１１及び第２のＣＰＵ１２は、切替判定部４８に対してセレクタ制御用の同期信号を送信する（Ｓ２４）。
第１のＣＰＵ１１及び第２のＣＰＵ１２の双方から同期信号を取得した切替判定部４８は、第２のＣＰＵ１２をマスターとして第１のＣＰＵ１１をスレーブとして機能させるとともに、第２のＣＰＵ１２からのデータが通信コントローラ１０に送信可能に第１〜第５のセレクタ４１〜４５の接続状態を制御する（Ｓ２６）。接続状態が確立すると、第２のＣＰＵ１２は、通信コントローラ１０に対して送信データのうちＣＲＣを送信し送信バッファ１５へのライト処理を行う（Ｓ２８）。
第２のＣＰＵ１２から送信バッファ１５へのＣＲＣのデータ送信が完了すると、送信バッファ１５においてデータ本体とＣＲＣとが結合されて送信データが生成され、送信バッファ１５から連動論理部９９へ伝送路８０を介して送信される（Ｓ３０）。このようにして、第１のＣＰＵ１１及び第２のＣＰＵ１２において生成された送信データが連動論理部９９に送信される。
なお、連動論理部９９からの受信データの受信の際には、第１のＣＰＵ１１がマスターとして機能し、第２のＣＰＵ１２及び通信コントローラ１０はスレーブとして機能するように、切替判定部４８は第１〜第５のセレクタ４１〜４５を制御し、ＳＣＫ及びＣＳの方向を切り替える。そして、第１のＣＰＵ１１がＳＰＩ５０を介して通信コントローラ１０の受信バッファ１６からＲＥＡＤ処理を行いデータを取り込む。同時に、スレーブとして機能する第２のＣＰＵ１２も受信バッファ１６からＲＥＡＤ処理を行いデータを取り込む。第１のＣＰＵ１１と第２のＣＰＵ１２はそれぞれＣＲＣをチェックし、チェック結果を交換し、両方とも正常であればデータが採用される。
上記の実施形態によると、第１のＣＰＵ１１及び第２のＣＰＵ１２から連動論理部９９への通信の際に、電子端末装置１００の内部の通信において汎用技術であるＳＰＩ５０を適用した場合でも、十分な信頼性を確保することができる。さらに、技術進歩のめざましい最新の技術を取り込むことができるため、データ伝送速度を向上させることができ、結果として、安全確保のための処理に時間的に余裕を確保できる。
以上、本発明を実施形態をもとに説明した。この実施形態は例示であり、それらの各構成要素や処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
例えば、送信データは、データ本体とＣＲＣとの種類別に第１のＣＰＵ１１と第２のＣＰＵ１２に割り当てられて送信されたが、単純に同一のデータ量となるように割り当てられてもよい。
１ 電子連動装置
１０ 通信コントローラ
１１ 第１のＣＰＵ
１２ 第２のＣＰＵ
１５ 送信バッファ
１６ 受信バッファ
１７ 入出力ユニット
４０ 切替部
４１〜４５ 第１〜第５のセレクタ
４８ 切替判定部
５０ ＳＰＩ
８０ 伝送路
９０ 外部機器
９９ 連動論理部
１００ 電子端末装置
１０ 通信コントローラ
１１ 第１のＣＰＵ
１２ 第２のＣＰＵ
１５ 送信バッファ
１６ 受信バッファ
１７ 入出力ユニット
４０ 切替部
４１〜４５ 第１〜第５のセレクタ
４８ 切替判定部
５０ ＳＰＩ
８０ 伝送路
９０ 外部機器
９９ 連動論理部
１００ 電子端末装置
Claims (2)
- 時間差同期処理を行う二つのＣＰＵと、
前記二つのＣＰＵとシリアルインタフェイスで接続され、伝送路を介して連動論理部と通信を行う通信コントローラと、
前記通信コントローラから前記連動論理部へ送信データを送る際に、前記二つのＣＰＵと前記通信コントローラとの経路をいずれか一方のＣＰＵに選択的に接続する切替部と、
を有し、
前記通信コントローラと接続されたＣＰＵはマスターとして機能し、前記通信コントローラと接続されていないＣＰＵ及び前記通信コントローラは、前記マスターとして機能するＣＰＵのスレーブとして機能し、
前記二つのＣＰＵから前記連動論理部への出力動作の際に、前記送信データは、前記二つのＣＰＵにおいて同一内容のデータが作成され、前記二つのＣＰＵが時間差により順次マスターとして機能したときに、それぞれ前記通信コントローラに送信されたデータが、前記通信コントローラにおいて前記送信データとして結合されて前記連動論理部へ送信される
ことを特徴とする電子端末装置。 - 請求項１に記載の電子端末装置と、連動論理部とを備えることを特徴とする電子連動装置。
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| JP2012260514A JP5839713B2 (ja) | 2012-11-29 | 2012-11-29 | 電子端末装置及び電子連動装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012260514A JP5839713B2 (ja) | 2012-11-29 | 2012-11-29 | 電子端末装置及び電子連動装置 |
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