KR101720815B1 - 2개의 마스터와 하나 이상의 슬레이브 사이에서 신호를 전송하기 위한 전기 회로 - Google Patents

2개의 마스터와 하나 이상의 슬레이브 사이에서 신호를 전송하기 위한 전기 회로 Download PDF

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Abstract

본 발명은 2개의 마스터(11, 12)와 하나 이상의 슬레이브(13, 14) 사이에서 신호를 전송하기 위한 전기 회로(10)에 관한 것이다. 2개의 마스터(11, 12)와 슬레이브(들)(13, 14)는 버스 시스템(15)을 통해 서로 연결된다. 2개의 마스터(11, 12)에 의해 각각 하나 이상의 마스터 데이터 신호(MO)가 발생하여 슬레이브(들)(13, 14)에 의해 수신될 수 있다. 각각의 마스터 데이터 신호(MO)가 인가되는, 두 마스터(11, 12)의 출력부들에는 각각 하나의 3상태 게이트(16)가 존재한다. 3상태 게이트들(16)은 닫힌 스위치로서 또는 열린 스위치로서 작용한다. 3상태 게이트들(16)은, 2개의 마스터 중 하나(11)에 할당된 3상태 게이트(1611)는 닫힌 스위치로서 작용하고, 2개의 마스터 중 다른 하나(12)에 할당된 3상태 게이트(1612)는 열린 스위치로서 작용하도록 제어된다.

Description

2개의 마스터와 하나 이상의 슬레이브 사이에서 신호를 전송하기 위한 전기 회로 {ELECTRICAL CIRCUIT FOR TRANSMITTING SIGNALS BETWEEN TWO MASTERS AND ONE OR MORE SLAVES}
본 발명은 청구항 제1항의 전제부에 따른, 2개의 마스터와 하나 이상의 슬레이브 사이에서 신호를 전송하기 위한 전기 회로에 관한 것이다.
전기 회로, 특히 디지털 회로 분야에서는 이른바 마스터/슬레이브 원리를 이용하여 회로의 공통 요소들로의 액세스를 관리하는 방법이 공지되어 있다. 즉, 마스터, 예컨대 마이크로프로세서는 버스 시스템을 통해 1개 또는 2개의 슬레이브와, 예컨대 2개의 전기 출력단과 연결될 수 있다. 마스터는 클럭 신호와, 마스터 데이터 신호와, 선택 신호를 송신한다. 선택 신호를 이용하여 2개의 슬레이브 중 하나가 수신자로서 선택된다. 상기 슬레이브는 클럭 신호에 맞추어 데이터 신호를 수신한다. 또한, 상기 슬레이브는 수신되는 클럭 신호에 맞추어 슬레이브 데이터 신호를 마스터로 역송신할 수 있다.
마스터만이 선택 신호와 클럭 신호를 송신할 수 있기 때문에, 마스터는 두 슬레이브보다 우위에 놓인다. 슬레이브는, 앞서 선택 신호를 이용하여 마스터에 의해 선택된 경우에만 상기 마스터에 데이터 신호를 전송할 수 있다. 따라서, 예컨대 마스터와 슬레이브들을 연결하는 버스 시스템과 같은 공통 요소로의 액세스는 마스터에 의해 관리된다.
예컨대 자동차 분야에서의 전자 제어 장치의 경우, 안전상의 이유로 종종 마이크로프로세서의 이중 설계, 즉 이른바 백업 프로세서의 제공이 요구된다. 이러한 경우, 2개의 마이크로프로세서 모두 마스터로서 작동될 수 있어야 하고, 2개의 마이크로프로세서 모두 버스 시스템을 통해 슬레이브들과 연결될 수 있어야 한다. 첫 번째 요건은 마이크로프로세서들이 이른바 다중 마스터의 성능을 지녀야 함을 의미하며, 이는 통상 복잡도의 증가를 수반한다. 두 번째 요건의 경우, 2개의 마이크로프로세서 모두 예컨대 클럭 신호를 송신하기 때문에, 예컨대 제1 마이크로프로세서에 의해 발생한 클럭 신호가 특히 제2 마이크로프로세서의 클럭 신호가 송신되는 신호 출력부를 향해서도 안내되는 문제가 수반된다. 이는 상기 신호 출력부의 전자 부품들의 손상 또는 파손을 야기할 수 있다.
본 발명의 과제는 2개의 마스터와 하나 이상의 슬레이브 사이에서 신호를 전송할 수 있도록 하는 전기 회로를 제공하는 것이다.
본 발명은 청구항 제1항에 따른 전기 회로를 통해 상기 과제를 해결한다.
본 발명에 따라 2개의 마스터와 슬레이브(들)는 버스 시스템을 통해 서로 연결된다. 2개의 마스터에 의해 각각 하나 이상의 마스터 데이터 신호가 발생하여 슬레이브(들)에 의해 수신될 수 있다. 각각의 마스터 데이터 신호가 인가되는, 두 마스터의 출력부들에 각각 하나의 3상태(tri-state) 게이트가 존재한다. 3상태 게이트들은 닫힌 스위치로서 또는 열린 스위치로서 작용한다. 3상태 게이트들은, 2개의 마스터 중 하나에 할당된 3상태 게이트는 닫힌 스위치로서 작용하고, 2개의 마스터 중 다른 하나에 할당된 3상태 게이트는 열린 스위치로서 작용하도록 제어된다.
따라서 본 발명에 의하면, 버스 시스템을 통해 2개의 마스터 사이에 형성된 연결이 2개의 3상태 게이트 중 하나에 의해 차단된다. 그럼으로써 2개의 마스터 중 하나에 의해 발생한 마스터 데이터 신호는 다른 마스터에 더 이상 영향을 미치지 못한다. 따라서 마스터들 중 하나에 관련된 부품들이 손상되거나 파손될 수 없다. 그러나 2개의 마스터 중 하나가 전술한 다중 마스터 성능을 가져야할 필요는 없다. 그러므로 본 발명의 과제는 특히 3상태 게이트가 부가됨으로써 그리 어렵지 않게 해결된다.
바람직하게는 하나의 클럭 신호 및/또는 하나 이상의 선택 신호가 인가되는, 2개의 마스터의 출력부들도 3상태 게이트를 구비할 수 있다.
3상태 게이트는, 2개의 마스터 중 하나가 버스 시스템을 통해 신호를 전송하고자 할 때 상기 마스터에 의해 발생할 수 있는 요구 신호에 따라 제어되는 것이 특히 바람직하다. 상기 요구 신호를 통해, 요구하는 마스터는 버스 시스템에 액세스할 수 있고 버스 시스템을 통해 신호를 전송할 수 있다.
또한, 3상태 게이트는 버스 시스템을 통한 전송이 실행되는지 아닌지의 여부에 따라 제어되는 것이 바람직하다. 전송 실행 여부는 바람직하게 하나 이상의 선택 신호를 이용하여 확인될 수 있다. 그럼으로써, 버스 시스템을 통한 선행하는 전송이 종료되어야만 버스 시스템에 액세스할 수 있도록 하는 점이 보장된다.
본 발명의 또 다른 특징들, 적용 가능성들 및 장점들은 하기에서 도면들에 도시된 본 발명의 실시예들과 관련한 설명을 참조한다. 이때, 기술되거나 도시된 모든 특징들은, 특허 청구항들 또는 이들의 인용항에 기술된 상기 특징들의 요약 및 명세서나 도면에서의 상기 특징들의 작성 또는 표현과 무관하게, 그 자체로 또는 임의로 조합되어 본 발명의 대상을 형성한다.
도 1은 2개의 마스터와 2개의 슬레이브 사이에서 신호를 전송하기 위한 본 발명에 따른 전기 회로의 실시예의 개략적 블록회로도이다.
도 2는 도 1의 회로의 일 회로 부분에 대한 실시예의 세부화된 블록회로도이다.
도 3a 및 도 3b는 도 1의 회로의 또 다른 부분의 변형예들이다.
자동차 분야에서는 많은 전자 제어 장치가 사용된다. 이 제어 장치들은 예컨대 자동차 제동 장치를 위한 안티 블로킹 시스템(ABS)을 구현하는 데 이용된다. 제어 장치 내에는 안티 블로킹 시스템의 기능들을 소프트웨어를 통해 실행하는 마이크로프로세서가 포함된다. 제어 장치는 전기 구동식 밸브의 제어를 위해 제공되는 전기 출력단들과 버스 시스템을 통해 연결된다. 상기 밸브들을 이용하여 휠 브레이크에 작용하는 제동압 및 그와 더불어 휠의 제동력이 변동될 수 있다.
자동차의 안전의 관점에서, 앞서 예시로써 기술한 제어 장치 내에 존재하는 마이크로프로세서를 이중으로 구현함으로써, 제1 마이크로프로세서의 고장 시 그 기능이 제2 마이크로프로세서에 의해 수행될 수 있도록 해야 한다.
도 1에는 전술한 예시의 경우에 사용될 수 있는 전기 회로(10)가 도시되어 있다. 상기 회로(10)는 2개의 마스터(11, 12) 및 2개의 슬레이브(13, 14)를 포함한다. 2개의 마스터(11, 12)는 앞서 언급한 2개의 마이크로프로세서일 수 있고, 2개의 슬레이브(13, 14)는 2개의 출력단일 수 있다. 도 10의 회로 내에는 2개보다 많은 슬레이브(13, 14)가 존재할 수도 있고, 단 1개의 슬레이브만 존재할 수도 있다. 또한, 마스터(11, 12) 및 슬레이브(13, 14)는 전기 회로의 다른 전자 부품일 수도 있다.
마스터(11, 12)와 슬레이브(13, 14) 사이에는 버스 시스템(15)이 존재하며, 이 버스 시스템은 본 실시예에서 전기 신호의 직렬 동기 전송에 적합하다.
2개의 마스터(11, 12)는, 클럭 신호(SCLK = Serial Clock)를 발생시켜 SCLK 라인을 통해 송신하는 데 적합하다. 마스터들(11, 12)로부터 유래하는 2개의 SCLK 라인은 서로 연결되며, 2개의 슬레이브(13, 14)에 접속된다. 상기 두 슬레이브(13, 14)는 클럭 신호(SCLK)를 수신하여 처리하는 데 적합하다.
2개의 마스터(11, 12)는 마스터 데이터 신호(MO = Master Out)를 발생시켜 MO 라인을 통해 송신하는 데 적합하다. 마스터들(11, 12)로부터 유래하는 2개의 MO 라인은 서로 연결되며, 2개의 슬레이브(13, 14)에 접속된다. 상기 두 슬레이브(13, 14)는 MO 신호를 수신하여 처리하는 데 적합하다.
2개의 마스터(11, 12)는 선택 신호(CS1)(CS = Chip Select)를 발생시켜 CS1 라인을 통해 송신하는 데 적합하다. 마스터들(11, 12)로부터 유래하는 2개의 CS1 라인은 서로 연결되며, 2개의 슬레이브(13, 14) 중 하나에 접속된다. 그 슬레이브(13)는 CS1 신호를 수신하여 처리하는 데 적합하다.
2개의 마스터(11, 12)는 선택 신호(CS2)(CS = Chip Select)를 발생시켜 CS2 라인을 통해 송신하는 데 적합하다. 마스터들(11, 12)로부터 유래하는 2개의 CS2 라인은 서로 연결되며, 2개의 슬레이브(13, 14) 중 다른 하나에 접속된다. 그 슬레이브(14)는 CS2 신호를 수신하여 처리하는 데 적합하다.
클럭 신호(SCLK)와, 마스터 데이터 신호(MO)와, 선택 신호(CS1, CS2)가 제공되는 두 마스터(11, 12)의 출력부들에는 이른바 3상태 게이트(16)가 각각의 SCLK 라인, MO 라인, CS1 라인 및 CS2 라인으로 직렬 접속된다. 3상태 게이트(1611)는 마스터(11)에 할당되고, 3상태 게이트(1612)는 마스터(12)에 할당된다. 상기 3상태 게이트(16)는 하나의 출력부와 하나의 입력부를 가진 디지털 부품이며, 그 출력부는 이른바 이네이블 신호(enable signal)에 기초하여 2개의 상태를 가질 수 있다. 이네이블 신호가 예컨대 "high 또는 1"이면, 3상태 게이트(16)의 출력부는 입력부와 일치한다. 이 경우, 3상태 게이트(16)는 닫힌 스위치처럼 작용한다. 그러나 이네이블 신호가 "low 또는 0"이면, 3상태 게이트(16)의 출력부는 바람직하게 하이 임피던스 상태로 스위칭된다. 이 경우, 3상태 게이트(16)는 열린 스위치처럼 작용한다.
3상태 게이트(16)를 통해, 두 마스터(11, 12)에 의해 발생하여 송신된 신호들이 각각 다른 마스터(12, 11)에 영향을 미칠 수 없게 된다. 예컨대 2개의 마스터(11, 12) 중 하나 또는 2개의 마스터 모두에 의해 클럭 신호(SCLK)가 송신되면, 하나의 마스터(11)에 할당된 3상태 게이트(1611)는 닫힌 스위치로서 작용하도록 스위칭될 수 있는 반면, 다른 마스터(12)에 할당된 3상태 게이트(1612)는 열린 스위치로서 작용하도록 스위칭된다. 그럼으로써 각각 클럭 신호(SCLK)가 송신되는 두 마스터(11, 12)의 출력부들 사이에 더 이상 연결이 형성되지 않는다. 두 마스터(11, 12) 사이에 본래 연결되어 있던 SCLK 라인은 이러한 방식으로 2개의 3상태 게이트(16) 중 하나에 의해 차단된다.
2개의 슬레이브(13, 14)는 슬레이브 데이터 신호(SO = Slave Out)를 발생시켜 SO 라인을 통해 송신하는 데 적합하다. 슬레이브들(13, 14)로부터 유래하는 2개의 SO 라인은 서로 연결되며, 2개의 마스터(11, 12)에 접속된다. 상기 두 마스터(11, 12)는 SO 신호를 수신하여 처리하는 데 적합하다. SO 라인들 내에는 바람직하게 3상태 게이트가 포함되지 않는다.
도 1의 전기 회로는, 특히 3상태 게이트(16)를 위한 이네이블 신호를 발생시키기 위해 제공되는 회로부(18)를 포함한다. 회로부(18)의 구성의 일례가 도 2에 도시되어 있다.
회로부(18)에는 입력 신호로서 CS 신호가 공급된다. 상기 CS 신호는 AND 게이트(19)에 의해 발생하며, 상기 AND 게이트의 입력측에는 2개의 선택 신호(CS1, CS2)가 공급된다. CS 신호는 2개의 선택 신호(CS1, CS2) 중 어느 것도 활성화되지 않은 경우에만 "high 또는 1"이다. 그 밖의 경우, CS 신호는 "low 또는 0"이다. 본 실시예에서는, 선택 신호(CS1, CS2)가 불활성 상태일 때 "high 또는 1"이라고 가정된다.
도 2에 따라 신호부(18)는 각각 입력 신호로서 CS 신호가 공급되는 2개의 NAND 게이트(21, 22)를 포함한다. 또한, 2개의 NAND 게이트(21, 22)에는 2개의 마스터(11, 12) 중 하나, 특히 마스터(11)에 의해 발생하는 요구 신호(REQ)가 입력 신호로서 공급된다. 이때, 2개의 NAND 게이트(21, 22) 중 하나, 특히 NAND 게이트(22)에서는 입력측에서 요구 신호(REQ)가 반전된다.
요구 신호(REQ)는, 전술한 바와 같이, 마스터(11)에 의해 발생하여 그 출력측에 제공된다. 마스터(11)의 요구 신호(REQ)가 "high 또는 1"로 세팅되면, 마스터(11)는 버스 시스템(15)으로의 액세스를 요구한다. 다른 마스터(12)는 그러한 요구 신호(REQ)를 발생시킬 수 없다. 그 대신, 마스터(12)는 마스터(11)가 버스 시스템(15)으로의 액세스를 요구하지 않는 경우에만 버스 시스템(15)에 액세스할 수 있다. 이러한 점에서 마스터(11)는 마스터(12)보다 우위에 있다.
NAND 게이트(21)는 출력측에서, CS 신호와 요구 신호(REQ)가 "high 또는 1"인 경우에만 "low 또는 0"인 세트 신호를 발생시킨다. 그 밖의 경우, 세트 신호는 항상 "high 또는 1"이다. NAND 게이트(22)는 출력측에서, CS 신호가 "high 또는 1"이고 요구 신호(REQ)가 "low 또는 0"인 경우에만 "low 또는 0"인 리셋 신호를 발생시킨다. 그 밖의 경우, 리셋 신호는 항상 "high 또는 1"이다.
세트 신호와 리셋 신호는 플립플롭(24)의 S 입력부와 R 입력부에 공급된다. 플립플롭(24)은 출력측에서 이네이블 신호를 발생시키며, 더 구체적으로는 비반전 이네이블 신호(EN)와 반전 이네이블 신호(EN*)의 형태로 발생시킨다. 플립플롭(24)의 S 입력부가 "low 또는 0"으로 전환되면, 이네이블 신호(EN)는 "high 또는 1"로 세팅되고 반전 이네이블 신호(EN*)는 "low 또는 0"으로 세팅된다. 플립플롭(24)의 R 입력부가 "low 또는 0"으로 전환되면, 이네이블 신호(EN)는 "low 또는 0"으로 세팅되고 반전 이네이블 신호(EN*)는 "high 또는 1"로 세팅된다.
비반전 이네이블 신호(EN)는, 마스터(11) 및 상기 마스터(11)의 출력부들에 존재함으로써 마스터(11)에 할당되는 3상태 게이트(1611)에 영향을 미친다. 반전 이네이블 신호(EN*)는, 마스터(12) 및 상기 마스터(12)의 출력부들에 존재함으로써 마스터(12)에 할당되는 3상태 게이트(1612)에 영향을 미친다.
비반전 이네이블 신호(EN)가 "high 또는 1"이면, 마스터(11)는 버스 시스템(15)에 액세스할 수 있다. 이는, 마스터(11)에 할당된 3상태 게이트(1611)는 닫힌 스위치로서 작용하는 반면, 마스터(12)에 할당된 3상태 게이트(1612)는 열린 스위치로서 작용하는 데에서 기인한다. 또한, 마스터(11)는 3상태 게이트(16)의 이러한 상태를 자신에 공급되어 "high 또는 1"의 상태에 있는 비반전 이네이블 신호(EN)로써 인지하는 반면, 마스터(12)는 상기 상태를 자신에 공급되어 "low 또는 0"의 상태에 있는 반전 이네이블 신호(EN*)로써 인지한다. 그럼으로써 마스터(11)는 자신이 버스 시스템(15)에 액세스할 수 있음을 "인지"하는 반면, 마스터(12)는 자신이 버스 시스템(15)에 액세스할 수 없음을 "인지"한다.
비반전 이네이블 신호(EN)가 "low 또는 0"이면, 마스터(11)는 버스 시스템(15)에 액세스할 수 없고 마스터(12)는 액세스할 수 있는 반대의 상황이 전개된다.
즉, 마스터(11)에 할당된 3상태 게이트(1611)와 다른 마스터(12)에 할당된 3상태 게이트(1612)는 항상 서로 반대로 스위칭되므로, 두 마스터 중 하나(11, 12)에 할당된 3상태 게이트(16)는 닫힌 스위치로서, 그리고 두 마스터 중 다른 하나(12, 11)에 할당된 3상태 게이트(16)는 열린 스위치로서 작용한다.
도 1의 전기 회로(10)의 작동 시 마스터(11)는 요구 신호(REQ)를 "high 또는 1"로 세팅함으로써 버스 시스템(15)으로의 액세스를 요구한다. 2개의 선택 신호(CS1, CS2)가 비활성화되는 즉시, 즉 버스 시스템(15)이 릴리스됨에 따라 버스 시스템(15)을 통해 선행된 전송이 종결되는 즉시, 비반전 이네이블 신호(EN)가 "high 또는 1"로 세팅된다. 그럼으로써 마스터(11)에 할당된 3상태 게이트(1611)는 닫힌 스위치로서 작용하는 반면, 마스터(12)에 할당된 3상태 게이트(1612)는 열린 스위치를 형성한다. 또한, 마스터(11)는 수신된 이네이블 신호(EN)를 토대로 자신이 버스 시스템(15)에 액세스할 수 있음을 "인지"한다. 이제 마스터(11)는 선택 신호(CS1, CS2)를 이용하여 2개의 슬레이브(13, 14) 중 하나를 수신기로서 선택한다. 그런 다음 마스터(11)는 클럭 신호(SCLK)와 마스터 데이터 신호(MO)를 송신한다. 선택된 슬레이브는 클럭 신호(SCLK)에 맞추어 마스터 데이터 신호(MO)를 수신한다. 계속해서 상기 선택된 슬레이브는 슬레이브 데이터 신호(SO)를 마스터(11)에 역송신할 수 있다. 마스터(11)가 더 이상 버스 시스템(15)에 액세스할 필요가 없어지는 즉시, 상기 마스터는 요구 신호(REQ)를 "low 또는 0"으로 세팅한다. 그러면 다른 마스터(12)는 동일한 방식으로, 마스터(11)가 다시 요구 신호(REQ)를 "high 또는 1"로 세팅할 때까지 버스 시스템(15)에 액세스할 수 있다.
전술한 회로(10)의 작동은 단일 슬레이브를 이용해서도 가능하다. 이 경우, 선택 신호는 버스 시스템(15)을 통한 신호 전송의 종료를 지시하는 데에만 이용된다.
도 1의 회로(10)에서는 2개의 마스터(11, 12) 사이의 신호 전송은 불가능하다. 이는, 설명한 것처럼, 3상태 게이트(16)에 의해 차단된다.
두 마스터(11, 12) 사이의 신호 전송이 가능하게 하려면, 도 1에 파선 블록으로서 표시된 회로부(30)를 도 3a 및 3b에 따라 변형시키면 된다.
도 3a에는 전술한 신호들을 구비한 마스터(11)가 도시되어 있다. 마스터(11)에는 3상태 게이트들(1611)에 추가하여, 개별 3상태 게이트들(1611)에 각각 반대 방향으로 병렬 접속된 추가의 3상태 게이트(31)가 할당된다. 3상태 게이트들(16)은 기존과 같이 비반전 이네이블 신호(EN)에 의해 제어되는 반면, 추가의 3상태 게이트들(31)은 반전 이네이블 신호(EN*)의 영향을 받는다. 후자의 경우는 도 3a에서 이네이블 신호(EN)와 관련된 3상태 게이트(31)의 입력부가 반전되어 있는 점으로써 알 수 있다.
마스터(11)가 버스 시스템(15)에 액세스할 수 있게 되면, 추가의 3상태 게이트(31)가 열린 스위치로서 작용한다. 이 경우, 도 3a의 회로의 작동 방식은 도 1과 관련한 설명들과 일치한다. 그러나 마스터(12)가 버스 시스템(15)에 액세스할 수 있게 되면, 3상태 게이트(16)가 열린 스위치로서 작용하고, 추가의 3상태 게이트(31)는 닫힌 스위치로서 작용한다. 따라서, 마스터(12)로부터 버스 시스템(15)을 통해 전송된 신호가 마스터(11)에도 도달한다. 마스터(11)가 상기 신호를 수신하기 위한 상태가 되면, 마스터(11)는 이제 다른 마스터(12)로부터 버스 시스템(15)을 통해 전송된 신호를 추가의 3상태 게이트(31)를 통해 판독하여 처리할 수 있다.
마스터(11)가 버스 시스템(15)의 신호를 수신하도록 하기 위해, 마스터(11)의 적절한 전환이 필요할 수 있다. 이러한 전환은 마스터(11)에 공급되는 이네이블 신호(EN)에 의해 제어될 수 있다.
도 3b에서는, 마스터(11)의 출력부들에 각각 2개의 역병렬 접속된 3상태 게이트(33)가 제공되는 점에 기초한다. 이 경우, 상기 3상태 게이트들(33)은 마스터(11) 내부에서 소프트웨어를 통해, 도 3a의 3상태 게이트(16, 31)와 관련하여 설명한 것에 상응하는 방식으로, 공급된 이네이블 신호(EN)에 따라 제어될 수 있다. 후자의 경우는 도 3b에서 화살표(34)를 이용하여 도시되어 있다. 이러한 방식으로, 마스터(11)는 마스터(12)로부터 버스 시스템(15)에 전송된 신호를 판독하여 처리할 수 있다.
마스터(12)에도 상응하는 추가의 3상태 게이트가 제공될 수 있기 때문에, 마스터(12) 역시 마스터(11)로부터 버스 시스템(15)을 통해 전송된 신호를 판독하여 처리할 수 있다.

Claims (11)

  1. 2개의 마스터(11, 12)와 하나 이상의 슬레이브(13, 14)를 포함하며, 2개의 마스터(11, 12)와 하나 이상의 슬레이브(13, 14) 사이에서 신호를 전송하도록 구성된 전기 회로(10)이며, 상기 2개의 마스터(11, 12)와 슬레이브(들)(13, 14)는 버스 시스템(15)을 통해 서로 연결되고, 상기 2개의 마스터(11, 12) 각각은, 하나 이상의 마스터 데이터 신호(MO)를 발생시켜 MO 라인을 통해 송신하도록 구성되고, 이때 상기 마스터들(11, 12)에서 시작되는 2개의 MO 라인은 상호 결합되어 슬레이브(들)(13, 14)에 연결되며, 상기 마스터 데이터 신호(MO)는 슬레이브(들)(13, 14)에 의해 수신될 수 있으며, 각각의 마스터 데이터 신호(MO)가 인가되는, 두 마스터(11, 12)의 출력부들에는 각각 하나의 3상태 게이트(16)가 존재하며, 상기 3상태 게이트들(16)은 닫힌 스위치로서 또는 열린 스위치로서 작용하며, 상기 3상태 게이트들(16)은, 2개의 마스터 중 하나(11)에 할당된 3상태 게이트(1611)가 닫힌 스위치로서 작용하고 2개의 마스터 중 다른 하나(12)에 할당된 3상태 게이트(1612)가 열린 스위치로서 작용하도록 제어되는 전기 회로에 있어서,
    2개의 마스터(11, 12)에 의해 각각 하나 이상의 선택 신호(CS1, CS2)가 발생하여 슬레이브(들)(13, 14)에 의해 수신될 수 있고, 상기 선택 신호에 의해 상기 슬레이브 또는 상기 슬레이브들 중 하나가 수신기로서 선택되며,
    상기 각각의 선택 신호(CS1, CS2)가 인가되는 두 마스터(11, 12)의 출력부들에 각각 하나의 3상태 게이트(16)가 존재하며,
    3상태 게이트(16)는 2개의 마스터(11, 12) 중 하나가 버스 시스템을 통해 신호를 전송하고자 할 때 그 마스터(11, 12)에 의해 발생할 수 있는 요구 신호(REQ)에 따라 제어되며,
    하나 이상의 선택 신호(CS1, CS2) 및 요구 신호(REQ)에 기초하여 3상태 게이트를 제어하는 회로부(18)가 제공됨으로써, 버스 시스템을 통한 선행하는 전송이 종료되어야만 상기 버스 시스템으로의 액세스의 할당이 가능한 것을 특징으로 하는, 전기 회로(10).
  2. 제1항에 있어서, 2개의 마스터(11, 12)에 의해 각각 하나의 클럭 신호(SCLK)가 발생하여 슬레이브(들)(13, 14)에 의해 수신될 수 있고, 상기 각각의 클럭 신호가 인가되는 두 마스터(11, 12)의 출력부들에 각각 하나의 3상태 게이트(16)가 존재하는 것을 특징으로 하는, 전기 회로(10).
  3. 제1항 또는 제2항에 있어서, 회로부(18)에 요구 신호(REQ) 및 링크 신호(CS)가 입력 신호로서 공급되며, 상기 링크 신호(CS)는 선택 신호들(CS1, CS2)의 논리 링크(logical link)로부터 생성되는 것을 특징으로 하는, 전기 회로(10).
  4. 제1항 또는 제2항에 있어서, 회로부(18)에서는 요구 신호(REQ) 및 링크 신호(CS)에 기초하여 2개의 이네이블 신호(EN, EN*)가 발생하며, 제1 이네이블 신호(EN)는 제1 마스터(11)에 할당되는 3상태 게이트(1611)에 공급되고, 제2 이네이블 신호(EN*)는 또 다른 마스터(12)에 할당되는 3상태 게이트(1612)에 공급되는 것을 특징으로 하는, 전기 회로(10).
  5. 제1항 또는 제2항에 있어서, 3상태 게이트(16)는 버스 시스템(15)을 통한 전송이 실행되는지 아닌지의 여부에 따라 제어되는 것을 특징으로 하는, 전기 회로(10).
  6. 제1항 또는 제2항에 있어서, 3상태 게이트들(16)에 각각 반대 방향으로 3상태 게이트(31)가 병렬 접속되며, 반대 방향으로 병렬 접속된 3상태 게이트(31)는 3상태 게이트(16)에 대해 반전되도록 제어되는 것을 특징으로 하는, 전기 회로(10).
  7. 제1항 또는 제2항에 있어서, 자동차의 전자 제어 장치와 연계되어 사용되는 것을 특징으로 하는, 전기 회로(10).
  8. 삭제
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130097348A1 (en) * 2011-09-09 2013-04-18 Assa Abloy Ab Method and system for communicating with and programming a secure element
EP2855147A1 (en) 2012-05-31 2015-04-08 Corning Incorporated Stiff interlayers for laminated glass structures
US9015394B2 (en) 2012-06-22 2015-04-21 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Chip select (‘CS’) multiplication in a serial peripheral interface (‘SPI’) system
US9098645B2 (en) 2012-06-22 2015-08-04 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Increasing data transmission rate in an inter-integrated circuit (‘I2C’) system
US20160122734A1 (en) 2012-12-12 2016-05-05 Danisco Us Inc. Variants of cellobiohydrolases
US20150315560A1 (en) 2012-12-12 2015-11-05 Danisco Us Inc. Variants of cellobiohydrolases
CA2892786A1 (en) 2012-12-12 2014-06-19 Danisco Us Inc. Variants of cellobiohydrolases
CN104870643A (zh) 2012-12-12 2015-08-26 丹尼斯科美国公司 纤维二糖水解酶的变体
US20160122735A1 (en) 2012-12-12 2016-05-05 Danisco Us Inc. Variants of cellobiohydrolases
US20150254198A1 (en) * 2013-03-15 2015-09-10 Google Inc. Methods and apparatus related to bus arbitration within a multi-master system
KR102250737B1 (ko) 2020-06-01 2021-05-11 주식회사 비아이케이테라퓨틱스 약물 전달과 내재화 효율이 강화된 약물복합체

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5418933A (en) 1990-02-20 1995-05-23 Sharp Kabushiki Kaisha Bidirectional tri-state data bus buffer control circuit for delaying direction switching at I/O pins of semiconductor integrated circuit

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5127089A (en) * 1989-07-03 1992-06-30 Motorola, Inc. Synchronous bus lock mechanism permitting bus arbiter to change bus master during a plurality of successive locked operand transfer sequences after completion of current sequence
JP3467382B2 (ja) * 1997-05-06 2003-11-17 新世代株式会社 高速プロセッサ
US6070205A (en) * 1997-02-17 2000-05-30 Ssd Company Limited High-speed processor system having bus arbitration mechanism
DE19756885B4 (de) * 1997-12-19 2005-04-21 Brinkhus, Hartmut B., Dr. Verfahren zum Austausch von Signalen zwischen über einen Bus verbundenen Modulen sowie Vorrichtung zur Durchführung des Verfahrens
JP3206585B2 (ja) * 1999-02-26 2001-09-10 日本電気株式会社 バス制御装置、マスタ装置及びスレーブ装置並びにバス制御方法
US6563356B2 (en) * 1999-10-19 2003-05-13 Honeywell International Inc. Flip-flop with transmission gate in master latch
US6839783B2 (en) * 2000-12-07 2005-01-04 Texas Instruments Incorporated Programmable state machine interface
JP2003186824A (ja) * 2001-12-18 2003-07-04 Canon Inc バス使用権優先度調整装置およびシステム
US6931470B2 (en) * 2002-02-11 2005-08-16 Motorola, Inc. Dual access serial peripheral interface
US7174401B2 (en) 2002-02-28 2007-02-06 Lsi Logic Corporation Look ahead split release for a data bus
JP2004126646A (ja) * 2002-09-30 2004-04-22 Canon Inc バス制御方法
JP4834294B2 (ja) * 2004-01-07 2011-12-14 日立オートモティブシステムズ株式会社 データ通信装置及びそれを用いたコントローラ
JP2005234932A (ja) * 2004-02-20 2005-09-02 Oki Electric Ind Co Ltd マトリックス状バス接続システムとその低電力方法
DE102006009034B3 (de) * 2006-02-27 2007-08-02 Infineon Technologies Ag Verfahren zum Betreiben eines Bussystems sowie Halbleiter-Bauelement, insbesondere Mikroprozessor- bzw. Mikrocontroller
US8156273B2 (en) * 2007-05-10 2012-04-10 Freescale Semiconductor, Inc. Method and system for controlling transmission and execution of commands in an integrated circuit device
US7797476B2 (en) * 2008-09-19 2010-09-14 Texas Instruments Incorporated Flexible connection scheme between multiple masters and slaves

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5418933A (en) 1990-02-20 1995-05-23 Sharp Kabushiki Kaisha Bidirectional tri-state data bus buffer control circuit for delaying direction switching at I/O pins of semiconductor integrated circuit

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Publication number Publication date
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ES2557107T3 (es) 2016-01-22
JP2012532552A (ja) 2012-12-13
JP5379303B2 (ja) 2013-12-25
WO2011003801A1 (de) 2011-01-13
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US8892799B2 (en) 2014-11-18

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