JP3467382B2 - 高速プロセッサ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばテレビゲー
ム機器、通信ネットワーク情報機器、携帯用情報機器、
通信カラオケ用機器、カーナビゲーション機器、知育玩
具、学習教材機器、ワードプロセッサ、実用情報提供機
器、工場の生産ライン等で用いられる検査用機器、各種
測定機器等において用いられる高速プロセッサに関す
る。

【０００２】

【従来の技術】従来より、複数のプロセッサ（バスマス
タ）が分担及び協力して処理を行うマルチプロセッサシ
ステムは多数存在する。このようなシステムにおいて
は、複数のプロセッサ（バスマスタ）が単一のバス及び
このバスに接続された資源を共有する構成が多く見られ
る。ここにバスに接続される資源とは、メモリ装置、入
出力制御装置、その他の機能ブロック等のアドレスを受
理する側の装置を指す。アドレスを発行する側のバスマ
スタに対して、この明細書ではこれらをバススレーブと
いう。このように複数のプロセッサ（バスマスタ）が資
源を共有するシステムには、資源の共有化によるシステ
ムの簡略化と資源間のデータ転送の必要性を少なくする
ことによるシステムの効率化という大きな長所がある。

【０００３】しかしながら近年、プロセッサ（バスマス
タ）の性能向上はめざましく、メモリ装置等との速度差
が広がり、プロセッサ（バスマスタ）とメモリ装置間の
データ転送がプロセッサ（バスマスタ）の処理における
大きなボトルネックとなってきている。多くのシステム
においては、高速なキャッシュメモリ等を用い、このボ
トルネックを緩和するよう努めている。

【０００４】共有バスを備えるマルチプロセッサシステ
ムおいては、各々のプロセッサ（バスマスタ）が共有バ
スを利用できる期間が単一のプロセッサ（バスマスタ）
のみを備えるシステムに比べて少なくなるため、このボ
トルネックはより大きな問題となる。多くのシステムで
は、プロセッサ（バスマスタ）内部のキャッシュメモリ
や各々のプロセッサ（バスマスタ）が専有するローカル
メモリ等を積極的に導入し、共有バスを用いるデータ転
送の必要性を可能な限り減らすように努めている。

【０００５】また、このボトルネックを解決する別の方
法として、プロセッサ（バスマスタ）が複数の外部バス
を備える場合もある。その既知の例としては、命令取得
用のバスとデータアクセス用のバスとを分離したハーバ
ード・アーキテクチャ・プロセッサが挙げられる。ある
いは、メモリアクセス用のバスと入出力制御用のバスを
分離したプロセッサの例もある。

【０００６】ところで、単一のバスシステムにおいて
は、全てのバススレーブがこのバスに接続されるが、応
答速度（アクセススピード）やデータバス幅に差のある
バススレーブが混在する場合には、バスの利用効率が落
ちることになる。

【０００７】そこで、図１６に示されるように、データ
転送能力の異なるバスを複数設け、各々の転送能力に応
じたバススレーブを接続して、バスの利用効率を上げる
システムも存在する。なお、この明細書においてバスの
データ転送能力とは、バスサイクル周波数とデータバス
のビット幅の積で比較されるものをいうものとする。こ
の様にデータ転送能力別に複数のバスを設けたシステム
の例としては、パーソナルコンピュータやワークステー
ションに多く見られる階層構造的なバスシステムが挙げ
られる。

【０００８】ＣＰＵ（中央演算処理装置）としてインテ
ル社製ペンティアムプロセッサを搭載した近年のＰＣ／
ＡＴ互換機を例に取ると、バスサイクル周波数６０メガ
ヘルツもしくは６６メガヘルツでデータバス幅６４ビッ
トのプロセッサ外部バス、バスサイクル周波数３３メガ
ヘルツでデータバス幅３２ビットのＰＣＩバス、バスサ
イクル周波数１０メガヘルツ前後でデータバス幅８ビッ
トのＡＴバスの三つの異なるデータ転送能力を持ったバ
スが備えられるのが一般的である。

【０００９】ＤＲＡＭ等の半導体メモリはプロセッサ外
部バスに、グラフィック処理装置等の高速なデータ転送
が必要とされる周辺装置はＰＣＩバスに、磁性体メモリ
等の比較的低速なデータ転送が行われる周辺装置はＡＴ
バスに接続される。

【００１０】このシステムにおいては、ＣＰＵがバスマ
スタとして直接制御を行っているのはプロセッサ外部バ
ス（高速な第一のバス）に対してのみであり、ＰＣＩバ
ス（低速な第二のバス）とＡＴバス（低速な第三のバ
ス）に関してはバス相互間インターフェース装置が仲介
してデータ転送を行っている。一般的には、プロセッサ
外部バス（高速な第一のバス）とＰＣＩバス（低速な第
二のバス）間をインターフェースするバス相互間インタ
ーフェース装置と、ＰＣＩバス（低速な第二のバス）と
ＡＴバス（低速な第三のバス）間をインターフェースす
るバス相互間インターフェース装置との二つが備えられ
る。このシステムにおいては、下位側のバスへのアクセ
スは上位側のバスを経由して行われることになる。

【００１１】ところで、複数のプロセッサ（バスマス
タ）がバス及びバススレーブを共有するシステムにおい
ては、バス調停のためのシステムが不可欠である。何故
ならば、バスは時分割方式で共有されており、ある一時
点に着目すると一つのプロセッサ（バスマスタ）しかバ
スを使用できないからである。

【００１２】一般的には、プロセッサ（バスマスタ）は
バス調停回路に対してバス使用要求を発行し、バス調停
回路はこのバス使用要求に基づいて調停を行い、プロセ
ッサ（バスマスタ）はバス調停回路よりバス使用許可を
受理した後にバスを使用するといった方式が多く用いら
れている。

【００１３】

【発明が解決しようとする課題】しかしながら、上述の
システムでは、ある１つのバスマスタが自らバスを開放
するまでの期間、あるいは定められた一定期間、他のバ
ス及びバススレーブは上記１つのバスマスタに占有され
てしまう。

【００１４】特に、複数のバスマスタを備えたマルチプ
ロセッサシステムにおいては、共有バスの使用効率が悪
くなると、システム全体としての処理能力が低くなると
いう難を有するものであった。

【００１５】従来技術において多くみられるようなキャ
ッシュメモリやローカルメモリ等を用いた方式では、シ
ステムを安価で構成することは難しい。

【００１６】キャッシュメモリは、高速なメモリ素子で
構成される必要があるのみならず、データを格納するメ
モリ素子の他にアドレス情報を格納するメモリ素子、キ
ャッシュメモリと共有バス上のメモリ装置の内容を同一
に保つための制御回路等が必要になりシステム全体とし
て高価、複雑になるものであった。

【００１７】また、キャッシュメモリやローカルメモリ
は、共有バス上のメモリ装置と同じ内容のデータを保持
することも多く、同一のデータが複数のメモリ装置間で
重複して保持されるため、メモリ資源の有効活用という
点で望ましくないものであった。

【００１８】而して、この発明は、キャッシュメモリ等
の手法を用いず、共有バスの使用効率を可能な限り高め
ることにより、バスマスタとバススレーブ相互間のデー
タ転送上のボトルネックを解決することを目的とする。

【００１９】また共有バスが単一である場合、データ転
送能力の異なる全てのバススレーブがこのバスに接続さ
れることになる。これはバスのデータ転送の総量が低く
なることを意味し、バスの効率的利用を妨げる要因の一
つとなる。この点を鑑みるに、共有バスをデータ転送能
力の異なる複数のバスに分離し、各々のデータ転送能力
に見合ったバススレーブを接続することは、バスの効率
的利用を達成する上で有効な手段である。しかしなが
ら、既知の階層構造的バスシステムには、下位側のバス
へのアクセスを行うために上位側のデータ転送幅を消費
しなければならないという問題点が存在する。また、バ
ス相互間インターフェース装置内には、下位側のバスを
バスマスタとして制御するための機能や、バスのデータ
転送能力の差を吸収するためのＦＩＦＯ（ファースト・
イン・ファースト・アウト）メモリ等を用いる場合も多
く、安価で構成することを目的としたシステムには適さ
ない。

【００２０】従って、この発明においては、従来既知の
階層構造的バスシステムによらず、安価に構成すること
ができ、しかも効率的なバスの利用が可能な、新規なシ
ステムを構築することをも目的とする。

【００２１】またこの発明は、低価格でありながら可能
な限り高性能である高速プロセッサの提供をも目的とす
る。

【００２２】ここで調停方式に着目すると、既存の調停
方式には、ある時間幅を持つ期間中プロセッサ（バスマ
スタ）がバスを占有して使用するという方式が多く見ら
れる。このような調停方式においては、プロセッサ（バ
スマスタ）が内部動作を行っている期間や、内部キャッ
シュメモリ等にアクセスしている期間中、プロセッサ
（バスマスタ）は実際にはバスを使用していないにも拘
わらず、他のプロセッサ（バスマスタ）はバスを使用で
きない。また、バスサイクル速度は、バスの使用権を与
えられたプロセッサ（バスマスタ）のバスサイクル速度
に依存し、低速なプロセッサ（バスマスタ）がバスを占
有する場合はバスの使用効率が落ちることになる。従っ
て、この発明においては、独自のバス調停方式を採用す
ることによってもバスの効率的利用を実現することをも
目的とする。

【００２３】

【課題を解決するための手段】而して、この発明は上述
の課題を達成すべくなされたものであって、その発明の
第１は、それぞれが独立したアドレスバスおよびデータ
バスを有しかつ互いに異なる転送能力を有する第１バス
および第２バス、それぞれが前記第１バスおよび前記第
２バスの両方に直接接続される複数のバスマスタ、それ
ぞれが前記第１バスおよび前記第２バスのいずれか一方
に接続される複数のバススレーブ、前記バスマスタのバ
スサイクル速度に依存せず、前記第１バスに接続される
バススレーブにアクセス可能な最速の時間と前記第１バ
スが動作可能である最速の時間の内のどちらか遅い方を
前記第１バスのバスサイクル期間と定め、前記第１バス
のバスサイクル毎に必ずバス使用権の判定を行い、１バ
スサイクル単位で前記複数のバスマスタの内１つに１バ
スサイクル単位でバス使用許可信号を発行する第１バス
調停回路、および前記バスマスタのバスサイクル速度に
依存せず、前記第２バスに接続されるバススレーブにア
クセス可能な最速の時間と前記第２バスが動作可能であ
る最速の時間の内のどちらか遅い方を前記第２バスのバ
スサイクル期間と定め、前記第２バスのバスサイクル毎
に必ずバス使用権の判定を行い、前記複数のバスマスタ
の内１つに１バスサイクル単位の始端で第２バス使用許
可信号を発行する第２バス調停回路を備え、前記第２バ
スは第１の領域と第２の領域に分割され、さらに前記第
２バス使用許可信号を受領した前記バスマスタの発行す
るアドレスが前記第１の領域と前記第２の領域のいずれ
に該当するかを前記第２バスのバスサイクル毎に判別
し、前記第１の領域に該当すると判別した場合には第１
のバスサイクル期間長を、前記第２の領域に該当すると
判別した場合には第２のバスサイクル期間長を当該バス
サイクルの長さとして定め、定められたバスサイクルの
長さに従って各バスサイクルの終端でバスサイクル終了
信号を発行するバスサイクル長制御手段を備え、前記第
１バス使用許可信号を受領した前記バスマスタは、前記
第１バス使用許可信号によって使用を許可されたバスサ
イクル期間内で前記第１バスにおけるデータの送受を行
い、前記第２バス使用許可信号を受領した前記バスマス
タは、前記第２バス使用許可信号によって前記第２バス
におけるデータの送受を開始し、前記バスサイクル終了
信号によってデータの送受を終了する、高速プロセッサ
を要旨とするものである。

【００２４】またこの発明の第２は、それぞれが独立し
たアドレスバスおよびデータバスを有しかつ互いに異な
る動作速度を有する第１バスおよび第２バス、それぞれ
が前記第１バスおよび前記第２バスの両方に直接接続さ
れる複数のバスマスタ、それぞれが前記第１バスおよび
前記第２バスのいずれか一方に接続される複数のバスス
レーブ、前記バスマスタのバスサイクル速度に依存せ
ず、前記第１バスに接続されるバススレーブにアクセス
可能な最速の時間と前記第１バスが動作可能である最速
の時間の内のどちらか遅い方を前記第１バスのバスサイ
クル期間と定め、前記第１バスのバスサイクル毎に必ず
バス使用権の判定を行い、１バスサイクル単位で前記複
数のバスマスタの内１つに１バスサイクル単位でバス使
用許可信号を発行する第１バス調停回路、および前記バ
スマスタのバスサイクル速度に依存せず、前記第２バス
に接続されるバススレーブにアクセス可能な最速の時間
と前記第２バスが動作可能である最速の時間の内のどち
らか遅い方を前記第２バスのバスサイクル期間と定め、
前記第２バスのバスサイクル毎に必ずバス使用権の判定
を行い、前記複数のバスマスタの内１つに１バスサイク
ル単位の始端で第２バス使用許可信号を発行する第２バ
ス調停回路を備え、前記第２バスは第１の領域と第２の
領域に分割され、さらに前記第２バス使用許可信号を受
領した前記バスマスタの発行するアドレスが前記第１の
領域と前記第２の領域のいずれに該当するかを前記第２
バスのバスサイクル毎に判別し、前記第１の領域に該当
すると判別した場合には第１のバスサイクル期間長を、
前記第２の領域に該当すると判別した場合には第２のバ
スサイクル期間長を当該バスサイクルの長さとして定
め、定められたバスサイクルの長さに従って各バスサイ
クルの終端でバスサイクル終了信号を発行するバスサイ
クル長制御手段を備え、前記第１バス使用許可信号を受
領した前記バスマスタは、前記第１バス使用許可信号に
よって使用を許可されたバスサイクル期間内で前記第１
バスにおけるデータの送受を行い、前記第２バス使用許
可信号を受領した前記バスマスタは、前記第２バス使用
許可信号によって前記第２バスにおけるデータの送受を
開始し、前記バスサイクル終了信号によってデータの送
受を終了する、高速プロセッサを要旨とするものであ
る。

【００２５】

【００２６】

【００２７】前記バスマスタとしては、前記第１バス調
停回路および前記第２バス調停回路に対してバス使用要
求信号を出力する機能、バス使用許可信号が得られるま
で前記第１バスおよび前記第２バスに対するアクセスを
待機する機能、および前記第１バスおよび前記第２バス
に対してアドレスを送出する機能をそれぞれ有し、さら
に前記第１バスのための第１インターフェースおよび前
記第２バスのための第２インターフェースを含むものを
用いることが好ましい。

【００２８】前記第１インターフェースおよび前記第２
インターフェースとしては、それぞれ、前記第１バスま
たは前記第２バスに対するアドレスの出力・非出力を制
御する、前記バス毎に独立した複数組の３ステートバッ
ファと、前記第１バスまたは前記第２バスに対するデー
タの入出力および接続・非接続を制御する、バス毎に独
立した複数組の双方向３ステートバッファと、前記第１
バス調停回路または前記第２バス調停回路からのバス使
用許可に基づいて前記複数組の３ステートバッファおよ
び前記複数組の双方向３ステートバッファを制御する手
段とを含むものを用いてもよい。

【００２９】前記バスマスタとしては、論理アドレスを
そのバスマスタの内部で発行する手段と、発行された論
理アドレスをデコードするデコーダと、デコードされた
アドレス情報に基づいて複数のバスの内の１つを選択し
て前記のバス使用要求信号を出力する手段と、前記発行
された論理アドレスに基づいて物理アドレスを生成する
手段とを備え、生成された物理アドレスが前記第１バス
または前記第２バスに対して前記複数組の３ステートバ
ッファを通して出力され、それによって前記第１バスお
よび前記第２バス毎に独立な複数の物理アドレス空間を
単一の論理アドレス空間の内の一部に割り当てる要にす
ることが望ましい。

【００３０】

【００３１】

【００３２】更に、前記の全ての構成要素が単一の半導
体素子内に集積されてなるものであっても良い。

【００３３】また、それぞれが前記のバスマスタであ
る、１または複数の中央演算処理プロセッサと、グラフ
ィック処理を行いビデオ信号を発生する手段を備えるグ
ラフィック処理プロセサと、サウンド処理を行いオーデ
ィオ信号を発生する手段を備えるサウンド処理プロセサ
とを含むものが望ましく、この場合、前記第１バスは前
記半導体素子内部の機能ブロック及び高速な半導体メモ
リとのデータ転送、交換を司り、そして前記第２バスは
前記半導体素子外部の周辺装置及び低速な半導体メモリ
とのデータ転送、交換を司る。

【００３４】

【発明の実施の形態】以下、この発明にかかる高速プロ
セッサの基本概念を図１に基づいて説明する。

【００３５】図１に示すように、このシステムは、一又
は複数のバスマスタ（１）（２）と、データ転送能力あ
るいは動作速度の異なる複数のバス（１０）（１１）
と、前記各バスの転送能力あるいは動作速度に対応した
速度で応答可能な複数のバススレーブ（２０）（２１）
とを備えている。

【００３６】前記各バススレーブ（２０）（２１）は、
それに対応する転送能力あるいはその応答速度に対応す
る動作速度を有する前記いずれかのバス（１０）（１
１）にそれぞれ接続されている。ここにいずれのバス
（１０）（１１）もそれぞれ独立したアドレスバスおよ
びデータバスを有するものである。而して、前記バスマ
スタ（１）（２）が、前記各バス（１０）（１１）のア
ドレスバスおよびデータバスに直接接続されている。こ
こにこの明細書において直接接続されているとは、図１
６に示す従来既知の階層構造的バスシステムのようにバ
ス相互間に介在されたバス相互間インターフェースを介
することなく各バスマスタ（１）（２）が各バス（１
０）（１１）に接続されていることを意味するものとす
る。いうまでもなくバスマスタ（１）（２）とバス（１
０）（１１）とは、従来既知のインターフェースを介し
て接続されるものであるが、このインターフェースは前
記バス相互間インターフェースと比べて極めて構成が簡
素なものである。

【００３７】更に各バス（１０）（１１）には、それぞ
れ複数の前記バスマスタ（１）（２）からのバスに対す
るアクセスを調停する図示しないバス調停回路が備えら
れている。もっとも、バスマスタが単一の場合には基本
的にはバス調停回路は不要である。

【００３８】なお、前記バスマスタ（１）（２）は、上
記バス調停回路に対して、バス使用要求信号を出力する
機能、バス使用許可信号が得られるまで前記バスに対す
るアクセスを待機する機能、前記バスに対してアドレス
を送出する機能およびバス調停回路の定めるバスサイク
ル期間内にてデータの送受を完結させる機能を有するも
のであって、接続された前記バス（１０）（１１）に対
してバス毎に独立した図示しないインターフェースを備
えている。

【００３９】該インターフェースとしては、前記バス
（１０）（１１）に対するアドレスの出力・非出力を制
御する、バス毎に独立した複数組の３ステートバッファ
と、前記バス（１０）（１１）に対するデータの入出力
および接続・非接続を制御する、バス毎に独立した複数
組の双方向３ステートバッファと、前記バス調停回路か
らのバス使用許可に基づいて前記３ステートバッファを
制御する手段とを備える。

【００４０】少なくとも前記いずれかのバスマスタ
（１）（２）は、論理アドレスをバスマスタ内部で発行
する手段と、発行された論理アドレスをデコードするデ
コーダと、デコードされたアドレス情報に基づいて複数
のバスの内の一つを選択してバス使用要求信号を出力す
る手段と、論理アドレスの内の必要なアドレス情報のみ
選択して物理アドレスを生成する手段、あるいは論理ア
ドレスを変換して物理アドレスを生成する手段と、生成
された物理アドレスをバスに対して出力する前記複数組
の３ステートバッファとを備え、これにより、バス毎に
独立な複数の物理アドレス空間を単一の論理アドレス空
間の内の一部に割り当てられるものとなされる。

【００４１】前記バス調停回路は、前記バススレーブ
（２０）（２１）にアクセス可能な最速の時間とバスが
動作可能である最速の時間の内のどちらか遅い方をバス
サイクル時間と定め、このバスサイクル毎に必ずバス使
用権の判定を行い、１バスサイクル単位でのみバスマス
タ（１）（２）にバス（１０）（１１）の使用許可を与
える機能を備え、前記バスマスタ（１）（２）は、前記
バスサイクル期間内にてデータを送受する機能を備えて
いる。

【００４２】また前記バス調停回路は、バスマスタ相互
の優先順位を定めたバスマスタ優先順位情報を１組とす
る複数組みのバスマスタ優先順情報を格納する優先順位
情報格納手段と、該格納手段から、前記複数組みのバス
マスタ優先順位情報を繰り返し単位として、１バスサイ
クル毎に１組づつ前記バスマスタ優先順位情報を順次的
に選択する優先順位情報選択手段と、該選択手段によっ
て選択された１組の前記優先順位情報に基づいて、バス
使用要求をしているバスマスタのうち当該組において最
も優先順位の高いバスマスタに対して１バスサイクルだ
けバスの使用を許可すべくバス使用許可信号を出力する
バス使用許可信号生成回路とを具備している。

【００４３】ところで、前記の全ての構成要素、即ちバ
スマスタ（１）（２）、バス（１０）（１１）およびバ
ススレーブ（２０）（２１）を含む全ての構成要素は、
単一の半導体素子内に集積されている。

【００４４】この発明にかかる高速プロセッサは、バス
マスタ（１）（２）とバススレーブ（２０）（２１）間
のデータ転送上のボトルネックを解決するために、上述
のようにデータ転送能力の異なる複数のバス（１０）
（１１）を備え、またこれらのバス（１０）（１１）に
バスマスタ（１）（２）が直接アクセスする手法を採用
している。これにより、データ転送能力の異なるバスス
レーブ（２０）（２１）が混在することによるバスの使
用効率の低下を防ぎ、効率的なバス使用を実現できる。

【００４５】また、階層構造的バスシステムにみられる
転送能力の高いバス（１０）のデータ転送幅が転送能力
の低いバス（１１）によって消費されるという問題も解
決される。更に、バス（１０）（１１）間をインターフ
ェースする装置等としては特別な回路は必要とされない
ため、安価にシステムを構成することが可能となる。

【００４６】また、複数のバスマスタ（１）（２）が同
時に同一のバスを使用することを要求した場合におい
て、バスの使用権の判定をバス毎に独立して行なうこと
により、バスマスタ（１）（２）は使用許可を与えられ
たバスのみを使用し、他のバスを占有することはない。
従って、バスマスタが使用していないバス及びバススレ
ーブを占有する機会が減り、バスの使用効率を一層向上
させることが可能となる。

【００４７】バス調停回路として、バスの使用許可をバ
スサイクル毎に判定し、１バスサイクル単位でのみバス
使用許可をバスマスタに対して与えるものとすることに
より、バスサイクルは常に有効なアクセスを行うバスマ
スタに対して動的に割り当てられ、内部動作等のバスを
使用していない期間中にバスマスタがバスを占有するこ
とが無くなる。

【００４８】また、バスサイクルの速度をバス調停回路
によって定めれば、バスマスタのバスサイクル速度に依
存しないものとすることができる。従って、バスマスタ
間でバスサイクルに速度差のある場合でも、常にバスは
最高速度にて動作可能である。バスマスタのバスサイク
ル速度が低速な場合には、例えばデータバスにリードバ
ッファ、ライトバッファを設けたり、バス使用要求信号
の出力を遅延させるといった手法にて、バスサイクルの
速度差を緩衝すれば良い。

【００４９】また、複数のバスが有する物理アドレス空
間を、単一の論理アドレス空間内に配置することによ
り、全てのバスの物理アドレス空間を統一的に扱うこと
が可能となるばかりか、一つの処理単位としてのデータ
ブロックを、複数のバスの物理アドレス空間に跨るよう
に配置することが可能となり、プログラミングは容易さ
と自由度が高くなる。

【００５０】

【実施例】先ず、本発明に係る中央演算処理プロセッサ
の例について説明する。

【００５１】この中央演算処理プロセッサは、本発明に
係る高速プロセッサを構成する複数のバスマスタの内の
一つである。本中央演算処理プロセッサは第１のバス及
び第２のバスの２組の共有バスに対してアクセスする機
能を有する。

【００５２】第１バスは、１６ビットのアドレスバス、
リードライト信号、８ビットのデータバスから成る共有
バスであり、第１バス調停回路によって複数のバスマス
タからのアクセスが調停される。これはクロック信号の
１サイクルを１バスサイクルとする高速なバスであり、
主に高速な半導体メモリへのアクセスや高速マルチプロ
セッサ内部の機能ブロック間のデータ転送に用いられ
る。

【００５３】第２バスは、２４ビットのアドレスバス、
リードライト信号、８ビットのデータバスから成る共有
バスであり、第２バス調停回路によって複数のバスマス
タからのアクセスが調停される。これはクロック信号の
２〜８サイクル（但し整数）を１バスサイクルとする比
較的低速なバスであり、主に低速な半導体メモリへのア
クセスや高速マルチプロセッサ外部の機器とのデータ転
送に用いられる。１バスサイクルのクロックサイクル数
の設定は、外部メモリインターフェース回路に含まれる
第２バスサイクル長制御レジスタによって制御される。

【００５４】図２に中央演算処理プロセッサの要部の概
略を示す。本中央演算処理プロセッサは、プロセッサコ
ア（５０）、アドレスデコーダ（５１）、第１バスイン
ターフェース制御手段（５２）、第２バスインターフェ
ース制御手段（５３）、クロック制御手段（５４）、２
組みの３ステートバッファ（５５）（６０）、２組みの
双方向３ステートバッファ（５６）（６１）、周辺機能
ブロック（５７）、内部アドレスバス及びリードライト
信号（５８）、内部データバス（５９）からなる。

【００５５】プロセッサコア（５０）は、メモリに格納
されたプログラムに従い、各種演算やシステム全体の制
御を司る。クロック制御手段（５４）から入力されるク
ロック信号によって動作し、２４ビットアドレスバス、
リードライト信号、８ビットデータバスをバスインター
フェース信号として有する。また、自身のバスサイクル
に同期したアクセス有効信号を出力し、内部動作サイク
ル時は該バスインターフェース信号が無効であることを
プロセッサコア（５０）の外部に知らせる機能を有す
る。

【００５６】ここで、プロセッサコア（５０）に接続さ
れているアドレスバス及びリードライト信号は、内部ア
ドレスバスおよびリードライト信号（５８）に、データ
バスは内部データバス（５９）に接続されており、第１
バス及び第２バスに対しては直接に接続されない。以
降、この内部アドレスバスの有する空間はプログラムか
ら見た論理アドレス空間として、第１バス及び第２バス
の有する物理アドレス空間とは分けて扱われるものとす
る。

【００５７】周辺機能ブロック（５７）は、乗算回路、
バレルシフタ、内部ベクトルレジスタ、割り込み要求信
号のステータスレジスタを備える。また、６つの割込み
要求信号の論理和をとった信号をプロセッサコア（５
０）への割り込み要求信号として出力する機能を有す
る。

【００５８】アドレスデコーダ（５１）は、論理アドレ
ス信号のデコードを行い、デコードされたアドレス情報
と、アクセス有効信号と、図示しない外部メモリインタ
ーフェース回路より送出されるメモリマップモード制御
信号から、アクセスが第１バス、第２バス、周辺機能ブ
ロック（５７）のいずれの領域に該当するかを判別す
る。アクセスが第１バス領域に該当する場合は、第１バ
スインターフェース制御手段（５２）に対し第１バス領
域選択信号を、アクセスが第２バス領域に該当する場合
は、第２バスインターフェース制御手段（５３）に対し
第２バス領域選択信号を送出する。アクセスが内部の周
辺機能ブロック領域に該当する場合及びアクセスが有効
でない場合、第１バス及び第２バス領域選択信号は送出
されず、本中央演算処理プロセッサは外部機能ブロック
に対しアクセスを行わない。

【００５９】第１バスインターフェース制御手段（５
２）は、アドレスデコーダ（５１）より受領した第１バ
ス領域選択信号から第１バス使用要求信号を生成し、こ
れを第１バス調停回路に送出する。第１バス使用要求信
号は、第１バス調停回路からの第１バス使用許可信号を
受領するまでの期間送出される。第１バス使用許可信号
は、第１バスの１バスサイクル期間即ち１クロックサイ
クル期間のみ出力され、第１バスインターフェース制御
手段（５２）は、この期間中のみ３ステートバッファ
（６０）に対する出力許可、及び双方向３ステートバッ
ファ（６１）に対する入出力許可を行う。

【００６０】第２バスインターフェース制御手段（５
３）は、アドレスデコーダより受領した第２バス領域選
択信号から第２バス使用要求信号を生成し、これを第２
バス調停回路に送出する。第２バス使用要求信号は、第
２バス調停回路からの第２バス使用許可信号を受領する
までの期間送出される。第２バスの使用は、第２バス使
用許可信号を受領してから第２バスサイクル終了信号を
受領するまでの期間許可されるので、第２バスインター
フェース制御手段（５３）は、この期間中のみ３ステー
トバッファ（５５）に対する出力許可、及び双方向３ス
テートバッファ（５６）に対する入出力許可を行う。

【００６１】クロック制御手段（５４）は、第１バスイ
ンターフェース制御手段（５２）及び第２バスインター
フェース制御手段（５３）から送出されるプロセッサウ
ェイト制御信号に従い、プロセッサコア（５０）に供給
するクロックを停止し、プロセッサコア（５０）をウェ
イト状態にする。

【００６２】３ステートバッファ（６０）は第１バスイ
ンターフェース制御手段（５２）から送信される制御信
号に従って、内部アドレスの下位１６ビットとリードラ
イト信号の第１バスに対する出力の制御を行う。即ちこ
の３ステートバッファ（６０）は１７本の信号線の制御
を行うものである。

【００６３】３ステートバッファ（５５）は第２バスイ
ンターフェース制御手段（５３）から送信される制御信
号に従って、内部アドレス２４ビットとリードライト信
号の第２バス対する出力の制御を行う。即ちこの３ステ
ートバッファ（５５）は２５本の信号線の制御を行うも
のである。

【００６４】双方向３ステートバッファ（６１）は、第
１バスインターフェース制御手段（５２）から送信され
る制御信号に従って、内部データバス（５９）から第１
データバスに対する出力と第１データバスから内部デー
タバス（５９）に対する入力を制御する。即ちこの双方
向３ステートバッファ（６１）は８本の信号線の制御を
行うものである。

【００６５】双方向３ステートバッファ（５６）は、第
２バスインターフェース制御手段（５３）から送信され
る制御信号に従って、内部データバス（５９）から第２
データバスに対する出力と第２データバスから内部デー
タバス（５９）に対する入力を制御する。即ちこの双方
向３ステートバッファ（５６）は８本の信号線の制御を
行うものである。

【００６６】以下に本中央演算処理プロセッサのアドレ
ス空間について説明する。以降１６進数の表現に関して
は、これを１０進数と区別するために数字の末尾に
「ｈ」を付けて表記する。

【００６７】本中央演算処理プロセッサのプロセッサコ
ア（５０）は２４ビットのアドレス信号即ち１６メガバ
イトのアドレス空間を有する。これは、該プロセッサコ
ア（５０）で実行されるプログラムから見た論理アドレ
ス空間である。

【００６８】第１バスは１６ビットのアドレス信号即ち
６４キロバイトの物理アドレス空間を有する。

【００６９】第２バスは２４ビットのアドレス即ち１６
メガバイトの物理アドレス空間を有する。第２バスのア
ドレス空間は大きく２つの領域に分けられ、それぞれに
異なるバスサイクル長を設定されることが可能である。
ここではこれらの二つの領域を第２バス領域Ａ及び第２
バス領域Ｂという。

【００７０】本中央演算処理プロセッサにおいては、プ
ロセッサコア（５０）の論理アドレス空間内に複数の物
理アドレス空間が配置され、プロセッサコア（５０）が
アクセスを行う度にこれらの物理アドレス空間の内の一
つが選択され使用される。選択されなかったバスについ
ては、プロセッサコア（５０）はそれらを占有せず、他
のバスマスタが利用可能な開放状態にある。

【００７１】本中央演算処理プロセッサには図３及び図
４に示されるように２種類の異なるメモリマップのモー
ドが用意されている。ここではこれらをメモリマップモ
ード１及びメモリマップモード２と呼ぶ。これらのモー
ドは、図示しない外部メモリインターフェース回路に含
まれるメモリマップモード切替制御レジスタによって切
り替えられる。

【００７２】メモリマップモード切替制御レジスタは第
１バスに接続され、本中央演算処理プロセッサを含む第
１バスのバスマスタから読み書きが可能である。このよ
うになされることにより、本中央演算処理プロセッサの
みならず他のバスマスタがこのメモリマップモードを制
御可能となり、このメモリマップモードを共有できる。

【００７３】プロセッサコア（５０）の発行する２４ビ
ットのアドレスは上位８ビットと下位１６ビットに大き
く分かれ、上位８ビットのアドレスはバンクアドレスと
呼ばれる働きをする。即ち１６メガバイトの論理アドレ
ス空間は２５６個の６４キロバイトのバンクと呼ばれる
単位空間に分けられており、例を挙げると００ｈバンク
のＦＦＦＦｈ番地と０１ｈバンクの００００ｈ番地は連
続していない。したがって図３及び図４に示すメモリマ
ップは、これを明確に表すためにバンク毎に並列に表記
したものとしている。

【００７４】メモリマップモード１について説明する。

【００７５】周辺機能ブロック（５７）は論理アドレス
の下位１６ビットが００ＦＥｈ、００ＦＦｈ、７ＦＦ０
ｈ〜７ＦＦＦｈを示す空間に配置される。第１バスの物
理アドレスが００００ｈ〜７ＦＥＦｈ（００ＦＥｈ、０
０ＦＦｈを除く）を示す空間は、論理アドレスの下位１
６ビットが００００ｈ〜７ＦＥＦｈ（００ＦＥｈ、００
ＦＦｈを除く）を示す空間に配置される。第１バスの物
理アドレスが００ＦＥｈ、００ＦＦｈ、７ＦＦ０〜ＦＦ
ＦＦｈを示す空間は本中央演算プロセッサからはアクセ
ス不可である。

【００７６】メモリマップモード１においては、周辺機
能ブロック領域及び第１バス領域は００ｈ〜ＦＦｈの全
てのバンクに同一のイメージが配置される。例を挙げる
と、論理アドレス空間の００００００ｈに対するアクセ
スと０１００００ｈに対するアクセスは共に第１バスの
物理アドレス空間の００００ｈへのアクセスとなる。

【００７７】第２バスの物理アドレスが００８０００ｈ
〜００ＦＦＦＦｈからＦＦ８０００ｈ〜ＦＦＦＦＦＦｈ
を示す空間は、論理アドレスが００８０００ｈ〜００Ｆ
ＦＦＦｈからＦＦ８０００ｈ〜ＦＦＦＦＦＦｈを示す空
間に配置される。ここで論理アドレスが００８０００ｈ
〜００ＦＦＦＦｈから７Ｆ８０００ｈ〜７ＦＦＦＦＦｈ
を示す空間は第２バス領域Ａとなり、論理アドレス空間
が８０８０００ｈ〜８０ＦＦＦＦｈからＦＦ８０００ｈ
〜ＦＦＦＦＦＦｈを示す空間は第２バス領域Ｂとなる。
メモリマップモード１においては、第２バスの物理アド
レスが００００００ｈ〜００７ＦＦＦｈからＦＦ０００
０ｈ〜ＦＦ７ＦＦＦｈを示す空間は本中央演算処理プロ
セッサからはアクセス不可である。

【００７８】メモリマップモード２について説明する。

【００７９】周辺機能ブロックは論理アドレス空間中の
バンクアドレスが００ｈ〜７Ｆｈを示し、かつ下位１６
ビットアドレスが００ＦＥｈ、００ＦＦｈ、７ＦＦ０ｈ
〜７ＦＦＦｈを示す空間に配置される。

【００８０】第１バスの物理アドレスが００００ｈ〜７
ＦＥＦｈ（００ＦＥｈ、００ＦＦｈを除く）を示す空間
は論理アドレス空間のバンクアドレス００ｈ〜７Ｆｈを
示し、かつ下位１６ビットアドレスが００００ｈ〜７Ｆ
ＥＦｈ（００ＦＥｈ、００ＦＦｈを除く）を示す空間に
配置される。メモリマップモード１と同様、第１バスの
物理アドレスが００ＦＥｈ、００ＦＦｈ、７ＦＦ０〜Ｆ
ＦＦＦｈを示す空間は本中央演算プロセッサからはアク
セス不可である。

【００８１】第２バスの物理アドレスが００８０００ｈ
〜００ＦＦＦＦｈから７Ｆ８０００ｈ〜７ＦＦＦＦＦｈ
を示す空間は、論理アドレスが００８０００ｈ〜００Ｆ
ＦＦＦｈから７Ｆ８０００ｈ〜７ＦＦＦＦＦｈを示す空
間に、第２バスの物理アドレスが８０００００ｈ〜８０
ＦＦＦＦｈからＦＦ００００ｈ〜ＦＦＦＦＦＦｈを示す
空間は、論理アドレスが８０００００ｈ〜８０ＦＦＦＦ
ｈからＦＦ００００ｈ〜ＦＦＦＦＦＦｈを示す空間に配
置される。ここで論理アドレスが００８０００ｈ〜００
ＦＦＦＦｈから３Ｆ８０００ｈ〜３ＦＦＦＦＦｈを示す
空間及び８０００００ｈ〜８０ＦＦＦＦｈからＢＦ００
００ｈ〜ＢＦＦＦＦＦｈを示す空間は、第２バス領域Ａ
となり、論理アドレスが４０８０００ｈ〜４０ＦＦＦＦ
ｈから７Ｆ８０００ｈ〜７ＦＦＦＦＦｈを示す空間及び
Ｃ０００００ｈ〜Ｃ０ＦＦＦＦｈからＦＦ００００ｈ〜
ＦＦＦＦＦＦｈを示す空間は、第２バス領域Ｂとなる。
メモリマップモード２においては、第２バスの物理アド
レスが００００００ｈ〜００７ＦＦＦｈから３Ｆ０００
０ｈ〜３Ｆ７ＦＦＦｈを示す空間は本中央演算処理プロ
セッサからはアクセス不可である。

【００８２】上記の様に第１バスの約３２キロバイトの
物理アドレス空間と第２バスの８メガバイト（モード
１）もしくは１２メガバイト（モード２）の物理アドレ
ス空間がプロセッサコアの１６メガバイトの論理アドレ
ス空間に配置され、プログラム上で統一的かつ連続的に
扱われることが可能となる。

【００８３】また、論理アドレスの値によって、アクセ
スの度に周辺機能ブロック、第１バス、第２バスを選択
的に使用するので、本中央演算処理プロセッサが第１バ
ス及び第２バスを同時に占有することはなく、本中央演
算処理プロセッサが一方のバスを使用している期間にお
いても、他のバスマスタは他方のバスを使用可能であ
る。

【００８４】以下に本中央演算処理プロセッサからの第
１バス及び第２バスに対するアクセスの例を示す。

【００８５】図５に本中央演算処理プロセッサの第１バ
スに対するアクセスのタイミングチャートの例を示す。

【００８６】第１バスの１バスサイクル期間はクロック
信号の１サイクル期間に相当し、第１バス調停回路によ
ってバスサイクル毎に、本中央演算処理プロセッサを含
む複数のバスマスタからのアクセスが調停される。

【００８７】これに対し、本中央演算処理プロセッサの
プロセッサコア（５０）の１バスサイクル期間は、ウェ
イト状態無しで動作する場合においてもクロック信号の
３サイクルに相当し、第１バスのバスサイクル期間より
長い。バスマスタに与えられる第１バスの使用許可期間
は１バスサイクル即ち１クロックサイクルであり、低速
な本中央演算処理プロセッサがアクセスを行うために
は、図５に示した前述の機能と、以下に示すタイミング
制御が必要である。

【００８８】本中央演算処理プロセッサのプロセッサコ
アは、これに供給されるクロック信号の立ち下がりを基
準として動作を行う。即ち一つの立ち下がり時点から次
の立ち下がり時点までがプロセッサコアの１動作サイク
ルとなり、プロセッサコアの１バスサイクルもこれに同
じである。

【００８９】プロセッサコアへのクロック信号の立ち下
がりを基準として、プロセッサコアより論理アドレスが
送出され、アドレスデコーダはこの論理アドレスとアク
セス有効信号とメモリマップモード情報よりアクセスが
第１バス領域に該当するか否かを判定する。アクセスが
第１バス領域に該当する場合、アドレスデコーダは第１
バス領域選択信号を第１バスインターフェース制御手段
に送出し、第１バスインターフェース制御手段はこの信
号を基に第１バス使用要求信号を生成し、これを第１バ
ス調停回路に送出する。

【００９０】第１バス調停回路は、各バスマスタからの
第１バス使用要求信号を受け付け、第１バスのバスサイ
クル毎にバス使用許可を与えるバスマスタを決定し、そ
のバスマスタに対し第１バス使用許可信号を送出する。
この際に同時に２つ以上のバスマスタに第１バスの使用
が許可されることはない。

【００９１】第１バス使用許可信号は１バスサイクル単
位でのみ発行され、夫々のバスマスタは第１バス使用許
可信号を受け取ったバスサイクルのみ第１バスの使用を
許可される。

【００９２】クロック制御手段は、本中央演算処理プロ
セッサが第１バス使用許可信号を受け取るまでの期間、
プロセッサコアに供給するクロックをハイレベルのまま
停止させ、ウェイト状態にする。本中央演算処理プロセ
ッサが第１バス使用許可信号を受け取ると、クロックを
ロウレベルに落としプロセッサコアにバスサイクルを終
了させ、ウェイト状態を解除する。

【００９３】本中央演算処理プロセッサは、第１バスの
使用を許可されている期間、第１アドレスバス及びリー
ドライト信号に対し、内部アドレスバスの一部及びリー
ドライト信号を送出する。ここで、リードライト信号の
ロウレベルはデータのライトを示し、ハイレベルはデー
タのリードを示す。

【００９４】本中央演算処理プロセッサが第１バスに対
してデータのリードを行う際は、第１バスの使用を許可
されているバスサイクルにて、内部データバス信号を第
１データバスに対して出力する。但し第１データバス上
でのデータの衝突を防ぐために、クロック信号がロウレ
ベルの期間は出力しない。

【００９５】本中央演算処理プロセッサが第１バスに対
してデータのライトを行う際は、第１バスの使用を許可
されているバスサイクルにて、第１データバス信号を内
部データバスに入力する。プロセッサコアへのクロック
信号の立ち下がりを基準として、プロセッサコア（５
０）はデータを取得する。

【００９６】図６に本中央演算処理プロセッサの第２バ
スに対するアクセスのタイミングチャートの例を示す。

【００９７】第２バスの１バスサイクル期間はクロック
信号の２〜８サイクル期間に相当し、バスサイクル毎に
第２バス調停回路によって本中央演算処理プロセッサを
含む複数のバスマスタからのアクセスが調停される。

【００９８】第２バスの１バスサイクル期間長は、図示
しない外部メモリインターフェース回路に含まれる第２
バスサイクル長制御レジスタによって定められる。第２
バスサイクル長制御レジスタは第１バスに接続され、中
央演算処理プロセッサ等のバスマスタから読み書きが可
能である。また第２バスの領域は第２バス領域Ａと第２
バス領域Ｂの二つの領域に分けられ、それぞれに異なる
バスサイクル長制御レジスタが設けられ、異なるバスサ
イクル長を設定されることが可能である。但し図６に示
す例においては説明を簡単にするために、１バスサイク
ル期間がクロック信号の４サイクルに設定された領域へ
のアクセスに限定している。

【００９９】プロセッサコアへのクロック信号の立ち下
がりを基準として、プロセッサコアより論理アドレスが
送出され、アドレスデコーダはこの論理アドレスとアク
セス有効信号とメモリマップモード情報よりアクセスが
第２バス領域に該当するか否かを判定する。アクセスが
第２バス領域に該当する場合、アドレスデコーダは第２
バス領域選択信号を第２バスインターフェース制御手段
に送出し、第２バスインターフェース制御手段はこの信
号を基に第２バス使用要求信号を生成し、これを第２バ
ス調停回路に送出する。

【０１００】第２バス調停回路は、各バスマスタからの
第２バス使用要求信号を受け付け、第２バスのバスサイ
クル毎にバス使用許可を与えるバスマスタを決定し、そ
のバスマスタに対し第２バス使用許可信号を送出する。
第１バスの場合と同様、同時に２つ以上のバスマスタに
第２バスの使用が許可されることはない。

【０１０１】第２バス使用許可信号は１バスサイクル単
位でのみ発行され、バスマスタは第２バス使用許可信号
を受け取って後、第２バスサイクル終了信号を受け取る
までの期間、第２バスの使用を許可される。この期間は
第２バスサイクル長制御レジスタにて設定されるバスサ
イクル長に等しい。この例においては、１バスサイクル
はクロック信号の４サイクルに相当する。

【０１０２】本中央演算処理プロセッサは、第２バスの
使用を許可されている期間、第２アドレスバス及びリー
ドライト信号に対し、内部アドレスバス及びリードライ
ト信号を送出する。ここで、リードライト信号のロウレ
ベルはデータのライトを示し、ハイレベルはデータのリ
ードを示す。

【０１０３】外部メモリインターフェース回路は、バス
マスタより発行された第２アドレスバスのアドレス信号
をデコードし、デコードされたアドレス情報とメモリマ
ップモード情報から、アクセスが第２バス領域Ａと第２
バス領域Ｂのいずれの領域に該当するかを判別し、夫々
の領域に対応する第２バスサイクル長制御レジスタの値
より、第２バスサイクル終了信号を生成し、第２バスの
全バスマスタ及び第２バス調停回路に対して送出する。

【０１０４】クロック制御手段は、本中央演算処理プロ
セッサが第２バス使用許可信号を受け取り、第２バスサ
イクル終了信号を受け取るまでの期間、プロセッサコア
に供給するクロックをハイレベルのまま停止させウェイ
ト状態にする。本中央演算処理プロセッサが第２バスサ
イクル終了信号を受け取るとクロックをロウレベルに落
とし、プロセッサコアにバスサイクルを終了させ、ウェ
イト状態を解除する。

【０１０５】本中央演算処理プロセッサが第２バスに対
してデータのライトを行う際は、第２バスの使用を許可
されているバスサイクルにて、内部データバス信号を第
２データバスに対して出力する。但し第２データバス上
でのデータの衝突を防ぐために、バスサイクルの先頭に
あたるクロックサイクルにおいては、クロック信号がロ
ウレベルの期間はデータを出力しない。

【０１０６】本中央演算処理プロセッサが第２バスに対
してデータのリードを行う際は、第２バスの使用を許可
されているバスサイクルにて、第２データバス信号を内
部データバスに入力する。プロセッサコアへのクロック
信号の立ち下がりを基準として、プロセッサコアはデー
タを取得する。

【０１０７】以下に第１バス調停回路及び第２バス調停
回路の例を挙げ、バス調停のシステムについて説明す
る。第１バス調停回路の構成を図７に示す一方、第２バ
ス調停回路の構成を図１２に示す。

【０１０８】図７に示す第１バス調停回路は、図示しな
い４つの通常のバスマスタＡ、Ｂ、Ｃ、Ｄと１つの特権
的なバスマスタＳ（以下、特権バスマスタＳという）の
計５つのバスマスタからの第１バスに対するアクセスの
調停を司るものである。この第１バス調停回路は、１つ
の特権バスマスタＳからの第１バスの使用要求に対して
は必ず次の１バスサイクルにおいて当該第１バスの使用
許可を与えるものとしている。一方、他の４つの通常の
バスマスタＡ、Ｂ、Ｃ、Ｄからの第１バスの使用要求に
対しては優先順位情報に従って最も優先順位の高いバス
マスタに対してのみ次の１バスサイクルにおいて使用許
可を与えるように調停を行うものである。ここに特権バ
スマスタＳとしてはＤＲＡＭリフレッシュ制御回路等が
想定される一方、通常のバスマスタとしては前記の中央
演算処理プロセッサ等が想定される。

【０１０９】この第１バス調停回路においては、第１の
アドレスバス及びリードライト信号、第１のデータバス
からなる第１バスの調停を司り、内蔵するレジスタへは
第１バスからアクセスされるものとなされている。バス
サイクルはクロック信号の１サイクルに相当し、バスサ
イクル毎に調停が行われる。

【０１１０】上記第１バス調停回路は、図７に示すよう
に、１６個の固定優先順位情報格納手段（101〜116）、
１６個のプログラマブル優先順位情報格納手段（レジス
タ）（101'〜116'）、アドレスデコーダ（117）、固定
／プログラマブル切替制御レジスタ（118）、バスサイ
クルカウンタ（119）、優先順位情報選択手段（セレク
タ）（120）、使用許可信号生成手段（121）、データセ
レクタ（122）、３ステートバッファ（123、124）およ
び代替アドレス発生手段（125）を備えている。

【０１１１】前記アドレスデコーダ（117）は、第１の
アドレスバス及びリードライト信号のデコードを行い、
各プログラマブル優先順位情報レジスタ（101'〜116'）
の選択信号、データセレクタ（122）の制御信号、３ス
テートバッファ（123）の制御信号を生成するものであ
る。

【０１１２】前記固定／プログラマブル切替制御レジス
タ（118）は、固定優先順位情報格納手段（101〜116）
とプログラマブル優先順位情報レジスタ（101'〜116'）
を切り換えて、固定優先順位情報又はプログラマブル優
先順位情報のいずれかを選択するものである。

【０１１３】前記各プログラマブル優先順位情報レジス
タ（101'〜116'）は、各１組のプログラマブルな優先順
位情報を格納するレジスタであり、第１バスにアクセス
するプロセッサ等のバスマスタがこれらの情報を書き換
えることできるようになされている。

【０１１４】前記各固定優先順位情報格納手段（101〜1
16）は、各１組の固定優先順位情報を格納する手段であ
り、ワイヤードロジックにより構成されている。この情
報は書き換え不能である。この例においては、これらの
優先順位情報の値の大きさは２ビットであり、４つの優
先順位の組み合わせを表わす。但し、この値の大きさは
２ビットでなくとも良い。調停対象となるバスマスタの
数、優先順位の組み合わせの数、回路規模を考慮し最適
な値が用いられるべきである。

【０１１５】また、この例においては、固定優先順位情
報格納手段（101〜116)及びプログラマブル優先順位情
報レジスタ（101'〜116'）の数はともに１６個であり、
１６バスサイクルを繰り返しの単位として調停が行われ
る。但し、この数は１６でなくとも良い。調停対象とな
るバスマスタの数、及び各バスマスタへのバスサイクル
の配分比率、回路規模を考慮し最適な値が用いられるべ
きである。

【０１１６】前記バスサイクルカウンタ（119）は、第
１バスのバスサイクル数をカウントし、１６バスサイク
ルを繰り返し単位とする現在値を指し示す。カウントの
最大値は優先順位情報の組数と等しく設定されるべきで
ある。

【０１１７】前記セレクタ（120）は、上記バスサイク
ルカウンタ（119）が指し示すバスサイクルの現在値の
情報から、１６組の優先順位情報のうちの１組を選択す
る。前記使用許可信号生成手段（121）は、バスマスタ
Ａ、バスマスタＢ、バスマスタＣ、バスマスタＤの４つ
の通常のバスマスタと、１つの特権バスマスタＳからの
第１バスの使用要求信号を受け付け、前記セレクタ（12
0)により選択された優先順位情報から最も優先順位の高
いバスマスタに対して第１バスの使用許可信号を生成
し、これを当該バスマスタに対して発行する。

【０１１８】ここで特権バスマスタＳからの第１バス使
用要求信号を受け付けた場合、他のバスマスタＡ、Ｂ、
Ｃ、Ｄからの第１バス使用要求信号やこれらバスマスタ
Ａ、Ｂ、Ｃ、Ｄの優先順位情報に拘わらず、無条件で次
の１バスサイクルの使用許可が特権バスマスタＳに与え
られる。但し、この発明においてはアクセス対象となる
バスマスタの数や特権バスマスタの有無はこの実施の態
様に限定されるものではない。

【０１１９】前記データセレクタ（122）は、プロセッ
サ等のバスマスタより第１バスを介して各レジスタ（11
8,101'〜116'）の値の読み出しが行われる際に、アドレ
スデコーダ（117）にて生成された制御信号にしたがっ
て、読み出すデータの選択を行うものである。

【０１２０】前記３ステートバッファ（123）は、アド
レスデコーダ（117）にて生成された制御信号によっ
て、データセレクタ（122）より送られるレジスタの値
を第１のデータバスに出力するか否かを制御するもので
ある。

【０１２１】もう一方の前記３ステートバッファ（12
4）は、バスマスタからのバス使用要求信号が全く無い
場合に、前記代替アドレス発生手段（125）から発せら
れる代替アドレスを第１のアドレスバス及びリードライ
ト信号に出力するように作用する。

【０１２２】次に、上述した第１バス調停回路の調停例
を説明する。以下に示す調停例においては、説明を簡潔
にする目的で、バスマスタＡおよびバスマスタＢのみか
らバス使用要求信号が発行され、バスマスタＣおよびバ
スマスタＤからはバス使用要求信号が発行されないもの
としている。即ち調停の対象をバスマスタＡおよびバス
マスタＢの２つに限定している。

【０１２３】第１バスの１バスサイクルはクロック信号
の１サイクルに相当する。バスサイクルカウンタ(119)
はバスサイクル毎に値をインクリメントし、０から１５
までの値を周期的にカウントする。そして１バスサイク
ル毎に、バスサイクルカウンタ(119)の値に１対１で対
応する優先順位情報格納手段(101,101'〜116,116')のい
ずれかが選択され、選択された格納手段に格納されてい
た優先順位情報が取り出される。この例においては、優
先順位情報は２ビットの大きさを持つもので、０、１、
２、３の４つの値のうちのいずれか１を示す。

【０１２４】バスサイクルカウンタの値に対応する上記
優先順位情報の値の設定例を、図８に示す。この優先順
位情報の設定は、固定の優先順位情報およびプログラマ
ブルな優先順位情報のいずれの場合にも適用可能であ
る。また優先順位情報の値０、１、２、３とこれに対応
するバスマスタＡ、Ｂ、Ｃ、Ｄの優先順位の序列の設定
例を図８に示す。

【０１２５】図１０に調停例その１を示し、図１１に調
停例その２を示す。図１０に示す調停例その１および図
１１に示す調停例その２は、互いに一部異なる設計方式
によるものである。両者の相違点は、バスマスタがバス
の使用許可を得た際に、即座に自らの発行するバスの使
用要求信号にそれを反映可能であるか否か、という点に
ある。

【０１２６】図１０に示す調停例その１を実現する設計
方式においては、バスマスタはバスの使用許可を得たサ
イクル内で、即座にバスの使用要求信号にそれを反映さ
せることが可能であるため、同一のバスマスタが連続し
てバス使用要求信号を行うことが許されている。

【０１２７】一方、図１１に示す調停例その２を実現す
る設計方式においては、バスマスタはバスの使用許可を
得たサイクル内では、バスの使用要求信号にそれを反映
させることができないため、バス調停回路はバスの使用
許可を与えたサイクルでは、使用許可を与えたバスマス
タからの使用要求は無視している。従って、調停例その
２の設計方式においては、同一のバスマスタが連続して
バスの使用権を得ることはできない。しかしながら、調
停例その１の設計方式に比べて設計が容易であり、特に
高速での調停が必要とされる場合には有効な設計手法で
ある。

【０１２８】以下に第１バス調停例その１およびその２
に共通の点を先ず説明する。

【０１２９】いずれのバスマスタもバス使用要求信号を
発行していない場合には、バス調停回路はいずれのバス
マスタにもバス使用許可信号を発行しない。例えば最初
のバスサイクル(701,801)においては、バスマスタＡ、
バスマスタＢのいずれもバス使用要求信号を発行してい
ないので、バス調停回路はいずれのバスマスタに対して
も次のバスサイクル(702,802)ではバスの使用を許可し
ない。

【０１３０】いずれか一方のバスマスタのみがバス使用
要求信号を発行している場合には、バス調停回路はその
バスマスタに対してバス使用要求信号を発行する。例え
ば第２番目のバスサイクル(702,802)においてはバスマ
スタＡのみがバス使用要求信号を発行しているので、次
のバスサイクル(703,803)においてバスマスタＡに使用
許可されている。

【０１３１】２つ以上のバスマスタが同時にバス使用要
求信号を発行している場合には、バス調停回路は優先順
位情報の表す優先順位序列に従って優先順位の高い方の
バスマスタを選択し、該バスマスタに対してバス使用許
可信号を発行する。例えば第６番目のバスサイクル(70
6,806)においては、バスマスタＡとバスマスタＢが同時
にバス使用要求信号を発行しており、バスマスタＢがバ
スマスタＡより高い優先順位を設定されているので、次
のバスサイクル(707,807)ではバスマスタＢが使用許可
されている。

【０１３２】次に前記両調停例の相違点を説明する。

【０１３３】調停例その１においては、あるバスマスタ
がバスの使用許可を得たサイクルにおいて使用要求信号
の発行を終了した場合であって、当該サイクルにおいて
別のバスマスタが使用要求信号を発行している場合に
は、当該別のバスマスタのみが使用要求していることと
なる。従って、当該別のバスマスタＡが次の１バスサイ
クルにおいてバスの使用許可を得る。例えば、図１０に
示すようにバスマスタＡがバスの使用許可を得た第３番
のバスサイクル(703)において使用要求信号の発行を終
了しており、当該バスサイクル(703)においてバスマス
タＢが使用要求信号を発行しているので、バスマスタＢ
のみが使用要求していることとなり、次の１バスサイク
ル(704)ではバスマスタＢが使用許可されている。

【０１３４】これに対し調停例その２では、あるバスマ
スタがバスの使用許可を得たバスサイクルにおいて使用
要求信号の発行を終了していない場合であって、当該バ
スサイクルにおいて別のバスマスタが使用要求信号を発
行している場合には、使用許可を得ているバスマスタか
らの使用要求を無視して、当該別のバスマスタからの使
用要求のみを受け付ける。従って、当該別のバスマスタ
が次の１バスサイクルにおいてバスの使用許可を得る。
例えば、バスマスタＡがバスの使用許可を得た第３番の
バスサイクル(803)において使用要求信号の発行を終了
していないが、当該バスサイクル(803)においてバスマ
スタＢが使用要求信号を発行している場合には、このバ
スサイクル(803)ではバスマスタＡの使用要求を無視し
て、バスマスタＢからの使用要求のみを受け付ける。従
って、次の１バスサイクル(804)ではバスマスタＢが使
用許可されている。

【０１３５】また調停例その１では、同一のバスマスタ
が連続してバス使用要求を行った場合（707,708)、同一
のバスマスタに対して連続して２バスサイクル以上の使
用許可を与えることが可能である。例えばバスマスタＡ
は第７および第８番目のバスサイクル(707,708)におい
て連続してバスの使用要求をしており、連続して次の２
バスサイクル(708,709)において使用許可されている。

【０１３６】これに対して調停例その２では、バスマス
タに使用許可を与えたバスサイクル(808)においては、
そのバスマスタからの使用要求信号を無視するので、同
一のバスマスタに対し、連続した２バスサイクル以上の
使用許可を与えることはできない。例えばバスマスタＡ
は第８番目のバスサイクル(808)において使用許可され
ているので、当該バスサイクル(808)における使用要求
信号は無視され、次のバスサイクル(809)では使用許可
されていない。

【０１３７】次に第２バスに対する複数のバスマスタか
らのアクセスを調停する第２バス調停回路について説明
する。この調停回路は、４つのバスマスタの調停を司る
ものであり、第２のアドレスバス及びリードライト信
号、第２のデータバスからなる第２バスの調停を司り、
内蔵するレジスタへは第１のバスからアクセスされる。
バスサイクルはクロック信号の２〜８サイクル（但し整
数のみ）に相当し、バスサイクル毎に調停を行なう。

【０１３８】図１２に第２バス調停回路の要部の概略を
示す。

【０１３９】この第２バス調停回路は、アドレスデコー
ダ(217)、固定／プログラマブル切替制御レジスタ（21
8）、８個の固定優先順位情報格納手段（201〜208）、
８個のプログラマブル優先順位情報レジスタ（201'〜20
8'）、バスサイクルカウンタ（219）、セレクタ（22
0）、使用許可信号生成手段（221）、データセレクタ
（222）、３ステートバッファ（223,224）、代替アドレ
ス発生手段（225）からなる。

【０１４０】以下、第１バス調停回路との相違点を示
す。

【０１４１】第２バス調停回路では第２バスに対する各
バスマスタのアクセスの調停を目的としているので、使
用許可信号生成手段（221）は、各バスマスタからは第
２バス使用要求信号を受け付け、各バスマスタに対し第
２バスの使用許可信号を発行する。また、調停の対象と
なるバスマスタはバスマスタＡ、バスマスタＢ、バスマ
スタＣ、バスマスタＤの４つである。これらのバスマス
タとしては、前述の中央演算処理プロセッサ等が想定さ
れる。

【０１４２】固定優先順位情報格納手段（201〜208）お
よびプログラマブル優先順位情報レジスタ（201'〜20
8'）共に、その数は８個である。これに伴い、アドレス
デコーダ（217）、バスサイクルカウンタ（219）、セレ
クタ（220）、データセレクタ（222）の回路規模も第１
バス調停回路と比べて小さいものとなる。

【０１４３】但し、固定優先順位情報格納手段（201〜2
08）およびプログラマブル優先順位情報レジスタ（201'
〜208'）の数は８個でなくとも良い。調停対象となるバ
スマスタの数、及び各バスマスタへのバスサイクルの配
分比率、回路規模を考慮し最適な値が用いられるべきで
ある。

【０１４４】３ステートバッファ（224）は、バスマス
タＡ、Ｂ、Ｃ、Ｄからの要求信号が全く無い場合に、代
替アドレス発生手段（225）から発せられる代替アドレ
スを第２のアドレスバス及びリードライト信号に出力す
る。

【０１４５】図１３に第２バス調停例を示す。この調停
例においても、説明を簡潔にするために、バスマスタＣ
およびバスマスタＤからはバス使用要求信号が発行され
ないものとし、調停の対象をバスマスタＡおよびバスマ
スタＢの２つに限定している。

【０１４６】前述の様に、第２バスは大きく２つの領域
を持ち、それぞれに異なったバスサイクルを設定される
ことが可能である。この例ではバスマスタＡがアクセス
する領域の１バスサイクルはクロック信号の４サイク
ル、バスマスタＢがアクセスする領域の１バスサイクル
はクロック信号の２サイクルに相当する。

【０１４７】但し、いずれのバスマスタもバスを使用し
ていない期間は、１バスサイクルはクロック信号の１サ
イクルに相当する。

【０１４８】バス使用許可信号は、バスの使用を許可す
るバスマスタに対し、１バスサイクルの最初のクロック
信号の１サイクル期間のみハイレベルを示す。バス使用
許可信号を受領したバスマスタは、このバスサイクルが
終了するまでの期間のバス使用を許可される。

【０１４９】バスサイクル終了信号は、１バスサイクル
の最後のクロック信号の１サイクル期間のみハイレベル
を示し、これ以外の期間はロウレベルを示す。いずれの
バスマスタもバスを使用していない期間はハイレベルを
出力される。この信号は、全てのバスマスタに対しても
共通の信号である。

【０１５０】バスサイクルカウンタ(219)は、バスサイ
クル毎に値をインクリメントし、０から７の値を周期的
にカウントする。

【０１５１】バスサイクル毎に、バスサイクルカウンタ
(219)の値に１対１で対応する優先順位情報の値が選択
される。この例においては、優先順位情報は２ビットの
大きさを持ち、０〜３の４つの値のうちのいずれかを示
す。

【０１５２】この例における優先順位情報の内容は、図
１４に示されている。ここでは、これが固定の優先順位
情報であるか、プログラマブルな優先順位情報であるか
は特に規定されていないが、どちらの場合にも適用可能
である。

【０１５３】優先順位情報の値は、これに対応するバス
マスタの優先順位の序列を表す。ここでも第１バスの調
停例と同様の図８に示す設定例が用いられている。

【０１５４】いずれのバスマスタも第２バス使用要求信
号を発行していない場合には、第２バス調停回路はいず
れのバスマスタにもバス使用許可信号を発行しない。例
えば最初のバスサイクル(901)においては、バスマスタ
Ａ、バスマスタＢのいずれもバス使用要求信号を発行し
ていないので、バス調停回路はいずれのバスマスタに対
しても次のバスサイクル(902)ではバスの使用を許可し
ない。

【０１５５】いずれか一方のバスマスタのみがバス使用
要求信号を発行している場合には、バス調停回路はその
バスマスタに対してバス使用要求信号を受け付けた次の
サイクルでバス使用許可信号を発行し、バスサイクル終
了信号を発行するまで当該バスサイクルの使用許可を与
える。例えば第２番目のバスサイクル(902)においては
バスマスタＡのみがバス使用要求信号を発行しており、
次のバスサイクル(903)の途中においてバス使用終了信
号が発行されているので、当該バスサイクル(903)の全
ての期間においてバスマスタＡに使用許可されている。

【０１５６】２つ以上のバスマスタが同時にバス使用要
求信号を発行している場合には、バス調停回路は優先順
位情報の表す優先順位序列に従って優先順位の高い方の
バスマスタを選択し、該バスマスタに対してバス使用許
可信号を発行する。例えば第６番目のバスサイクル(90
6)においては、バスマスタＡとバスマスタＢが同時にバ
ス使用要求信号を発行しており、バスマスタＢがバスマ
スタＡより高い優先順位を設定されているので、次のバ
スサイクル(907)ではバスマスタＢが使用許可されてい
る。

【０１５７】この例においては、バスマスタはバス使用
許可信号をクロック信号の立ち下がりで検知し、その結
果を自らの発行するバス使用要求信号に反映している。
この例においては、バスマスタに与えられる最短のバス
サイクルがクロック信号の２サイクルに相当するため
に、バスマスタはバスサイクルの終了までに前記動作を
完了可能である。従って、同一のバスマスタが連続して
バス使用要求を行うことが許されている。

【０１５８】あるバスマスタが使用を許可されているバ
スサイクル（908）の終了時に、同じバスマスタがバス
使用要求信号を発行している場合、バス調停回路は同じ
バスマスタに対し、次のバスサイクル（909）の使用許
可を再び与える。

【０１５９】以下、本発明に係る高速マルチプロセッサ
について説明する。

【０１６０】図１５に高速マルチプロセッサの要部の概
略を示す。本実施例にかかるこの高速マルチプロセッサ
は、１つの中央演算処理プロセッサ（バスマスタ）（13
01）、１つのグラフィック処理プロセッサ（バスマス
タ）（1302）、１つのサウンド処理プロセッサ（バスマ
スタ）（1303）、１つのダイレクトメモリ転送（ＤＭ
Ａ）制御プロセッサ（バスマスタ）（1304）、内部メモ
リ（バススレーブ）（1305）、第１バス調停回路（130
6）、第２バス調停回路（1307）、入出力制御回路（バ
ススレーブ）（1308）、タイマ回路（バススレーブ）
（1309）、アナログ／デジタル（Ａ／Ｄ）コンバータ
（バススレーブ）（1310）、ＰＬＬ回路（（1311）、ク
ロックドライバ（1312）、低電圧検出回路（1313)、外
部メモリインターフェース回路（1314）を有し、必要に
応じてＤＲＡＭリフレッシュ制御回路（バスマスタ）
（1315）を有する。

【０１６１】また、第１のアドレスバス及びリードライ
ト信号（1316）と第１のデータバス（1317）が高速な第
１バスを構成し、第２のアドレスバス及び第２のリード
ライト信号（1318）と第２のデータバス（1319）が低速
な第２バスを構成している。

【０１６２】第２のアドレスバス及びリードライト信号
（1318）は外部アドレスバス及びリードライト信号（13
20）に、第２のデータバス（1319）は外部データバス
（1321）に、それぞれ外部メモリインターフェース回路
（1314）を通じて接続されている。

【０１６３】本マルチプロセッサの外部には、１つ以上
の外部リードオンリーメモリ（ＲＯＭ）（バススレー
ブ）（1322）、必要に応じて１つ以上の外部ランダムア
クセスメモリ（ＲＡＭ）（バススレーブ）（1323）、水
晶振動子（1324）により構成される発振回路、及び必要
に応じてスタティックメモリ（ＳＲＡＭ）のデータ保持
のためのバッテリ（1325）が必要とされる。

【０１６４】本マルチプロセッサが備える中央演算処理
プロセッサ（1301）は、前記中央演算処理プロセッサが
そのまま用いられている。

【０１６５】本マルチプロセッサが備える第１バス調停
回路（1306）と第２バス調停回路（1307）は、前記第１
及び第２調停回路がそのまま用いられている。

【０１６６】図１５中に示される第１バス調停信号は、
第１バス使用要求信号、第１バスの使用許可信号からな
り、第２バス調停信号は、第２バス使用要求信号、第２
バス使用許可信号、第２バスのバスサイクル終了信号か
らなる。

【０１６７】ここで、バスマスタＡ、バスマスタＢ、バ
スマスタＣ、バスマスタＤは、夫々サウンド処理プロセ
ッサ、（1303）、グラフィック処理プロセッサ（130
2）、ＤＭＡ制御プロセッサ（1304）、中央演算処理プ
ロセッサ（1301）に相当し、特権バスマスタはＤＲＡＭ
リフレッシュ制御回路（1315）に相当する。

【０１６８】本マルチプロセッサを構成する各部の機能
について説明する。

【０１６９】中央演算処理プロセッサ（1301）は、メモ
リに格納されたプログラムに従い、各種演算やシステム
全体の制御を行う。

【０１７０】グラフィック処理プロセッサ（1302）は、
グラフィックデータの合成、カラーテレビジョン受像機
に合わせた映像信号の生成を行う。グラフィックデータ
は、テレビジョン受像機のスクリーンを全て覆う大きさ
を持つ矩形の画素集合の２次元配列からなるグラフィッ
ク要素と、スクリーン上のいずれの位置にも配置可能な
１つの矩形の画素集合からなるグラフック要素から合成
される。ここでは、前者をテキストスクリーン、後者を
スプライトと呼称し、それぞれの矩形の画素集合を共に
キャラクタと呼称する。本実施例に用いられたものは最
大で２枚のテキストスクリーンと最大で２５６個のスプ
ライトが表示可能である。合成されたグラフックデータ
より、ＮＴＳＣ規格及びＰＡＬ規格に準ずる受像機に表
示可能な映像信号が生成される。

【０１７１】サウンド処理プロセッサ（1303）は、サウ
ンドデータの合成、音声信号の生成を行う。サウンドデ
ータは、基本の音色となるＰＣＭ（パルスコードモジュ
レーション）データに対し、ピッチ変換及び振幅変調を
行い合成される。振幅変調では、中央演算処理プロセッ
サ（1301）によって指示されるボリューム制御の他に、
ピアノ、ドラムといった楽器の波形を再現するためのエ
ンベロープ制御の機能が用意される。

【０１７２】ＤＭＡ制御プロセッサ（1304）は、外部Ｒ
ＯＭもしくは外部ＲＡＭから内部メモリへのデータ転送
を司る。

【０１７３】内部メモリ（1305）は、マスクＲＯＭ、ス
タティックメモリ（ＳＲＡＭ）、ダイナミックメモリ
（ＤＲＡＭ）のうち、必要なものを備える。ＳＲＡＭの
バッテリによるデータ保持が必要とされる場合、本マル
チプロセッサ外部にバッテリ（1325）が必要とされる。
ＤＲＡＭが搭載される場合、定期的にリフレッシュと呼
ばれる記憶内容保持のための動作が必要とされる。

【０１７４】第１バス調停回路（1306）は、第１バスに
接続されている各バスマスタからの第１バス使用要求信
号を受け付け、第１バスの優先順位情報に従って調停を
行い、各バスマスタへのバスの使用許可信号を発行す
る。本実施例での第１バスのバスサイクルは、クロック
信号の１サイクルに相当するので、バス調停回路は前記
の動作をクロック信号の１サイクル毎に行う。

【０１７５】第２バス調停回路（1307）は、第２バスに
接続されている各プロセッサからの第２バスの使用要求
信号を受け付け、第２バスの優先順位情報に従って第２
バスの調停を行い、プロセッサへのバス使用許可信号を
発行する。本実施例での第２バスのバスサイクルは、ク
ロック信号の２〜８サイクルに相当するので、バス調停
回路は上記の動作をバスサイクル毎に行うと共に、バス
サイクル終了信号を発行し、プロセッサにバスサイクル
の終了を知らせる。

【０１７６】入出力制御回路は（1308）は、人間からの
入力を受け付ける外部入力装置や外部の半導体素子との
通信などに主に用いられる。

【０１７７】タイマ回路（1309）は、プログラムが設定
した時間間隔に基づき、中央演算処理プロセッサ（130
1）に対し、割り込み要求信号を発生する機能を有す
る。

【０１７８】Ａ／Ｄコンバータ（1310）は、アナログレ
ベルの入力電圧信号をデジタル数値へと変換する。

【０１７９】ＰＬＬ回路（1311）は、フェイズロックド
ループ（ＰＬＬ）により、構成され、プロセッサ外部の
水晶振動子（1324）より得られる正弦波信号をＭ／Ｎ倍
（Ｍ、Ｎは整数）した高周波クロック信号を生成する。

【０１８０】クロックドライバ（1312）は、ＰＬＬ回路
より受け取った高周波信号を、各機能ブロックへのクロ
ック信号を供給するのに充分な信号強度へと増幅する。

【０１８１】低電圧検出回路（1313）は、電源電圧を監
視し、電源電圧が定められた一定電圧以下の時に、ＰＬ
Ｌ回路のリセット、その他のシステム全体のリセットを
制御する信号を発行する。また、本プロセッサ内部また
は外部にＳＲＡＭが設けられていて、なおかつＳＲＡＭ
のバッテリによるデータ保持が要求される場合、電源電
圧が定められた一定電圧以下の時に、バッテリバックア
ップ制御信号を発行する機能を有する。

【０１８２】外部メモリインターフェース回路（1314）
は、第２バスを外部バスに接続するための機能、第２バ
スサイクル長制御レジスタ、メモリマップモード制御レ
ジスタを有する。

【０１８３】本高速マルチプロセッサには２種類のメモ
リマップモード存在し、制御レジスタにより切替が可能
である。いずれのメモリマップモードにおいても、外部
バスの空間はＲＯＭ領域とＲＯＭ／ＲＡＭ領域の大きく
二つに分けられており、それぞれに異なる１バスサイク
ルのクロック数を指定することが可能である。ＲＯＭ領
域は、前記の第２バス領域Ａに、ＲＯＭ／ＲＡＭ空間は
前記の第２バス領域Ｂに相当する。

【０１８４】ＤＲＡＭリフレッシュ制御回路（1315）
は、一定期間毎に第１バスの使用権を無条件で獲得し、
ＤＲＡＭのリフレッシュ動作を制御する。

【０１８５】サウンド処理プロセッサ（1303）、グラフ
ィック処理プロセッサ（1302）、ＤＭＡ制御プロセッサ
（1304）、タイマ回路（1309）、入出力制御回路（130
8）、Ａ／Ｄコンバータ（1310）は、中央演算処理プロ
セッサ（1301）に対し、割り込み要求信号を発生する機
能を有する。これらは夫々図１５に示す割り込み要求信
号Ａ〜Ｆに相当する。

【０１８６】上記高速マルチプロセッサを用いた場合の
第１の効果は、バススレーブの応答速度及び／またはデ
ータ転送能力に合わせてバスを第１バスと第２バスの二
つに分割しているので、これらの共有バスの使用効率が
高まり、高速マルチプロセッサ全体としての処理能力が
向上することである。

【０１８７】第２の効果は、各々のバスマスタが第１バ
スと第２バスに対するインターフェースを独立に有して
おり、片方のバスを使用する際に、もう一方のバスを無
駄に占有することがなく、前述の効果と同様に共有バス
の使用効率が高まることである。

【０１８８】第３の効果は、バスサイクルがバスマスタ
のバスサイクルスピードによって定められず、バススレ
ーブ及びバスそのものが動作可能な最速でバスサイクル
が定められることにより、実施例に示される中央演算処
理プロセッサのように低速なバスサイクルを有するバス
マスタがアクセスする場合でも、バスの使用効率が落ち
ることが無いことである。

【０１８９】第４の効果は、実施例に示す中央演算処理
プロセッサのように、単一の論理アドレス空間上に複数
の物理アドレス空間が配置されるようになされることに
より、これら複数の物理アドレス空間をプログラム上で
統一的かつ連続的に扱うことが可能になることである。

【０１９０】第５の効果は、前述のようにバス調停回路
が構成されることにより、各バスマスタのバス使用権の
配分に重み付けを与えることと、全てのバスマスタに対
して一定期間内においてバス使用権の取得を保証するこ
とが可能となり、さらに処理内容の変化に対応してバス
マスタのバス使用権の配分の重み付けを動的に変化させ
ることにより、システム全体としての総合処理能力を高
めることが可能となることである。

【０１９１】第６の効果は、この実施例に示す高速マル
チプロセッサを単一半導体素子上で実現することによ
り、複数バスを備えることや、各々のバスマスタが複数
バスに対するインターフェースを独立に有することによ
る配線の多さが問題にならなくなり、非常に簡素な外部
回路にて高性能なシステムを実現することが可能となる
ことである。

【図面の簡単な説明】

【図１】 本発明にかかる高速プロセッサの概要を示す
説明図である。

【図２】 上記高速プロセッサに用いられる中央演算処
理プロセッサの構成例を示す説明図である。

【図３】 上記中央演算処理プロセッサの論理アドレス
空間のメモリマップモード１を示す説明図である。

【図４】 上記中央演算処理プロセッサの論理アドレス
空間のメモリマップモード２を示す説明図である。

【図５】 上記中央演算処理プロセッサの第１バス使用
例を示すタイミングチャートである。

【図６】 上記中央演算処理プロセッサの第２バス使用
例を示すタイミングチャートである。

【図７】 第１バス調停回路の概要を示す回路図であ
る。

【図８】 第１バス調停回路における優先順位情報の設
定例を示す表である。

【図９】 優先順位情報の表す優先順位序列の例を示す
表である。

【図１０】 第１バスの調停例その１を示すタイミング
チャートである。

【図１１】 第１バスの調停例その２を示すタイミング
チャートである。

【図１２】 第２バス調停回路の概要を示す回路図であ
る。

【図１３】 第２バスの調停例を示すタイミングチャー
トである。

【図１４】 第２バス調停回路における優先順位情報の
設定例を示す表である。

【図１５】 本発明にかかる高速プロセッサを用いた実
施例を示す回路図である。

【図１６】 従来のバスシステムの説明図である。

【符号の説明】 １ バスマスタ ２ バスマスタ １０ バス １１ バス ２０ バススレーブ ２１ バススレーブ

フロントページの続き (56)参考文献 特開 平７−28774（ＪＰ，Ａ) 特開 平４−286048（ＪＰ，Ａ) 特開 平３−278262（ＪＰ，Ａ) 特開 昭58−169612（ＪＰ，Ａ) 特開 平３−176754（ＪＰ，Ａ) 特開 平１−321543（ＪＰ，Ａ) 特開 昭63−133252（ＪＰ，Ａ) 特開 昭63−66654（ＪＰ，Ａ) 特開 平８−129524（ＪＰ，Ａ) 特開 昭60−214065（ＪＰ，Ａ) 特開 平７−134701（ＪＰ，Ａ) 特開 平６−12368（ＪＰ，Ａ) 特開 平８−235111（ＪＰ，Ａ) 実開 昭50−74827（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/20 - 13/42

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】それぞれが独立したアドレスバスおよびデ
   ータバスを有しかつ互いに異なる転送能力を有する第１
   バスおよび第２バス、 それぞれが前記第１バスおよび前記第２バスの両方に直
   接接続される複数のバスマスタ、 それぞれが前記第１バスおよび前記第２バスのいずれか
   一方に接続される複数のバススレーブ、 前記バスマスタのバスサイクル速度に依存せず、前記第
   １バスに接続されるバススレーブにアクセス可能な最速
   の時間と前記第１バスが動作可能である最速の時間の内
   のどちらか遅い方を前記第１バスのバスサイクル期間と
   定め、前記第１バスのバスサイクル毎に必ずバス使用権
   の判定を行い、１バスサイクル単位で前記複数のバスマ
   スタの内１つに１バスサイクル単位でバス使用許可信号
   を発行する第１バス調停回路、および前記バスマスタの
   バスサイクル速度に依存せず、前記第２バスに接続され
   るバススレーブにアクセス可能な最速の時間と前記第２
   バスが動作可能である最速の時間の内のどちらか遅い方
   を前記第２バスのバスサイクル期間と定め、前記第２バ
   スのバスサイクル毎に必ずバス使用権の判定を行い、前
   記複数のバスマスタの内１つに１バスサイクル単位の始
   端で第２バス使用許可信号を発行する第２バス調停回路
   を備え、 前記第２バスは第１の領域と第２の領域に分割され、さ
   らに前記第２バス使用許可信号を受領した前記バスマス
   タの発行するアドレスが前記第１の領域と前記第２の領
   域のいずれに該当するかを前記第２バスのバスサイクル
   毎に判別し、前記第１の領域に該当すると判別した場合
   には第１のバスサイクル期間長を、前記第２の領域に該
   当すると判別した場合には第２のバスサイクル期間長を
   当該バスサイクルの長さとして定め、定められたバスサ
   イクルの長さに従って各バスサイクルの終端でバスサイ
   クル終了信号を発行するバスサイクル長制御手段を備
   え、 前記第１バス使用許可信号を受領した前記バスマスタ
   は、前記第１バス使用許可信号によって使用を許可され
   たバスサイクル期間内で前記第１バスにおけるデータの
   送受を行い、前記第２バス使用許可信号を受領した前記
   バスマスタは、前記第２バス使用許可信号によって前記
   第２バスにおけるデータの送受を開始し、前記バスサイ
   クル終了信号によってデータの送受を終了する、高速プ
   ロセッサ。
2. 【請求項２】それぞれが独立したアドレスバスおよびデ
   ータバスを有しかつ互いに異なる動作速度を有する第１
   バスおよび第２バス、 それぞれが前記第１バスおよび前記第２バスの両方に直
   接接続される複数のバスマスタ、 それぞれが前記第１バスおよび前記第２バスのいずれか
   一方に接続される複数のバススレーブ、 前記バスマスタのバスサイクル速度に依存せず、前記第
   １バスに接続されるバススレーブにアクセス可能な最速
   の時間と前記第１バスが動作可能である最速の時間の内
   のどちらか遅い方を前記第１バスのバスサイクル期間と
   定め、前記第１バスのバスサイクル毎に必ずバス使用権
   の判定を行い、１バスサイクル単位で前記複数のバスマ
   スタの内１つに１バスサイクル単位でバス使用許可信号
   を発行する第１バス調停回路、および前記バスマスタの
   バスサイクル速度に依存せず、前記第２バスに接続され
   るバススレーブにアクセス可能な最速の時間と前記第２
   バスが動作可能である最速の時間の内のどちらか遅い方
   を前記第２バスのバスサイクル期間と定め、前記第２バ
   スのバスサイクル毎に必ずバス使用権の判定を行い、前
   記複数のバスマスタの内１つに１バスサイクル単位の始
   端で第２バス使用許可信号を発行する第２バス調停回路
   を備え、 前記第２バスは第１の領域と第２の領域に分割され、さ
   らに前記第２バス使用許可信号を受領した前記バスマス
   タの発行するアドレスが前記第１の領域と前記第２の領
   域のいずれに該当するかを前記第２バスのバスサイクル
   毎に判別し、前記第１の領域に該当すると判別した場合
   には第１のバスサイクル期間長を、前記第２の領域に該
   当すると判別した場合には第２のバスサイクル期間長を
   当該バスサイクルの長さとして定め、定められたバスサ
   イクルの長さに従って各バスサイクルの終端でバスサイ
   クル終了信号を発行するバスサイクル長制御手段を備
   え、 前記第１バス使用許可信号を受領した前記バスマスタ
   は、前記第１バス使用許可信号によって使用を許可され
   たバスサイクル期間内で前記第１バスにおけるデータの
   送受を行い、前記第２バス使用許可信号を受領した前記
   バスマスタは、前記第２バス使用許可信号によって前記
   第２バスにおけるデータの送受を開始し、前記バスサイ
   クル終了信号によってデータの送受を終了する、高速プ
   ロセッサ。
3. 【請求項３】前記バスマスタは，前記第１バス調停回路
   および第２バス調停回路に対してバス使用要求信号を出
   力する機能、バス使用許可信号が得られるまで前記第１
   バスおよび前記第２バスに対するアクセスを待機する機
   能、および前記第１バスおよび前記第２バスに対してア
   ドレスを送出する機能をそれぞれ有し、さらに前記第１
   バスのための第１インターフェースおよび前記第２バス
   のための第２インターフェースを含む、請求項１または
   ２記載の高速プロセッサ。
4. 【請求項４】前記第１インターフェースおよび前記第２
   インターフェースは、それぞれ、 前記第１バスまたは前記第２バスに対するアドレスの出
   力・非出力を制御する、バス毎に独立した複数組の３ス
   テートバッファと、 前記第１バスまたは前記第２バスに対するデータの入出
   力および接続・非接続を制御する、バス毎に独立した複
   数組の双方向３ステートバッファと、 前記第１バス調停回路または前記第２バス調停回路から
   のバス使用許可および前記バスサイクル長制御手段によ
   って定められるバスサイクルの長さに基づいて前記複数
   組の３ステートバッファおよび前記複数組の双方向３ス
   テートバッファを制御する手段とを含む、請求項３記載
   の高速プロセッサ。
5. 【請求項５】前記バスマスタは、 論理アドレスをそのバスマスタの内部で発行する手段
   と、発 行された論理アドレスをデコードするデコーダと、 デコードされたアドレス情報に基づいて複数のバスの内
   の１つを選択して前記バス使用要求信号を出力する手段
   と、 前記発行された論理アドレスに基づいて物理アドレスを
   生成する手段とを備え、 前記生成された物理アドレスが前記第１バスまたは前記
   第２バスに対して前記複数組の３ステートバッファを通
   して出力され、それによって前記第１バスおよび前記第
   ２バス毎に独立な複数の物理アドレス空間を単一の論理
   アドレス空間の内の一部に割り当てた、請求項１ないし
   ４のいずれかに記載の高速プロセッサ。
6. 【請求項６】前記の全ての構成要素が単一の半導体素子
   内に集積されてなる、請求項１ないし５のいずれかに記
   載の高速プロセッサ。
7. 【請求項７】それぞれが前記バスマスタである、１また
   は複数の中央演算処理プロセッサと、グラフィック処理
   を行いビデオ信号を発生する手段を備えるグラフィック
   処理プロセサと、サウンド処理を行いオーディオ信号を
   発生する手段を備えるサウンド処理プロセサとを含み、 前記第１バスは前記半導体素子内部の機能ブロック及び
   高速な半導体メモリとのデータ転送、交換を司り、そし
   て前記第２バスは前記半導体素子外部の周辺装置及び低
   速な半導体メモリとのデータ転送、交換を司る、請求項
   ６記載の高速プロセッサ。