JP2011039713A - 外部バスインタフェース、ｌｓｉおよびシステム - Google Patents

Abstract

【課題】ＩＯ端子における電流駆動能力等の電気的特性の最適化を、電気的特性の異なる複数の外部デバイスが接続されている場合でも実施する外部バスインタフェース、ＬＳＩおよびＬＳＩシステムを提供する。
【解決手段】外部バスインタフェース６は、アクセス要求に従って外部バスを介して複数の外部デバイスにアクセスするＬＳＩに備えられ、電流駆動能力および出力電圧のスルーレートの少なくとも一方である電気的特性を設定により切り替え可能であり前記外部バスに信号を入出力するＩＯ端子部６３と、前記アクセス要求に同期して前記ＩＯ端子の電気的特性の設定を行うＩＯ端子制御部６２とを備える。
【選択図】図１

Description

本発明は外部バスを経由して接続されたデバイス間のデータ転送において低不要輻射および低消費電力を実現するＩＯ端子の特性調整に関するものである。

従来、デバイス間の接続で使用する端子に対してＩＯ端子の特性を調整する技術としては、転送エラーを検出してエラーを発生させないレベルでのＩＯ端子の出力電流の低減による不要輻射の削減を行っているものがある（例えば、特許文献１参照）。図６は、前記特許文献１に記載された従来のメモリ制御装置を示す図である。

図６において、メモリ制御装置は、メモリ９０７と、メモリ９０７を駆動するメモリインターフェース部９０６と、メモリインターフェース部９０６を介してメモリ９０７へのデータの書き込みおよびメモリ９０７からの読み出しを制御するメモリ制御部９０３を備え、メモリインターフェース部９０６に電流切換部９０４および電圧切換部９０５を設け、メモリ制御部９０３にタイミング生成部９０１、検査実施／判定部９０２およびアクセス状況判定部９３１を設けている。

検査実施／判定部９０２は、メモリ９０７への書き込みデータとメモリ９０７からの読み出しデータが一致するかどうかの検査を実施してその良否を判定し、検査の良否の判定結果を、タイミング生成部９０１と電流切換部９０４と電圧切換部９０５へ出力している。また前記アクセス状況判定部９３１は、メモリ９０７のアクセス状況を監視して任意の基準値と比較し、アクセス状況が粗かどうか密かどうかを判定し、その判定結果をタイミング生成部９０１へ出力している。

また前記電流切換部９０４は、検査実施／判定部９０２から入力する検査の判定結果に応じて、メモリインターフェース部９０６の出力電流（メモリ９０７の駆動電流）を任意の値に切り換え、検査実施／判定部９０２の判定結果に応じて、メモリインターフェース部９０６の出力電流を切り換えている。これにより、メモリデータエラーを回避しながらメモリ９０７への駆動電流と駆動電圧を最適化し、消費電力や不要輻射を減少させる。

特開２００６−９１９４０号公報 特開２００６−２５１８３７号公報

しかしながら、前記従来の構成では、メモリーエラーを回避できる出力電流条件の探索のために検査サイクルをメモリに行う必要があり、メモリバスの転送帯域を消費すること、また、メモリ接続は１対１を想定しているため、さまざまな電気的特性を有する複数デバイスをバスで接続したシステムには適用できないという問題がある。

本発明は、前記従来の課題を解決するもので、ＩＯ端子における電流駆動能力等の電気的特性の最適化を、電気的特性の異なる複数の外部デバイスが接続されている場合でも実施する外部バスインタフェース、ＬＳＩおよびＬＳＩシステムを提供することを目的とする。

前記従来の課題を解決するために、本発明の１側面における外部バスインタフェースは、アクセス要求に従って外部バスを介して複数の外部デバイスにアクセスするＬＳＩに備えられる外部バスインタフェースであって、 電流駆動能力および出力電圧のスルーレートの少なくとも一方である電気的特性を設定により切り替え可能であり前記外部バスに信号を入出力するＩＯ端子と、前記アクセス要求に同期して前記ＩＯ端子の電気的特性の設定を行うＩＯ端子制御部とを備える。

本構成によって、アクセス要求に同期してＩＯ端子の電気的特性の設定を行うので、ＩＯ端子の電気的特性の最適化を、複数の外部デバイスのうちの何れの外部デバイスへのアクセスに対しても実施することができる。

ここで、前記ＩＯ端子制御部は、予めＣＰＵによって書き込まれた複数の制御パターンを保持する制御パターン保持部を有し、前記複数の制御パターンは、前記複数の外部デバイスのそれぞれに対応する電流駆動能力および出力電圧のスルーレートの少なくとも一方を示し、前記ＩＯ端子制御部は、前記アクセス要求を受けたとき、アクセス先の外部デバイスに対応する制御パターンを選択し、当該制御パターンに従って前記電気的特性の設定を行うようにしてもよい。

この構成によれば、外部デバイス毎に最適な制御パターンを設定することができる。また、異なる外部デバイスおよび異なる外部バスに対しても最適な電気的特性を柔軟に設定することができる。

ここで、前記外部バスインタフェースは、前記アクセス要求に従って外部デバイスへのアクセスを制御する外部デバイス制御部を備え、前記外部デバイス制御部は、複数のアクセスパラメータを保持するパラメータ保持部を有し、前記ＩＯ端子制御部の前記ＩＯ端子への電気的特性の設定に対応した前記アクセスパラメータを選択し、前記外部デバイスへアクセスするようにしてもよい。

本構成によって、ＩＯ端子の電気的特性に連動したアクセスサイクルで外部デバイスにアクセスすることができる。

ここで、前記ＩＯ端子制御部は、さらに、切り替え開始から一定時間を計測する計測手段を備え、前記外部デバイス制御部は、前記一定時間の経過後に、前記外部デバイスへのアクセスを開始するようにしてもよい。

本構成によって、ＩＯ端子の電気的特性を変更した場合に特性が安定する時間を要する場合に対応することができる。

ここで、前記ＩＯ端子制御部は、さらに、前回のアクセス先の外部デバイスを示す情報を保持するレジスタと、今回のアクセス先と前回のアクセス先とが一致するか否かを判定する判定部と、前記判定部により一致すると判定されたとき、前記ＩＯ端子部の電気的特性の設定を禁止する禁止部とを備えるようにしてもよい。

本構成によって、今回のアクセス先と前回のアクセス先とが一致する場合には、前記ＩＯ端子部の電気的特性の設定を禁止するので、ＩＯ端子の電気的特性の設定対象の外部デバイスのアクセス毎にＩＯ端子の電気的特性の安定する時間分の外部アクセスの遅延時間を削減することができる。

ここで、前記ＩＯ端子制御部は、さらに、前記ＩＯ端子部に設定されている現在の電気的特性を示す情報を保持するレジスタと、新たなアクセス要求に対応する電気的特性と、前記レジスタに保持された情報が示す現在の電気的特性とが一致するか否かを判定する判定部と、前記判定部により一致すると判定されたとき、前記ＩＯ端子部の電気的特性の設定を禁止する禁止部とを備える構成としてもよい。

この構成によれば、新たなアクセス要求に対応する電気的特性と、現在設定されている電気的特性とが一致する場合には、前記ＩＯ端子部の電気的特性の設定を禁止するので、ＩＯ端子の電気的特性の安定する時間分の外部アクセスの遅延時間を削減することができる。

ここで、前記外部インタフェースは、さらに、前記アクセス要求に同期して、前記外部デバイスに対して、外部デバイスのＩＯ端子の電気的特性の設定を指示する外部ＩＯ指示部を備える構成としてもよい。

本構成によって、特定の外部デバイスアクセスに対して外部デバイスのＩＯ端子の電気的特性を変更することができる。

また、本発明の１側面におけるＬＳＩは、上記の外部バスインタフェースと同じ構成であり、アクセス要求に従って第１外部バスを介して複数の外部デバイスにアクセスする第１バスインタフェースと、上記の外部バスインタフェースと同じ構成であり、アクセス要求に従って第２外部バスを介して他の複数の外部デバイスにアクセスする第２バスインタフェースと、第２外部バスインタフェースのＩＯ端子における現在の電気的特性の設定値を示す設定情報を保持する設定情報レジスタとを備え、前記第１外部バスインタフェースは、前記設定情報レジスタに保持された設定情報に応じて、第１外部バスインタフェースのＩＯ端子部における電気的特性を前記アクセス要求に同期して決定する。

本構成によって、ＬＳＩ内の別の外部バスインタフェースの稼動状況に応じてＩＯ端子部の電気的特性を変更することができる。

ここで、前記ＬＳＩは、さらに、前記ＬＳＩ内部又は前記ＬＳＩ外部のマスタから書き込み可能であり、外部デバイスに対応する電流駆動能力および出力電圧のスルーレートの少なくとも一方を示す制御パターンを保持するレジスタを有し、前記第１および第２外部バスインタフェースの少なくとも一方は、前記レジスタに保持された制御パターンに従って、ＩＯ端子部に設定すべき電気的特性を決定するようにしてもよい。

ここで、前記ＬＳＩは、さらに、ＬＳＩ内部もしくはＬＳＩ外部のマスタから書き込み可能であり、外部デバイスへのアクセス方法を規定するアクセスパラメータを保持するレジスタを有し、前記第１および第２外部バスインタフェースの少なくとも一方は、前記レジスタに保持されたアクセスパラメータに従って外部デバイスにアクセスするようにしてもよい。

本構成によって、システム条件によってＩＯ端子部の電気的特性の設定を制御することができる。

また、本発明の１側面におけるシステムは、上記のＬＳＩと、前記ＬＳＩ内部もしくはＬＳＩ外部のマスタとを備え、前記マスタは、第１の動作モードでは出力電流もしくはスルーレートを第１の値にするための制御パターンを前記レジスタに設定し、第１の動作モードよりもデータ転送レートが低い第２の動作モードでは出力電流もしくはスルーレートが第１の値よりも小さい第２の値にするための制御パターンを前記レジスタに設定する。

本構成によって、データ転送レートによってＩＯ端子部の電気的特性を制御することができる。

また、本発明の他の１側面におけるシステムは、上記ののＬＳＩと、前記ＬＳＩ内部もしくはＬＳＩ外部のマスタとを備え、前記マスタは、第１の動作モードでは出力電流もしくはスルーレートを第１の値にするための制御パターンを前記レジスタに設定し、第１の動作モードよりも省電力で動作する第２の動作モードでは出力電流もしくはスルーレートが第１の値よりも小さい第２の値にするための制御パターンを前記レジスタに設定する。

本構成によって、電源供給状況例えば省電力モードか否かによってＩＯ端子部の電気的特性を制御することができる。

また、本発明のさらに他の１側面におけるシステムは、上記のＬＳＩと、前記ＬＳＩ内部もしくはＬＳＩ外部のマスタとを備え、前記マスタは、第１の動作モードでは出力電流もしくはスルーレートを第１の値にするための制御パターンを前記レジスタに設定し、第１の動作モードよりも外部バスの転送クロック周波数が低い第２の動作モードでは出力電流もしくはスルーレートが第１の値よりも小さい第２の値にするための制御パターンを前記レジスタに設定する。

本構成によって、転送クロック周波数で定義されたバスの電気的仕様の範囲で転送クロックによってＩＯ端子部の電気的特性を制御することができる。

本発明の外部バスインタフェースによれば、ＩＯ端子部の電気的特性の最適化を、複数の外部デバイスのうちの何れの外部デバイスへのアクセスに対しても実施することができる。

さらに、電気的特性の設定変更時にＩＯ端子部の電気的特性が安定する時間を確保することができる。

また、外部のマスタの制御の下でシステム条件に適した制御パターンを設定するので、外部バスインターフェースを異なるシステムに容易に実装することができる。

実施の形態１における外部バスインタフェースを備えるＬＳＩシステムの構成を示すブロック図である。 実施の形態１における第１の変形例におけるＬＳＩシステムの構成を示すブロック図である。 実施の形態１における第２の変形例におけるＬＳＩシステムの構成を示すブロック図である。 本発明の実施の形態２における外部バスインタフェースを備えるＬＳＩシステムの構成を示すブロック図である。 実施の形態２における第１の変形例におけるＬＳＩシステムの構成を示すブロック図である。 従来のメモリ制御装置の概略ブロック図である。

以下本発明の実施の形態について、図面を参照しながら説明する。

（実施の形態１）
本実施の形態では、アクセス要求に従って外部バスを介して複数の外部デバイスにアクセスするＬＳＩに備えられる外部バスインタフェースと、ＬＳＩについて説明する。特に、外部バスインタフェースは、電流駆動能力および出力電圧のスルーレートの少なくとも一方である電気的特性を設定により切り替え可能であり前記外部バスに信号を入出力するＩＯ端子部と、前記アクセス要求に同期して前記ＩＯ端子部の電気的特性の設定を行うＩＯ端子部制御部とを備える。これにより、ＩＯ端子の電気的特性の最適化を、複数の外部デバイスのうちの何れの外部デバイスへのアクセスに対しても可能にしている。

図１は本発明の実施の形態１における外部バスインタフェースを備えるＬＳＩシステムの構成を示すブロック図である。

同図のＬＳＩシステムは、ＬＳＩ１と、外部デバイス２と、外部デバイス３とを備える。ＬＳＩ１は、第１の外部バス４を介して外部デバイス２および外部デバイス３と接続される。

ＬＳＩ１は、１チップの半導体装置であり、外部バスインタフェース６、ＣＰＵ７、バスコントローラ８を備える。

外部バスインタフェース６は、ＣＰＵ７からバスコントローラ８を介して発行されるアクセス要求に従って、第１の外部バス４を介して外部デバイス２および外部デバイス３にアクセスする。つまり、外部バスインタフェース６は、アクセス要求に従ってＬＳＩ１と外部デバイス２または外部デバイス３との間でデータ転送を行う。そのため外部バスインタフェース６は、外部デバイス制御部６１、ＩＯ端子制御部６２、ＩＯ端子部６３を備える。

外部デバイス制御部６１は、ＣＰＵ７からバスコントローラ８を介してアクセス要求を受け、アクセス要求およびアクセス先の外部デバイス２または外部デバイス３の仕様に応じたアクセスコマンドを生成し、ＩＯ端子部６３を介してアクセス先の外部デバイスに発行する。ただし、外部デバイス制御部６１は、ＩＯ端子制御部６２からアクセス開始遅延指示があったときアクセスコマンドの発行を保留し、ＩＯ端子制御部６２からアクセス開始遅延指示の解除があったときアクセスコマンドの発行を開始する。

ＩＯ端子制御部６２は、アクセス要求に同期してＩＯ端子部６３の電気的特性の設定を行う。すなわち、ＣＰＵ７からバスコントローラ８を介して外部デバイス制御部６１に発行されるアクセス要求を取り込み、外部デバイス制御部６１にアクセス開始遅延指示を出し、当該アクセス要求に対応する電気的特性にするようにＩＯ端子部６３を設定し、アクセス開始遅延指示を解除する。

ＩＯ端子部６３は、電流駆動能力および出力電圧のスルーレートの少なくとも一方である電気的特性を設定により切替可能であり、外部デバイス制御部６１からのアクセスコマンドまたはデータを第１の外部バス４に出力し、第１の外部バス４からのデータを入力する。ここで、出力電圧のスルーレートとは、出力電圧の単位時間当たりの変化量を示し、出力電圧の立ち上がりまたは立ち下がりの急峻さ（変化率）を表す。また、切替可能な電気的特性は、電流駆動能力、出力電圧のスルーレートに限らず、出力電圧の振幅、出力インピーダンス、入力インピーダンスなどでもよい。

ＩＯ端子部６３は、レシーバ６３２、ドライバ６３３、ドライバ６３４、スルー調整部６３５のセットを、第１の外部バス４のビット数と同数備える。ここでいう第１の外部バス４のビット数は、データバス、アドレスバス、各種制御信号の全てを含む。

レシーバ６３２は、第１の外部バス４から１ビットの信号を入力する。
２つのドライバ６３３および６３４は、どちらか一方のみが信号を出力するか両方が同時に信号を出力するかを切り替えることにより、電流駆動能力を切替可能である。第１の外部バス４に１ビットの信号を出力する。ドライバ６３３とドライバ６３４は同じ電流駆動能力であっても、異なる駆動能力であってもよい。前者の場合は電流駆動能力を２段階で切替可能に、後者の場合は３段階で切替が可能になる。また、電流駆動能力の３段階以上の切替を容易に実現するためには、ドライバ６３３およびドライバ６３４にさらに１つ以上のドライバを並列に接続した構成としてもよい。

スルー調整部６３５は、ドライバ６３３および／またはドライバ６３４の出力信号のスルーレートを調整する。

上記のＩＯ端子制御部６２について、さらに具体的に説明する。上記のＩＯ端子制御部６２は、具体的には、アクセス開始遅延制御部６２１、ＩＯ制御情報生成部６２２、第１アクセス情報レジスタ６２４を備える。

アクセス開始遅延制御部６２１は、ＣＰＵ７からバスコントローラ８を介してアクセス要求が発行されたとき、アクセス開始遅延指示を外部デバイス制御部６１に出力し、ＩＯ端子制御部６２の電気的特性の設定が完了したときにアクセス開始遅延指示を解除する。

第１アクセス情報レジスタ６２４は、ＣＰＵ７からバスコントローラ８を介して外部デバイス制御部６１に発行されたアクセス要求の内容（以下アクセス情報と呼ぶ）を保持するレジスタである。アクセス情報には、例えば、アドレス、Ｒ／Ｗ（リードかライトか）、データサイズ等が含まれる。

ＩＯ制御情報生成部６２２は、内部にＩＯ制御パターン保持部６２２１を有する。ＩＯ制御パターン保持部６２２１は、予めＣＰＵ７によって書き込まれた複数の制御パターンを保持する。ここで、複数の制御パターンは、前記複数の外部デバイスのそれぞれに対応する電流駆動能力および出力電圧のスルーレートの少なくとも一方（つまり設定すべき電気的特性）を示す。

ＩＯ制御情報生成部６２２は、アクセス要求が発行されたとき、アクセス情報を参照することによりアクセス先（外部デバイス２か外部デバイス３か）を判別し、ＩＯ制御パターン保持部６２２１を参照することにより当該アクセス先に対応する制御パターンを選択し、当該制御パターンに従って前記電気的特性の設定を行うためのＩＯ制御情報を生成し、当該ＩＯ制御情報に従ってＩＯ端子部６３の電気的特性を設定する。

以上説明してきたように、図１において、ＬＳＩ１は、ＣＰＵ７およびバスコントローラ８および外部バスインタフェース６を基本構成としており、第１の外部バス４を介して外部デバイス２および外部デバイス３とデータ転送を行う。外部バスインタフェース６は、外部デバイスへのアクセス制御信号を生成するための外部デバイス制御部６１と、第１の外部バス４に対し信号を入出力するためのＩＯ端子部６３を基本構成としている。ＩＯ端子部６３は、出力電流量やスルーレートをＩＯ端子制御部６２からの設定により変更可能である。

システムの動作モードがブートローディングであって、外部デバイス２にブートコードが格納されている場合の動作について説明する。ＣＰＵ７は内部バス経由でＩＯ制御パターン保持部６２２１に外部デバイス２はＩＯ端子の電気的特性として出力電流およびスルーレートを大に設定すべきアクセス先と登録する。ＣＰＵ７はブートコードをＬＳＩへ転送するために外部デバイス２へのアクセスを開始する。

まず、バスコントローラ８は外部バスインタフェース６にアクセスし、外部デバイス制御部６１は外部デバイス２へのアクセスを開始する前に、ＩＯ端子制御部６２へ外部デバイス２へのアクセスを開始する旨を通知する。

ＩＯ端子制御部６２は第１アクセス情報レジスタ６２４に今回のアクセスが外部デバイス２へのアクセスであることを保持し、ＩＯ制御情報生成部６２２に通知するとともに、アクセス開始遅延制御部６２１は外部デバイス制御部６１に外部デバイス２へのアクセス開始を保留するよう通知する。ＩＯ制御情報生成部６２２は、第１アクセス情報レジスタ６２４とＩＯ制御パターン保持部６２２１を参照する。外部デバイス２へのアクセスが出力電流およびスルーレートが大にすべきアクセスであることを検出し、ＩＯ端子部６３に対して出力電流制御およびスルーレートを大に設定する。設定完了後、アクセス開始遅延制御部６２１は外部デバイス制御部６１に外部デバイス２へのアクセスの保留の解除を通知する。これにより、外部デバイス制御部６１はＩＯ端子部６３に外部バス用の信号を出力し、ＩＯ端子部６３は出力電流およびスルーレートが大となる電気的特性で第１の外部バス４をドライブすることにより外部デバイス２にアクセスする。外部デバイス制御部から外部デバイスアクセスが終了した場合は、ＩＯ端子制御部６２は、ＩＯ端子部６３の出力電流およびスルーレートを小に再設定しておく。

かかる構成によれば、外部デバイス２と外部デバイス３のアクセスが混在した場合には、外部デバイス２へのアクセスに対してのみＩＯ端子部６３の出力電流およびスルーレートが大となる。このため、外部デバイス２からのブートコード転送を高いデータ転送レートで実現し、ブート時間を短くするとともに、外部デバイス３へのアクセス時に発生する不要輻射およびバスの消費電流を抑制することができる。

なお、本実施形態におけるＬＳＩシステムは、図１の構成に対して種々の変形が可能である。以下、変形例について説明する。

まず、第１の変形例について説明する。第１の変形例におけるＬＳＩシステムでは、ＬＳＩ内の外部バスインタフェースだけでなく、外部デバイス内のＩＯ端子部も電気的特性を設定により変更可能であり、外部インタフェースが、前記アクセス要求に同期して、前記外部デバイスに対して、外部デバイスのＩＯ端子の電気的特性の設定を指示する構成について説明する。

図２は、実施の形態１における第１の変形例におけるＬＳＩシステムの構成を示すブロック図である。

図２のＬＳＩシステムは、図１と比較して、外部ＩＯ制御部９およびＩＯ制御バス５が追加された点と、外部デバイス２がＩＯ端子部２１、ＩＯ端子部２２、ＩＯ端子制御部２３、外部ＩＯ制御部２４を備える点と、外部デバイス３がＩＯ端子部３１、ＩＯ端子部３２、ＩＯ端子制御部３３、外部ＩＯ制御部３４を備える点が異なっている。同じ点は説明を省略して、以下異なる点を中心に説明する。

外部ＩＯ制御部９は、外部ＩＯ制御レジスタ９１、ＩＯ切替計数部９２、ＩＯ端子部９３を備え、ＩＯ端子制御部６２からアクセス先の外部デバイスに対応する制御パターンを示す指示を受け、ＩＯ制御バス５を介して、当該外部デバイスに対して、外部デバイスのＩＯ端子の電気的特性の設定を指示する。

外部ＩＯ制御レジスタ９１は、外部デバイス毎のＩＯ端子の判別情報を格納する。
ＩＯ切替計数部９２は、外部デバイスのＩＯ端子の電気的特性の変更に要する安定時間を計数し、当該安定時間を経過した時点でＩＯ端子制御部６２に通知する。

ＩＯ端子部９３は、ＩＯ制御バス５に接続される。
ＩＯ制御バス５は、外部デバイスに電気的特性を指示するための専用のバスであり、数ビットのバス幅があればよい。

以上のように、外部デバイスへのアクセス要求に同期して外部デバイス内のＩＯ端子の出力電流およびスルーレートをＩＯ制御バス５を介して設定することができる。さらにＩＯ切替計数部９２を設けることにより、外部デバイス内のＩＯ端子の電気的特性の変更の安定時間をＬＳＩ１側で計数し、安定期間を確保つまり電気的特性の変更を確実に完了させることができる。

次に、第２の変形例について説明する。第２の変形例では、ＩＯ端子部６３の電気的特性の変更が確定するまでに時間を要する場合に、当該時間を確保するＬＳＩシステムについて説明する。さらに、今回のアクセス先と前回のアクセス先とが一致する場合に、ＩＯ端子部６３の電気的特性の設定を省略可能であり、ＩＯ端子の電気的特性に連動したアクセスサイクルで外部デバイスにアクセスすることが可能なＬＳＩシステムについて説明する。

図３は、実施の形態１における第２の変形例におけるＬＳＩシステムの構成を示すブロック図である。

図３のＬＳＩシステムは、図２と比較して、ＩＯ切替計数部６２３、切替安定通知部６３１、第２アクセス情報レジスタ６２５、判定部６２２２、禁止部６２２３およびＩＯ制御同期アクセスパラメータレジスタ６１１が追加された点が異なっている。同じ点は説明を省略して、以下異なる点を中心に説明する。

ＩＯ切替計数部６２３は、ＩＯ端子部６３の切り替え開始から一定時間を計測する計測手段としてのカウンタ６２３１と、セレクタとを有する。セレクタは、カウンタ６２３１のタイムアウト通知、切替安定通知部６３１からの切替完了通知の何れかを選択する。ここで、一定時間は、ＩＯ端子部６３の電気的特性の切替に要する時間である。

ＩＯ端子制御部６２は、ＩＯ切替計数部６２３から一定時間が経過したことの通知または切替完了通知を受けると、外部デバイス制御部６１に対してアクセス開始遅延指示を解除する。この解除により、外部デバイス制御部６１は、外部デバイスへのアクセスを開始する。

切替安定通知部６３１は、ＩＯ端子部６３の電気的特性の切り替えが完了したことを通知する完了通知をＩＯ端子制御部６２に出力する。

これにより、ＩＯ端子部６３の電気的特性の変更が確定するまでに時間を要する場合に、当該時間を確保することができる。

第２アクセス情報レジスタ６２５は、前回のアクセス情報を保持つまり前回のアクセス先の外部デバイスを示す情報を保持するレジスタである。

判定部６２２２は、今回のアクセス先と前回のアクセス先とが一致するか否かを判定する。

禁止部６２２３は、判定部６２２２により一致すると判定されたとき、ＩＯ端子部６３の電気的特性の設定を禁止する。その結果、ＩＯ制御情報生成部６２２は、判定部６２２２により一致すると判定された時点で外部デバイス制御部６１に対してアクセス開始遅延指示を解除し、ＩＯ端子部６３に対して電気的特性の設定を開始しない。

これにより、今回のアクセス先と前回のアクセス先とが一致する場合に、ＩＯ端子部６３の電気的特性の設定を省略可能であり、ＩＯ端子部６３の電気的特性を設定するため生じるアクセス遅延を低減することができる。

ＩＯ制御同期アクセスパラメータレジスタ６１１は、複数のアクセスパラメータを保持するパラメータ保持部である。外部デバイス制御部６１は、ＩＯ端子制御部６２のＩＯ端子部６３への電気的特性の設定に対応したアクセスパラメータをＩＯ制御同期アクセスパラメータレジスタ６１１から選択し、アクセスパラメータに従って外部デバイスへアクセスする。ここで、アクセスパラメータは、アクセス制御信号のアサートサイクルやアドレスサイクル等を示す。

外部デバイス制御部６１は、外部デバイスに対しＩＯ端子部６３の出力電流およびスルーレートの変更を行った場合にアクセス制御信号のアサートサイクルやアドレスサイクル等のアクセスパラメータをＩＯ端子制御部６２と同期して変更するときに参照するＩＯ制御同期アクセスパラメータレジスタ６１１を備える。

かかる構成によれば、ＩＯ端子部６３の出力電流およびスルーレートを変更した場合に外部デバイス制御部６１に対してアクセスパラメータをソフトウェアで再設定する必要がなくなる。仮に、ソフトウェアで再設定する場合には、ＩＯ端子への変更とアクセスパラメータの変更タイミングをソフトウェア制御で同期させる必要があり、切り替えに要するサイクルにより転送効率が低下する。

なお、図示はしていないが、複数のマスタから同一の外部デバイスへのアクセスを行う場合に、バスコントローラ８がマスタの識別情報を外部バスインタフェース６に通知し、特定マスタであるときに、外部デバイス制御部６１は、アクセスパラメータの設定を変更し、ＩＯ端子制御部６２は、ＩＯ端子部６３の出力電流やスルーレートの設定を変更するといった制御を行ってもよい。

かかる構成によれば、ＣＰＵから外部デバイスへのアクセスのみＩＯ端子の出力電流およびスルーレートを大にしてレイテンシ性能を向上させ、以外のマスタからの場合には、データ転送より性能不要輻射および消費電力低減を優先させるといった制御を行うことができる。

なお、第２の変形例において、ＩＯ端子部６３の電気的特性の安定時間を計測する手段としてＩＯ端子制御部６２内のＩＯ切替計数部６２３にカウンタ６２３１を設け、さらに、ＩＯ端子部６３に同様の機能を有する切替安定通知部６３１を設けているが、どちらか一方でよい。

また、第２の変形例において、第２アクセス情報レジスタ６２５は、前回のアクセス要求に対応するアクセス情報を保持しているが、この代わりに、外部デバイス制御部６１より今回アクセスの次アクセスの情報を予め保持する構成としてもよい。これはＣＰＵ７からパイプラインアクセスが発生し、バスコントローラ８から外部バスインタフェース６に次アクセスが発生するシステムを想定している。

かかる構成によれば、外部デバイス２の連続アクセスであっても、アクセス終了毎にＩＯ端子部６３の出力電流およびスルーレートを小に設定することがなく、さらなる高速なデータ転送を実現することができる。

かかる構成によれば、ＬＳＩ１側のＩＯ端子からの出力電流およびスルーレートを要因とする不要輻射および消費電流の量のみならず、外部デバイス含めシステム全体で不要輻射および消費電流量を抑制することができる。

なお、第２アクセス情報レジスタ６２５がＩＯ端子部６３に設定されている現在の電気的特性を示す情報を保持し、判定部６２２２が新たなアクセス要求に対応する電気的特性と、前記レジスタに保持された情報が示す現在の電気的特性とが一致するか否かを判定し、禁止部が、判定部により一致すると判定されたとき、ＩＯ端子部６３の電気的特性の設定を禁止する構成としてもよい。

なお、外部ＩＯ制御部９とＩＯ制御バス５のかわりに外部デバイス制御部６１にＩＯ制御コマンドＩＦ６１２を設け、第１の外部バス４を経由し、アクセス間のコマンドを挿入する等の方法で外部デバイスにＩＯ端子の設定情報を通知してもよい。

かかる構成によれば、ＩＯ制御バス５を不要とすることができる。

（実施の形態２）
実施の形態２では、上記のような外部バスインタフェースを複数（第１外部インタフェースと第２外部インタフェース）と、第２外部バスインタフェースのＩＯ端子における現在の電気的特性の設定値を示す設定情報を保持する設定情報レジスタとを備え、前記第１外部バスインタフェースは、設定情報レジスタに保持された設定情報に応じて、第１外部バスインタフェースのＩＯ端子部における電気的特性を前記アクセス要求に同期して決定する。

これによれば、ＬＳＩ内の別の外部バスインタフェースの稼動状況に応じてＩＯ端子部の電気的特性を変更することができる。例えば、第１外部インタフェースおよび第２外部インタフェースの両方が同時に、電流駆動能力を大、スルーレートを高く設定した状態でアクセスするなどの、消費電力および不要輻射の観点で好ましくない状況を回避することを可能にする。

図４は、本発明の実施の形態２のＬＳＩシステムの構成を示すブロック図である。図４のＬＳＩシステムは、ＬＳＩ１と、第１の外部バス４に接続された外部デバイス２および外部デバイス１１と、第２外部バス１０に接続された外部デバイス１２および外部デバイス１３とを備える。ＬＳＩ１は、外部バスインタフェース６、外部バスインタフェース１５、ＣＰＵ７、バスコントローラ８、ＩＯ制御情報共有レジスタ１４、ＤＳＰ１６、メモリ制御部１７を備える。メモリ制御部１７は、メモリ４２に接続されている。

外部バスインタフェース６および１５は、実施の形態１で説明した外部バスインタフェースと同様の構成である。

図４において、図１と同じ構成要素については同じ符号を用い、説明を省略する。
図４において、ＬＳＩ１は、外部バスインタフェースを複数備えている。外部バスインタフェース６に加え、外部バスインタフェース１５は第２外部バス１０を介して外部デバイス１２および１３と接続されている。ＬＳＩ１内のＣＰＵ７およびデータ処理用のＤＳＰ１６は、メモリ４２をローカルメモリとして使用する。メモリ制御部１７は、バスコントローラ８を経由したＣＰＵ７からのメモリアクセス要求もしくはＤＳＰ１６からのメモリアクセス要求を調停する。ＩＯ制御情報共有レジスタ１４は外部バスインタフェースが接続した外部デバイスへのＩＯ制御情報を格納するレジスタで、外部バスインタフェースは外部デバイスにアクセスする際のＩＯ端子の電気的特性の設定時に参照し、設定値を決定する。

本実施の形態２において、システムの動作モードがブートローディングから通常モードに移行し、通常モードにおいて外部デバイス１２にＤＳＰ１６の処理前データが格納されている場合について説明する。ブートローディング中は、外部デバイス２に格納されたブートコードのデータ転送が主に行われる。外部デバイス２へのアクセス中は、ＩＯ端子の電気的特性として出力電流およびスルーレートを大に制御するとともに、ＩＯ制御情報共有レジスタ１４の外部バスインタフェース６の制御情報として出力電流およびスルーレートが大と出力する。同アクセス中に、外部バスインタフェース１５が外部デバイス１２へのアクセスを開始した場合に外部バスインタフェース１５はＩＯ制御情報共有レジスタ１４を参照し、外部バスインタフェース６がＩＯ端子への出力電流およびスルーレートを大で使用しているため、ＩＯ端子への出力電流およびスルーレートを小に設定する。次に通常モードに移行すると、外部デバイス２へのアクセス頻度が減少し、外部デバイス１２に格納された処理前データのデータ転送が主に行われる。外部デバイス１２へのアクセス中はＩＯ端子の電気的特性として出力電流およびスルーレートを大に制御するとともに、ＩＯ制御情報共有レジスタ１４の外部バスインタフェース１５の制御情報として出力電流およびスルーレートが大と出力する。同アクセス中に、外部バスインタフェース６が外部デバイス２へのアクセスを開始した場合に外部バスインタフェース６はＩＯ制御情報共有レジスタ１４を参照し、外部バスインタフェース１５がＩＯ端子への出力電流およびスルーレートを大で使用しているため、ＩＯ端子への出力電流およびスルーレートを小に設定する。尚、他にシステム動作モードとして通常モードと区別されるモードとしては、外部より再開指示があるまで再開に必要な機能以外を休止しておくスリープおよびスタンバイモードがある。これらのモードでは外部デバイスへのアクセスは少ない。この場合、ＩＯ端子への出力電流およびスルーレートを小に設定しておく。

かかる構成によれば、複数の外部バスインタフェースが、外部デバイスのアクセス毎にＩＯ端子の電気的特性を制御し、同時に出力電流やスルーレートを大に設定しないように調整を行うため、ＬＳＩとしての不要輻射や消費電力の低減を行うことができる。

なお、本実施形態におけるＬＳＩシステムは、図４の構成に対して種々の変形が可能である。以下、変形例について説明する。

ＩＯ制御情報共有レジスタ１４に、外部バスインタフェースがＩＯ端子の電気的特性の設定頻度情報を合わせて設定してもよい。設定条件はＬＳＩ１単独の動作モードに従い設定してもよい。もしくは、図５に示すように、システムの動作状況に応じて、システム制御ＣＰＵ４３よりシステムレジスタ２０に設定した情報を基にＣＰＵ７が設定してもよい。ＩＯ制御情報として外部バスインタフェース６は設定頻度大と設定し、外部バスインタフェース１５は設定頻度小と設定する。例として、外部バスインタフェース６は、１０回のアクセスにおいて２回についてはＩＯ端子の電気的特性を出力電流およびスルーレートを大に、以外は小に設定し、外部バスインタフェース１５は、１０回のアクセスにおいて８回についてはＩＯ端子の電気的特性を出力電流およびスルーレートを大に、以外は小に設定する。外部バスインタフェース６と外部バスインタフェース１５のアクセスが同時に発生した場合には、他方の外部インタフェースのＩＯ端子の出力電流およびスルーレートは小に設定する。

かかる構成によれば、外部インタフェース毎に外部バスインタフェースがＩＯ端子の電気的特性の設定頻度情報を合わせて設定することができ、外部デバイス毎の不要輻射や消費電力の低減調整を行うことができる。

図５は実施の形態２における第１の変形例におけるＬＳＩシステムの構成を示すブロック図である。システム制御ＣＰＵ４３は、各デバイスへのリセット制御、電源制御を行うとともに、ＬＳＩ１の外部通信インタフェース４１を介してＬＳＩ１の内部ＣＰＵ７と制御情報のやりとりを行うことにより、ＬＳＩ１を制御している。本システム構成において、ＬＳＩ１は、ＩＯトグル率算出部１８を備える構成としてもよい。すなわち、外部バスインタフェースが使用するＩＯ毎に、電気的特性の設定を切り替える割り合いであるトグル率を算出するＩＯトグル率算出部１８の情報を用い、外部バスインタフェース毎のＩＯ端子の電気的特性の設定頻度情報を合わせて設定してもよい。

かかる構成によれば実際のＩＯの使用状況を踏まえて外部インタフェース毎に外部バスインタフェースがＩＯ端子の電気的特性の設定頻度情報を合わせて設定することができる。

また、システムボード上に電源モニタ４４を備え、システムボード上の供給電流の変動度を検出し、システム制御ＣＰＵ４３が電源状況レジスタ１９にシステムボード上の供給電流の変動度を通知し、変動度が大きい場合にＩＯ端子の出力電流およびスルーレートを小に設定するようＩＯ制御情報供給レジスタに設定し、外部バスインタフェースが、ＩＯ端子の出力電流およびスルーレートを小に設定するよう制御してもよい。

かかる構成によれば、システムボード上の電源変動による不要輻射や消費電流の変動を低く抑えるよう設定することができる。

なお、図示はしていないが、外部バスが同期バスクロック信号を伴っている場合、外部バスインタフェースが同期バスクロックの周波数を検出して、高い周波数の場合には、ＩＯ端子の電気的特性の出力電流およびスルーレートを大に設定するように制御してもよい。

同期バスクロックはＬＳＩ１がバスマスタとして出力する場合や外部マスタとして入力する場合もある。外部マスタとのプロトコルとしてハンドシェイク信号を用いている場合には、ＩＯ端子の電気的特性の切り替え安定までを外部マスタへのハンドシェイク信号の出力を遅らせるようにしてもよい。

かかる構成によれば、外部バスの電気的仕様を同期バスクロックの周波数に対して規定し、ＩＯ端子の電気的特性の出力電流およびスルーレートを規定を越えない範囲で小さく設定することにより不要輻射や消費電流を低減することができる。

本発明にかかる外部バスインタフェースは、動作モードにおいて要求される転送レートが異なる外部デバイスか、もしくは要求される転送レートの異なる複数の外部デバイスが共有バスを経由して接続されるシステムにおいて、動作モードもしくは外部デバイス毎に接続ＩＯの電気的特性を切り替える制御部を有するため、不要輻射や消費電力の低減が要求されるシステムＬＳＩ等に適用するのに有用である。

１ ＬＳＩ
２ 外部デバイス
４ 第１の外部バス
５ ＩＯ制御バス
６、１５ 外部バスインタフェース
７ ＣＰＵ
８ バスコントローラ
９ 外部ＩＯ制御部
１４ ＩＯ制御情報共有レジスタ
１６ ＤＳＰ
１７ メモリ制御部
１８ ＩＯトグル率算出部
１９ 電源状況レジスタ
２１、２２、３１、３２、６３ ＩＯ端子部
２３、３３ ＩＯ端子制御部
２４、３４ 外部ＩＯ制御部
４３ システム制御ＣＰＵ
４４ 電源モニタ
６１ 外部デバイス制御部
６２ ＩＯ端子制御部
９１ 外部ＩＯ制御レジスタ
９２ ＩＯ切替計数部
９３ ＩＯ端子部
６１１ ＩＯ制御同期アクセスパラメータレジスタ
６１２ ＩＯ制御コマンドインタフェース
６２１ アクセス開始遅延制御部
６２２ ＩＯ制御情報生成部
６２３ ＩＯ切替計数部
６２４ 第１アクセス情報レジスタ
６２５ 第２アクセス情報レジスタ
６３１ 切替安定通知部
６３２ レシーバ
６３３、６３４ ドライバ
６３５ スルー調整部

Claims (13)

1. アクセス要求に従って外部バスを介して複数の外部デバイスにアクセスするＬＳＩに備えられる外部バスインタフェースであって、
   電流駆動能力および出力電圧のスルーレートの少なくとも一方である電気的特性を設定により切り替え可能であり前記外部バスに信号を入出力するＩＯ端子と、
   前記アクセス要求に同期して前記ＩＯ端子の電気的特性の設定を行うＩＯ端子制御部とを備える外部バスインタフェース。
2. 前記ＩＯ端子制御部は、予めＣＰＵによって書き込まれた複数の制御パターンを保持する制御パターン保持部を有し、
   前記複数の制御パターンは、前記複数の外部デバイスのそれぞれに対応する電流駆動能力および出力電圧のスルーレートの少なくとも一方を示し、
   前記ＩＯ端子制御部は、前記アクセス要求を受けたとき、アクセス先の外部デバイスに対応する制御パターンを選択し、当該制御パターンに従って前記電気的特性の設定を行う
   請求項１に記載の外部バスインタフェース。
3. 前記外部バスインタフェースは、前記アクセス要求に従って外部デバイスへのアクセスを制御する外部デバイス制御部を備え、
   前記外部デバイス制御部は、複数のアクセスパラメータを保持するパラメータ保持部を有し、前記ＩＯ端子制御部の前記ＩＯ端子への電気的特性の設定に対応した前記アクセスパラメータを選択し、前記外部デバイスへアクセスする
   請求項１または２に記載の外部バスインタフェース。
4. 前記ＩＯ端子制御部は、さらに、
   切り替え開始から一定時間を計測する計測手段を備え、
   前記外部デバイス制御部は、前記一定時間の経過後に、前記外部デバイスへのアクセスを開始する
   請求項１、２または３に記載の外部バスインタフェース。
5. 前記ＩＯ端子制御部は、さらに、
   前回のアクセス先の外部デバイスを示す情報を保持するレジスタと、
   今回のアクセス先と前回のアクセス先とが一致するか否かを判定する判定部と、
   前記判定部により一致すると判定されたとき、前記ＩＯ端子部の電気的特性の設定を禁止する禁止部とを備える
   請求項１から４の何れか１項に記載の外部バスインタフェース。
6. 前記ＩＯ端子制御部は、さらに、
   前記ＩＯ端子部に設定されている現在の電気的特性を示す情報を保持するレジスタと、
   新たなアクセス要求に対応する電気的特性と、前記レジスタに保持された情報が示す現在の電気的特性とが一致するか否かを判定する判定部と、
   前記判定部により一致すると判定されたとき、前記ＩＯ端子部の電気的特性の設定を禁止する禁止部とを備える
   請求項１から４の何れか１項に記載の外部バスインタフェース。
7. 前記外部インタフェースは、さらに、
   前記アクセス要求に同期して、前記外部デバイスに対して、外部デバイスのＩＯ端子の電気的特性の設定を指示する外部ＩＯ指示部を備える
   請求項１から６の何れか１項に記載の外部バスインタフェース。
8. ＬＳＩであって、
   請求項１に記載の外部バスインタフェースと同じ構成であり、アクセス要求に従って第１外部バスを介して複数の外部デバイスにアクセスする第１バスインタフェースと、
   請求項１に記載の外部バスインタフェースと同じ構成であり、アクセス要求に従って第２外部バスを介して他の複数の外部デバイスにアクセスする第２バスインタフェースと、
   第２外部バスインタフェースのＩＯ端子における現在の電気的特性の設定値を示す設定情報を保持する設定情報レジスタと
   を備え、
   前記第１外部バスインタフェースは、前記設定情報レジスタに保持された設定情報に応じて、第１外部バスインタフェースのＩＯ端子における電気的特性を前記アクセス要求に同期して決定する
   ＬＳＩ。
9. 前記ＬＳＩは、さらに、
   前記ＬＳＩ内部又は前記ＬＳＩ外部のマスタから書き込み可能であり、外部デバイスに対応する電流駆動能力および出力電圧のスルーレートの少なくとも一方を示す制御パターンを保持するレジスタを有し、
   前記第１および第２外部バスインタフェースの少なくとも一方は、前記レジスタに保持された制御パターンに従って、ＩＯ端子に設定すべき電気的特性を決定する
   請求項８に記載のＬＳＩ。
10. 前記ＬＳＩは、さらに、
    ＬＳＩ内部もしくはＬＳＩ外部のマスタから書き込み可能であり、外部デバイスへのアクセス方法を規定するアクセスパラメータを保持するレジスタを有し、
    前記第１および第２外部バスインタフェースの少なくとも一方は、前記レジスタに保持されたアクセスパラメータに従って外部デバイスにアクセスする
    請求項８に記載のＬＳＩ。
11. 請求項９に記載のＬＳＩと、
    前記ＬＳＩ内部もしくはＬＳＩ外部のマスタと
    を備え、
    前記マスタは、第１の動作モードでは出力電流もしくはスルーレートを第１の値にするための制御パターンを前記レジスタに設定し、第１の動作モードよりもデータ転送レートが低い第２の動作モードでは出力電流もしくはスルーレートが第１の値よりも小さい第２の値にするための制御パターンを前記レジスタに設定する
    システム。
12. 請求項９に記載のＬＳＩと、
    前記ＬＳＩ内部もしくはＬＳＩ外部のマスタと
    を備え、
    前記マスタは、第１の動作モードでは出力電流もしくはスルーレートを第１の値にするための制御パターンを前記レジスタに設定し、第１の動作モードよりも省電力で動作する第２の動作モードでは出力電流もしくはスルーレートが第１の値よりも小さい第２の値にするための制御パターンを前記レジスタに設定する
    システム。
13. 請求項９に記載のＬＳＩと、
    前記ＬＳＩ内部もしくはＬＳＩ外部のマスタと
    を備え、
    前記マスタは、第１の動作モードでは出力電流もしくはスルーレートを第１の値にするための制御パターンを前記レジスタに設定し、第１の動作モードよりも外部バスの転送クロック周波数が低い第２の動作モードでは出力電流もしくはスルーレートが第１の値よりも小さい第２の値にするための制御パターンを前記レジスタに設定する
    システム。

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