JP2003337640A - バス制御装置 - Google Patents
バス制御装置Info
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- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
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- G06F1/3253—Power saving in bus
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
(57)【要約】
【課題】 不必要な電力の消費やノイズの発生を防止す
ることが可能なバス制御装置を提供すること。 【解決手段】 アクセス先判定部１０１は、領域１に対
するアクセスであるか、領域２に対するアクセスである
かを判定する。領域１駆動能力レジスタ１０３および領
域２駆動能力レジスタ１０５は、それぞれ領域１および
領域２に対応したアクセスが発生したときの出力バッフ
ァの駆動能力を設定する。たとえば、領域１に対するア
クセスが発生したときに、領域１駆動能力レジスタ１０
３に“１”が設定されていれば、Ｂｕｆ２出力イネーブ
ル信号にハイレベルが出力されて、Ｂｕｆ２の出力がイ
ネーブルとなる。したがって、ＣＰＵなどがアクセスす
る領域に応じてバスの駆動能力を変更することができ、
不必要な電力の消費やノイズの発生を防止することが可
能となる。
ることが可能なバス制御装置を提供すること。 【解決手段】 アクセス先判定部１０１は、領域１に対
するアクセスであるか、領域２に対するアクセスである
かを判定する。領域１駆動能力レジスタ１０３および領
域２駆動能力レジスタ１０５は、それぞれ領域１および
領域２に対応したアクセスが発生したときの出力バッフ
ァの駆動能力を設定する。たとえば、領域１に対するア
クセスが発生したときに、領域１駆動能力レジスタ１０
３に“１”が設定されていれば、Ｂｕｆ２出力イネーブ
ル信号にハイレベルが出力されて、Ｂｕｆ２の出力がイ
ネーブルとなる。したがって、ＣＰＵなどがアクセスす
る領域に応じてバスの駆動能力を変更することができ、
不必要な電力の消費やノイズの発生を防止することが可
能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、データバス、アド
レスバスなどのバスの駆動能力を制御する技術に関し、
特に、ＣＰＵ（Central Processing Unit）などがアク
セスする領域、バスの動作条件等に応じて、バスの駆動
能力を変更することが可能なバス制御装置に関する。
レスバスなどのバスの駆動能力を制御する技術に関し、
特に、ＣＰＵ（Central Processing Unit）などがアク
セスする領域、バスの動作条件等に応じて、バスの駆動
能力を変更することが可能なバス制御装置に関する。
【０００２】
【従来の技術】近年、ＣＰＵを搭載したシステムの高機
能化、多機能化などが進んでおり、様々な半導体デバイ
スがシステムのバスに接続されるようになってきてい
る。また、バスに接続される半導体デバイスの種類や数
がシステムによって異なり、バスの負荷容量がシステム
によって違うため、半導体デバイスの出力バッファの駆
動能力も様々なものが要求されてきている。
能化、多機能化などが進んでおり、様々な半導体デバイ
スがシステムのバスに接続されるようになってきてい
る。また、バスに接続される半導体デバイスの種類や数
がシステムによって異なり、バスの負荷容量がシステム
によって違うため、半導体デバイスの出力バッファの駆
動能力も様々なものが要求されてきている。
【０００３】これに対応すべく、従来から外部バスの負
荷容量に応じて出力バッファの駆動能力を変更可能なバ
ス制御装置が種々開発されており、その一例として、特
開平１０−３１２２３０号公報に開示された駆動能力切
換機能付出力バッファ装置を挙げることができる。この
駆動能力切換機能付出力バッファ装置においては、内部
信号を外部デバイスに対して出力するときの応答時間お
よび設定時間に基づいて、出力バッファの駆動能力を切
換えるものである。
荷容量に応じて出力バッファの駆動能力を変更可能なバ
ス制御装置が種々開発されており、その一例として、特
開平１０−３１２２３０号公報に開示された駆動能力切
換機能付出力バッファ装置を挙げることができる。この
駆動能力切換機能付出力バッファ装置においては、内部
信号を外部デバイスに対して出力するときの応答時間お
よび設定時間に基づいて、出力バッファの駆動能力を切
換えるものである。
【０００４】この駆動能力切換機能付出力バッファ装置
によって、外部に接続されるデバイスの種類や数の変更
によって、半導体デバイスの外部バスの負荷容量が変化
しても、それに応じて出力バッファの駆動能力を変化さ
せることで、不必要な電力の消費やノイズの発生を抑制
することが可能となる。
によって、外部に接続されるデバイスの種類や数の変更
によって、半導体デバイスの外部バスの負荷容量が変化
しても、それに応じて出力バッファの駆動能力を変化さ
せることで、不必要な電力の消費やノイズの発生を抑制
することが可能となる。
【０００５】
【発明が解決しようとする課題】上述した駆動能力切換
機能付出力バッファ装置において、半導体デバイスの外
部バスの負荷容量が特定の値の場合には、外部バスに接
続される半導体デバイスのうち、バス信号の遅延時間や
立上り／立下り時間の要求値が最小の特性を有するデバ
イスのそれを満足するように出力バッファの駆動能力が
決定される。
機能付出力バッファ装置において、半導体デバイスの外
部バスの負荷容量が特定の値の場合には、外部バスに接
続される半導体デバイスのうち、バス信号の遅延時間や
立上り／立下り時間の要求値が最小の特性を有するデバ
イスのそれを満足するように出力バッファの駆動能力が
決定される。
【０００６】しかし、同じ外部バスに接続される半導体
デバイスのうち、バス信号の遅延時間や立上り／立下り
時間の要求値が大きな特性を有するデバイスにとって
は、駆動能力が過剰となり、このデバイスへのアクセス
時にはバスが過剰に駆動されることになり、不必要な電
力の消費やノイズの発生の原因になるといった問題点が
あった。
デバイスのうち、バス信号の遅延時間や立上り／立下り
時間の要求値が大きな特性を有するデバイスにとって
は、駆動能力が過剰となり、このデバイスへのアクセス
時にはバスが過剰に駆動されることになり、不必要な電
力の消費やノイズの発生の原因になるといった問題点が
あった。
【０００７】また、外部バスを低消費電力モードで動作
させるために、ＣＰＵなどの動作クロックの周波数を低
速にした場合にも、バスが過剰に駆動されることにな
り、不必要な電力の消費やノイズの発生の原因になると
いった問題点があった。
させるために、ＣＰＵなどの動作クロックの周波数を低
速にした場合にも、バスが過剰に駆動されることにな
り、不必要な電力の消費やノイズの発生の原因になると
いった問題点があった。
【０００８】本発明は、上記問題点を解決するためにな
されたものであり、第１の目的は、ＣＰＵなどがアクセ
スする領域に応じてバスの駆動能力を変更することによ
り、不必要な電力の消費やノイズの発生を防止すること
が可能なバス制御装置を提供することである。
されたものであり、第１の目的は、ＣＰＵなどがアクセ
スする領域に応じてバスの駆動能力を変更することによ
り、不必要な電力の消費やノイズの発生を防止すること
が可能なバス制御装置を提供することである。
【０００９】第２の目的は、バスウェイト数に応じてバ
スの駆動能力を変更することにより、不必要な電力の消
費やノイズの発生を防止することが可能なバス制御装置
を提供することである。
スの駆動能力を変更することにより、不必要な電力の消
費やノイズの発生を防止することが可能なバス制御装置
を提供することである。
【００１０】第３の目的は、バス動作周波数に応じてバ
スの駆動能力を変更することにより、不必要な電力の消
費やノイズの発生を防止することが可能なバス制御装置
を提供することである。
スの駆動能力を変更することにより、不必要な電力の消
費やノイズの発生を防止することが可能なバス制御装置
を提供することである。
【００１１】
【課題を解決するための手段】請求項１に記載のバス制
御装置は、バス信号のそれぞれに接続される複数の出力
バッファと、複数の領域のうちいずれの領域に対するア
クセスであるかを判定するアクセス先判定部と、複数の
領域に対応してバスの駆動能力が設定される駆動能力レ
ジスタと、アクセス先判定部による判定結果および駆動
能力レジスタに設定されたバスの駆動能力に基づいて、
複数の出力バッファを制御してバスの駆動能力を変更す
る論理回路とを含む。
御装置は、バス信号のそれぞれに接続される複数の出力
バッファと、複数の領域のうちいずれの領域に対するア
クセスであるかを判定するアクセス先判定部と、複数の
領域に対応してバスの駆動能力が設定される駆動能力レ
ジスタと、アクセス先判定部による判定結果および駆動
能力レジスタに設定されたバスの駆動能力に基づいて、
複数の出力バッファを制御してバスの駆動能力を変更す
る論理回路とを含む。
【００１２】論理回路は、アクセス先の領域およびそれ
に対応するバスの駆動能力に応じて複数の出力バッファ
を制御するので、ＣＰＵなどがアクセスする領域に応じ
てバスの駆動能力を変更することができ、不必要な電力
の消費やノイズの発生を防止することが可能となる。
に対応するバスの駆動能力に応じて複数の出力バッファ
を制御するので、ＣＰＵなどがアクセスする領域に応じ
てバスの駆動能力を変更することができ、不必要な電力
の消費やノイズの発生を防止することが可能となる。
【００１３】請求項２に記載のバス制御装置は、バス信
号のそれぞれに接続される複数の出力バッファと、バス
ウェイト数が設定されるウェイト数レジスタと、バスウ
ェイト数の閾値が設定されるウェイト閾値レジスタと、
ウェイト数レジスタに設定されたバスウェイト数とウェ
イト閾値レジスタに設定されたバスウェイト数の閾値と
の比較結果に基づいて、複数の出力バッファを制御して
バスの駆動能力を変更する論理回路とを含む。
号のそれぞれに接続される複数の出力バッファと、バス
ウェイト数が設定されるウェイト数レジスタと、バスウ
ェイト数の閾値が設定されるウェイト閾値レジスタと、
ウェイト数レジスタに設定されたバスウェイト数とウェ
イト閾値レジスタに設定されたバスウェイト数の閾値と
の比較結果に基づいて、複数の出力バッファを制御して
バスの駆動能力を変更する論理回路とを含む。
【００１４】論理回路は、バスウェイト数とバスウェイ
ト数の閾値とを比較して複数の出力バッファを制御する
ので、バスウェイト数に応じてバスの駆動能力を変更す
ることができ、不必要な電力の消費やノイズの発生を防
止することが可能となる。
ト数の閾値とを比較して複数の出力バッファを制御する
ので、バスウェイト数に応じてバスの駆動能力を変更す
ることができ、不必要な電力の消費やノイズの発生を防
止することが可能となる。
【００１５】請求項３に記載のバス制御装置は、請求項
２記載のバス制御装置であって、さらに複数の領域のう
ちいずれの領域に対するアクセスであるかを判定するア
クセス先判定部と、複数の領域に対応したバスウェイト
数が設定される複数のウェイト数レジスタと、複数の領
域に対応したバスウェイト数の閾値が設定される複数の
ウェイト閾値レジスタとを含み、論理回路は、アクセス
先判定部によって判定された領域に対応したウェイト数
レジスタに設定されたバスウェイト数とウェイト閾値レ
ジスタに設定されたバスウェイト数の閾値との比較結果
に基づいて、複数の出力バッファを制御してバスの駆動
能力を変更する。
２記載のバス制御装置であって、さらに複数の領域のう
ちいずれの領域に対するアクセスであるかを判定するア
クセス先判定部と、複数の領域に対応したバスウェイト
数が設定される複数のウェイト数レジスタと、複数の領
域に対応したバスウェイト数の閾値が設定される複数の
ウェイト閾値レジスタとを含み、論理回路は、アクセス
先判定部によって判定された領域に対応したウェイト数
レジスタに設定されたバスウェイト数とウェイト閾値レ
ジスタに設定されたバスウェイト数の閾値との比較結果
に基づいて、複数の出力バッファを制御してバスの駆動
能力を変更する。
【００１６】したがって、複数の領域ごとにバスウェイ
ト数に応じて複数の出力バッファを制御することがで
き、不必要な電力の消費やノイズの発生をさらに防止す
ることが可能となる。
ト数に応じて複数の出力バッファを制御することがで
き、不必要な電力の消費やノイズの発生をさらに防止す
ることが可能となる。
【００１７】請求項４に記載のバス制御装置は、請求項
２または３記載のバス制御装置であって、論理回路は、
ウェイト数レジスタに設定されたバスウェイト数がウェ
イト閾値レジスタに設定されたバスウェイト数の閾値よ
りも小さい場合に、バスの駆動能力が大きくなるように
複数の出力バッファを制御し、ウェイト数レジスタに設
定されたバスウェイト数がウェイト閾値レジスタに設定
されたバスウェイト数の閾値以上の場合に、バスの駆動
能力が小さくなるように複数の出力バッファを制御す
る。
２または３記載のバス制御装置であって、論理回路は、
ウェイト数レジスタに設定されたバスウェイト数がウェ
イト閾値レジスタに設定されたバスウェイト数の閾値よ
りも小さい場合に、バスの駆動能力が大きくなるように
複数の出力バッファを制御し、ウェイト数レジスタに設
定されたバスウェイト数がウェイト閾値レジスタに設定
されたバスウェイト数の閾値以上の場合に、バスの駆動
能力が小さくなるように複数の出力バッファを制御す
る。
【００１８】したがって、バスウェイト数が少なくてバ
スの遅延時間を小さくする必要がある場合にバスの駆動
能力を大きくすることができ、バスウェイト数が多くて
バスの遅延時間を小さくする必要がない場合にバスの駆
動能力を小さくすることができるので、不必要な電力の
消費やノイズの発生をさらに防止することが可能とな
る。
スの遅延時間を小さくする必要がある場合にバスの駆動
能力を大きくすることができ、バスウェイト数が多くて
バスの遅延時間を小さくする必要がない場合にバスの駆
動能力を小さくすることができるので、不必要な電力の
消費やノイズの発生をさらに防止することが可能とな
る。
【００１９】請求項５に記載のバス制御装置は、バス信
号のそれぞれに接続される複数の出力バッファと、バス
動作周波数の閾値が設定される周波数閾値レジスタと、
バス動作周波数と周波数閾値レジスタに設定されたバス
動作周波数の閾値との比較結果に基づいて、複数の出力
バッファを制御してバスの駆動能力を変更する論理回路
とを含む。
号のそれぞれに接続される複数の出力バッファと、バス
動作周波数の閾値が設定される周波数閾値レジスタと、
バス動作周波数と周波数閾値レジスタに設定されたバス
動作周波数の閾値との比較結果に基づいて、複数の出力
バッファを制御してバスの駆動能力を変更する論理回路
とを含む。
【００２０】論理回路は、バス動作周波数とバス動作周
波数の閾値とを比較して複数の出力バッファを制御する
ので、バス動作周波数に応じてバスの駆動能力を変更す
ることができ、不必要な電力の消費やノイズの発生を防
止することが可能となる。
波数の閾値とを比較して複数の出力バッファを制御する
ので、バス動作周波数に応じてバスの駆動能力を変更す
ることができ、不必要な電力の消費やノイズの発生を防
止することが可能となる。
【００２１】請求項６に記載のバス制御装置は、請求項
５記載のバス制御装置であって、論理回路は、バス動作
周波数が周波数閾値レジスタに設定されたバス動作周波
数の閾値よりも大きい場合に、バスの駆動能力が大きく
なるように複数の出力バッファを制御し、バス動作周波
数が周波数閾値レジスタに設定されたバス動作周波数の
閾値以下の場合に、バスの駆動能力が小さくなるように
複数の出力バッファを制御する。
５記載のバス制御装置であって、論理回路は、バス動作
周波数が周波数閾値レジスタに設定されたバス動作周波
数の閾値よりも大きい場合に、バスの駆動能力が大きく
なるように複数の出力バッファを制御し、バス動作周波
数が周波数閾値レジスタに設定されたバス動作周波数の
閾値以下の場合に、バスの駆動能力が小さくなるように
複数の出力バッファを制御する。
【００２２】したがって、バス動作周波数が高くバスの
遅延時間を小さくする必要がある場合にバスの駆動能力
を大きくすることができ、バス動作周波数が低くバスの
遅延時間を小さくする必要がない場合にバスの駆動能力
を小さくすることができるので、不必要な電力の消費や
ノイズの発生をさらに防止することが可能となる。
遅延時間を小さくする必要がある場合にバスの駆動能力
を大きくすることができ、バス動作周波数が低くバスの
遅延時間を小さくする必要がない場合にバスの駆動能力
を小さくすることができるので、不必要な電力の消費や
ノイズの発生をさらに防止することが可能となる。
【００２３】請求項７に記載のバス制御装置は、請求項
５または６記載のバス制御装置であって、さらにバス動
作周波数に応じてバスの駆動能力の自動切替を許可する
か否かを示す情報が格納される自動切替許可レジスタ
と、バスの駆動能力の固定値が設定される固定駆動能力
レジスタとを含み、論理回路は、自動切替許可レジスタ
に自動切替の禁止が設定されている場合に、固定駆動能
力レジスタに設定された値に応じて、複数の出力バッフ
ァを制御してバスの駆動能力を変更する。
５または６記載のバス制御装置であって、さらにバス動
作周波数に応じてバスの駆動能力の自動切替を許可する
か否かを示す情報が格納される自動切替許可レジスタ
と、バスの駆動能力の固定値が設定される固定駆動能力
レジスタとを含み、論理回路は、自動切替許可レジスタ
に自動切替の禁止が設定されている場合に、固定駆動能
力レジスタに設定された値に応じて、複数の出力バッフ
ァを制御してバスの駆動能力を変更する。
【００２４】したがって、バス動作周波数にかかわら
ず、バスの駆動能力を制御することが可能となる。
ず、バスの駆動能力を制御することが可能となる。
【００２５】
【発明の実施の形態】（第１の実施の形態）図１は、本
発明の第１の実施の形態におけるバス制御装置が搭載さ
れた半導体デバイスの概略構成を示すブロック図であ
る。この半導体デバイス１は、バス制御回路１１と、出
力端子１〜ｎのそれぞれに接続されるバッファ１（以
下、Ｂｕｆ１と呼ぶ。）２１−１〜２１−ｎおよびバッ
ファ２（以下、Ｂｕｆ２と呼ぶ。）２２−１〜２２−ｎ
とを含む。なお、出力端子１〜ｎに対応して設けられる
Ｂｕｆ１（２１−１〜２１−ｎ）およびＢｕｆ２（２２
−１〜２２−ｎ）を、それぞれ出力バッファ部と呼ぶこ
とにする。また、バス制御回路１１および出力バッファ
部をまとめてバス制御装置と呼ぶことにする。また、Ｂ
ｕｆ１（２１−１〜２１−ｎ）の駆動能力とＢｕｆ２
（２２−１〜２２−ｎ）の駆動能力とが同じであっても
よいし、異なっていてもよい。
発明の第１の実施の形態におけるバス制御装置が搭載さ
れた半導体デバイスの概略構成を示すブロック図であ
る。この半導体デバイス１は、バス制御回路１１と、出
力端子１〜ｎのそれぞれに接続されるバッファ１（以
下、Ｂｕｆ１と呼ぶ。）２１−１〜２１−ｎおよびバッ
ファ２（以下、Ｂｕｆ２と呼ぶ。）２２−１〜２２−ｎ
とを含む。なお、出力端子１〜ｎに対応して設けられる
Ｂｕｆ１（２１−１〜２１−ｎ）およびＢｕｆ２（２２
−１〜２２−ｎ）を、それぞれ出力バッファ部と呼ぶこ
とにする。また、バス制御回路１１および出力バッファ
部をまとめてバス制御装置と呼ぶことにする。また、Ｂ
ｕｆ１（２１−１〜２１−ｎ）の駆動能力とＢｕｆ２
（２２−１〜２２−ｎ）の駆動能力とが同じであっても
よいし、異なっていてもよい。
【００２６】バス制御回路１１から出力されるＢｕｆ１
出力イネーブル信号は、Ｂｕｆ１（２１−１〜２１−
ｎ）の出力イネーブル端子に接続される。また、バス制
御回路１１から出力されるＢｕｆ２出力イネーブル信号
は、Ｂｕｆ２（２２−１〜２２−ｎ）の出力イネーブル
端子に接続される。
出力イネーブル信号は、Ｂｕｆ１（２１−１〜２１−
ｎ）の出力イネーブル端子に接続される。また、バス制
御回路１１から出力されるＢｕｆ２出力イネーブル信号
は、Ｂｕｆ２（２２−１〜２２−ｎ）の出力イネーブル
端子に接続される。
【００２７】バス制御回路１１から出力されるバス信号
１〜ｎは、図示しない半導体デバイス１内のデータバス
やアドレスバスなどの内部バスに接続されている。バス
信号１は、Ｂｕｆ１（２１−１）およびＢｕｆ２（２２
−１）のデータ入力端子に接続される。バス信号２は、
Ｂｕｆ１（２１−２）およびＢｕｆ２（２２−２）のデ
ータ入力端子に接続される。同様にして、バス信号ｎ
は、Ｂｕｆ１（２１−ｎ）およびＢｕｆ２（２２−ｎ）
のデータ入力端子に接続される。
１〜ｎは、図示しない半導体デバイス１内のデータバス
やアドレスバスなどの内部バスに接続されている。バス
信号１は、Ｂｕｆ１（２１−１）およびＢｕｆ２（２２
−１）のデータ入力端子に接続される。バス信号２は、
Ｂｕｆ１（２１−２）およびＢｕｆ２（２２−２）のデ
ータ入力端子に接続される。同様にして、バス信号ｎ
は、Ｂｕｆ１（２１−ｎ）およびＢｕｆ２（２２−ｎ）
のデータ入力端子に接続される。
【００２８】Ｂｕｆ１（２１−１）およびＢｕｆ２（２
２−１）のデータ出力端子は、それぞれ出力端子１に接
続される。また、Ｂｕｆ１（２１−２）およびＢｕｆ２
（２２−２）のデータ出力端子は、それぞれ出力端子２
に接続される。同様にして、Ｂｕｆ１（２１−ｎ）およ
びＢｕｆ２（２２−ｎ）のデータ出力端子は、それぞれ
出力端子ｎに接続される。
２−１）のデータ出力端子は、それぞれ出力端子１に接
続される。また、Ｂｕｆ１（２１−２）およびＢｕｆ２
（２２−２）のデータ出力端子は、それぞれ出力端子２
に接続される。同様にして、Ｂｕｆ１（２１−ｎ）およ
びＢｕｆ２（２２−ｎ）のデータ出力端子は、それぞれ
出力端子ｎに接続される。
【００２９】Ｂｕｆ１（２１−１〜２１−ｎ）は、Ｂｕ
ｆ１出力イネーブル信号がハイレベル（以下、Ｈレベル
と略す。）のとき、データ出力端子にデータ入力端子の
値をそのまま出力する。また、Ｂｕｆ１（２１−１〜２
１−ｎ）は、Ｂｕｆ１出力イネーブル信号がロウレベル
（以下、Ｌレベルと略す。）のとき、データ出力端子を
ハイインピーダンスにする。
ｆ１出力イネーブル信号がハイレベル（以下、Ｈレベル
と略す。）のとき、データ出力端子にデータ入力端子の
値をそのまま出力する。また、Ｂｕｆ１（２１−１〜２
１−ｎ）は、Ｂｕｆ１出力イネーブル信号がロウレベル
（以下、Ｌレベルと略す。）のとき、データ出力端子を
ハイインピーダンスにする。
【００３０】同様に、Ｂｕｆ２（２２−１〜２２−ｎ）
は、Ｂｕｆ２出力イネーブル信号がＨレベルのとき、デ
ータ出力端子にデータ入力端子の値をそのまま出力す
る。また、Ｂｕｆ２（２２−１〜２２−ｎ）は、Ｂｕｆ
２出力イネーブル信号がＬレベルのとき、データ出力端
子をハイインピーダンスにする。
は、Ｂｕｆ２出力イネーブル信号がＨレベルのとき、デ
ータ出力端子にデータ入力端子の値をそのまま出力す
る。また、Ｂｕｆ２（２２−１〜２２−ｎ）は、Ｂｕｆ
２出力イネーブル信号がＬレベルのとき、データ出力端
子をハイインピーダンスにする。
【００３１】図２は、本発明の第１の実施の形態におけ
るバス制御回路１１ａの構成を示すブロック図である。
このバス制御回路１１ａは、図示しないＣＰＵなどから
出力されるアドレスをデコードして、アクセス先を判定
するアクセス先判定部１０１と、アクセス先判定部１０
１によって判定される領域１に対応した駆動能力を設定
する領域１駆動能力レジスタ１０３と、アクセス先判定
部１０１によって判定される領域２に対応した駆動能力
を設定する領域２駆動能力レジスタ１０５と、ＯＲ回路
１０２および１０７と、ＡＮＤ回路１０４および１０６
とを含む。なお、領域１駆動能力レジスタ１０３および
領域２駆動能力レジスタ１０５は、ＣＰＵなどからアク
セス可能なレジスタである。
るバス制御回路１１ａの構成を示すブロック図である。
このバス制御回路１１ａは、図示しないＣＰＵなどから
出力されるアドレスをデコードして、アクセス先を判定
するアクセス先判定部１０１と、アクセス先判定部１０
１によって判定される領域１に対応した駆動能力を設定
する領域１駆動能力レジスタ１０３と、アクセス先判定
部１０１によって判定される領域２に対応した駆動能力
を設定する領域２駆動能力レジスタ１０５と、ＯＲ回路
１０２および１０７と、ＡＮＤ回路１０４および１０６
とを含む。なお、領域１駆動能力レジスタ１０３および
領域２駆動能力レジスタ１０５は、ＣＰＵなどからアク
セス可能なレジスタである。
【００３２】アクセス先判定部１０１は、ＣＰＵなどの
アドレス空間に配置された半導体デバイス１の領域を２
つに分割し、ＣＰＵなどのアクセスが領域１に対するも
のであるか、領域２に対するものであるかを判定する。
領域１に対するアクセスの場合には、アクセス先判定部
１０１は領域１アクセス信号にＨレベルを出力し、領域
２アクセス信号にＬレベルを出力する。領域２に対する
アクセスの場合には、アクセス先判定部１０１は領域２
アクセス信号にＨレベルを出力し、領域１アクセス信号
にＬレベルを出力する。
アドレス空間に配置された半導体デバイス１の領域を２
つに分割し、ＣＰＵなどのアクセスが領域１に対するも
のであるか、領域２に対するものであるかを判定する。
領域１に対するアクセスの場合には、アクセス先判定部
１０１は領域１アクセス信号にＨレベルを出力し、領域
２アクセス信号にＬレベルを出力する。領域２に対する
アクセスの場合には、アクセス先判定部１０１は領域２
アクセス信号にＨレベルを出力し、領域１アクセス信号
にＬレベルを出力する。
【００３３】領域１駆動能力レジスタ１０３は、領域１
に対するアクセスが発生したときの出力バッファ部の駆
動能力を設定するためのレジスタであり、“１”が設定
されると出力バッファ部の駆動能力を大きくすることを
示し、“０”が設定されると出力バッファ部の駆動能力
を小さくすることを示す。
に対するアクセスが発生したときの出力バッファ部の駆
動能力を設定するためのレジスタであり、“１”が設定
されると出力バッファ部の駆動能力を大きくすることを
示し、“０”が設定されると出力バッファ部の駆動能力
を小さくすることを示す。
【００３４】領域２駆動能力レジスタ１０５は、領域２
に対するアクセスが発生したときの出力バッファ部の駆
動能力を設定するためのレジスタであり、“１”が設定
されると出力バッファ部の駆動能力を高くすることを示
し、“０”が設定されると出力バッファ部の駆動能力を
低くすることを示す。
に対するアクセスが発生したときの出力バッファ部の駆
動能力を設定するためのレジスタであり、“１”が設定
されると出力バッファ部の駆動能力を高くすることを示
し、“０”が設定されると出力バッファ部の駆動能力を
低くすることを示す。
【００３５】ＯＲ回路１０２は、領域１アクセス信号ま
たは領域２アクセス信号がＨレベルのときにＢｕｆ１出
力イネーブル信号にＨレベルを出力する。したがって、
領域１および領域２のいずれに対するアクセスであって
も、Ｂｕｆ１（２１−１〜２１−ｎ）の出力がイネーブ
ルとなる。
たは領域２アクセス信号がＨレベルのときにＢｕｆ１出
力イネーブル信号にＨレベルを出力する。したがって、
領域１および領域２のいずれに対するアクセスであって
も、Ｂｕｆ１（２１−１〜２１−ｎ）の出力がイネーブ
ルとなる。
【００３６】ＡＮＤ回路１０４は、領域１アクセス信号
がＨレベルであっても、領域１駆動能力レジスタ１０３
に“０”が設定されている場合には、ＯＲ回路１０７に
Ｌレベルを出力する。すなわち、領域１に対するアクセ
スが発生したときに、駆動能力が小さくなるように設定
されている場合には、ＯＲ回路１０７はＢｕｆ２出力イ
ネーブル信号にＬレベルを出力して、Ｂｕｆ２（２２−
１〜２２−ｎ）をハイインピーダンスにする。
がＨレベルであっても、領域１駆動能力レジスタ１０３
に“０”が設定されている場合には、ＯＲ回路１０７に
Ｌレベルを出力する。すなわち、領域１に対するアクセ
スが発生したときに、駆動能力が小さくなるように設定
されている場合には、ＯＲ回路１０７はＢｕｆ２出力イ
ネーブル信号にＬレベルを出力して、Ｂｕｆ２（２２−
１〜２２−ｎ）をハイインピーダンスにする。
【００３７】また、ＡＮＤ回路１０４は、領域１アクセ
ス信号がＨレベルであり、かつ領域１駆動能力レジスタ
１０３に“１”が設定されている場合には、ＯＲ回路１
０７にＨレベルを出力する。すなわち、領域１に対する
アクセスが発生したときに、駆動能力が大きくなるよう
に設定されている場合には、ＯＲ回路１０７はＢｕｆ２
出力イネーブル信号にＨレベルを出力して、Ｂｕｆ２
（２２−１〜２２−ｎ）の出力をイネーブルにする。
ス信号がＨレベルであり、かつ領域１駆動能力レジスタ
１０３に“１”が設定されている場合には、ＯＲ回路１
０７にＨレベルを出力する。すなわち、領域１に対する
アクセスが発生したときに、駆動能力が大きくなるよう
に設定されている場合には、ＯＲ回路１０７はＢｕｆ２
出力イネーブル信号にＨレベルを出力して、Ｂｕｆ２
（２２−１〜２２−ｎ）の出力をイネーブルにする。
【００３８】ＡＮＤ回路１０６は、領域２アクセス信号
がＨレベルであっても、領域２駆動能力レジスタ１０５
に“０”が設定されている場合には、ＯＲ回路１０７に
Ｌレベルを出力する。すなわち、領域２に対するアクセ
スが発生したときに、駆動能力が小さくなるように設定
されている場合には、ＯＲ回路１０７はＢｕｆ２出力イ
ネーブル信号にＬレベルを出力して、Ｂｕｆ２（２２−
１〜２２−ｎ）をハイインピーダンスにする。
がＨレベルであっても、領域２駆動能力レジスタ１０５
に“０”が設定されている場合には、ＯＲ回路１０７に
Ｌレベルを出力する。すなわち、領域２に対するアクセ
スが発生したときに、駆動能力が小さくなるように設定
されている場合には、ＯＲ回路１０７はＢｕｆ２出力イ
ネーブル信号にＬレベルを出力して、Ｂｕｆ２（２２−
１〜２２−ｎ）をハイインピーダンスにする。
【００３９】また、ＡＮＤ回路１０６は、領域２アクセ
ス信号がＨレベルであり、かつ領域２駆動能力レジスタ
１０５に“１”が設定されている場合には、ＯＲ回路１
０７にＨレベルを出力する。すなわち、領域２に対する
アクセスが発生したときに、駆動能力が大きくなるよう
に設定されている場合には、ＯＲ回路１０７はＢｕｆ２
出力イネーブル信号にＨレベルを出力して、Ｂｕｆ２
（２２−１〜２２−ｎ）の出力をイネーブルにする。
ス信号がＨレベルであり、かつ領域２駆動能力レジスタ
１０５に“１”が設定されている場合には、ＯＲ回路１
０７にＨレベルを出力する。すなわち、領域２に対する
アクセスが発生したときに、駆動能力が大きくなるよう
に設定されている場合には、ＯＲ回路１０７はＢｕｆ２
出力イネーブル信号にＨレベルを出力して、Ｂｕｆ２
（２２−１〜２２−ｎ）の出力をイネーブルにする。
【００４０】なお、本実施の形態においては、領域１駆
動能力レジスタ１０３および領域２駆動能力レジスタ１
０５に設定された値に応じて、Ｂｕｆ１（２１−１〜２
１−ｎ）およびＢｕｆ２（２２−１〜２２−ｎ）の駆動
を制御するようにしたが、レジスタの代わりに外部ピン
に値を直接設定する等によってＢｕｆ１（２１−１〜２
１−ｎ）およびＢｕｆ２（２２−１〜２２−ｎ）の駆動
を制御するようにしてもよい。
動能力レジスタ１０３および領域２駆動能力レジスタ１
０５に設定された値に応じて、Ｂｕｆ１（２１−１〜２
１−ｎ）およびＢｕｆ２（２２−１〜２２−ｎ）の駆動
を制御するようにしたが、レジスタの代わりに外部ピン
に値を直接設定する等によってＢｕｆ１（２１−１〜２
１−ｎ）およびＢｕｆ２（２２−１〜２２−ｎ）の駆動
を制御するようにしてもよい。
【００４１】以上説明したように、本実施の形態におけ
るバス制御装置によれば、バス制御回路１１ａが、領域
１駆動能力レジスタ１０３および領域２駆動能力レジス
タ１０５に設定された値と、領域１および領域２のいず
れに対するアクセスであるかとによって、Ｂｕｆ１（２
１−１〜２１−ｎ）およびＢｕｆ２（２２−１〜２２−
ｎ）の駆動を制御するようにしたので、たとえばバスの
遅延時間を少なくする必要があるデバイスに対するアク
セスの場合には出力バッファ部の駆動能力を大きくし、
バスの遅延時間を小さくする必要がないデバイスに対す
るアクセスの場合には出力バッファ部の駆動能力を小さ
くすることができ、不必要な電力の消費やノイズの発生
を防止することが可能となった。
るバス制御装置によれば、バス制御回路１１ａが、領域
１駆動能力レジスタ１０３および領域２駆動能力レジス
タ１０５に設定された値と、領域１および領域２のいず
れに対するアクセスであるかとによって、Ｂｕｆ１（２
１−１〜２１−ｎ）およびＢｕｆ２（２２−１〜２２−
ｎ）の駆動を制御するようにしたので、たとえばバスの
遅延時間を少なくする必要があるデバイスに対するアク
セスの場合には出力バッファ部の駆動能力を大きくし、
バスの遅延時間を小さくする必要がないデバイスに対す
るアクセスの場合には出力バッファ部の駆動能力を小さ
くすることができ、不必要な電力の消費やノイズの発生
を防止することが可能となった。
【００４２】（第２の実施の形態）本発明の第２の実施
の形態におけるバス制御装置が搭載された半導体デバイ
スの概略構成は、図１に示す第１の実施の形態における
バス制御装置が搭載された半導体デバイスの概略構成と
同様である。したがって、重複する構成および機能の詳
細な説明は繰返さない。
の形態におけるバス制御装置が搭載された半導体デバイ
スの概略構成は、図１に示す第１の実施の形態における
バス制御装置が搭載された半導体デバイスの概略構成と
同様である。したがって、重複する構成および機能の詳
細な説明は繰返さない。
【００４３】図３は、本発明の第２の実施の形態におけ
るバス制御回路１１ｂの構成を示すブロック図である。
このバス制御回路１１ｂは、図示しないＣＰＵなどから
出力されるアドレスをデコードして、アクセス先を判定
するアクセス先判定部１０１と、アクセス先判定部１０
１によって判定される領域１にアクセスするときのウェ
イト数の閾値が設定される領域１ウェイト閾値レジスタ
２０１と、領域１にアクセスするときのウェイト数が設
定される領域１ウェイト数レジスタ２０２と、アクセス
先判定部１０１によって判定される領域２にアクセスす
るときのウェイト数の閾値が設定される領域２ウェイト
閾値レジスタ２０４と、領域２にアクセスするときのウ
ェイト数が設定される領域２ウェイト数レジスタ２０５
と、比較器２０３および２０６と、ＯＲ回路１０２およ
び２０９と、ＡＮＤ回路２０７および２０８とを含む。
なお、領域１ウェイト閾値レジスタ２０１、領域１ウェ
イト数レジスタ２０２、領域２ウェイト閾値レジスタ２
０４および領域２ウェイト数レジスタ２０５は、ＣＰＵ
などからアクセス可能なレジスタである。
るバス制御回路１１ｂの構成を示すブロック図である。
このバス制御回路１１ｂは、図示しないＣＰＵなどから
出力されるアドレスをデコードして、アクセス先を判定
するアクセス先判定部１０１と、アクセス先判定部１０
１によって判定される領域１にアクセスするときのウェ
イト数の閾値が設定される領域１ウェイト閾値レジスタ
２０１と、領域１にアクセスするときのウェイト数が設
定される領域１ウェイト数レジスタ２０２と、アクセス
先判定部１０１によって判定される領域２にアクセスす
るときのウェイト数の閾値が設定される領域２ウェイト
閾値レジスタ２０４と、領域２にアクセスするときのウ
ェイト数が設定される領域２ウェイト数レジスタ２０５
と、比較器２０３および２０６と、ＯＲ回路１０２およ
び２０９と、ＡＮＤ回路２０７および２０８とを含む。
なお、領域１ウェイト閾値レジスタ２０１、領域１ウェ
イト数レジスタ２０２、領域２ウェイト閾値レジスタ２
０４および領域２ウェイト数レジスタ２０５は、ＣＰＵ
などからアクセス可能なレジスタである。
【００４４】アクセス先判定部１０１は、ＣＰＵなどの
アドレス空間に配置された半導体デバイス１の領域を２
つに分割し、ＣＰＵなどのアクセスが領域１に対するも
のであるか、領域２に対するものであるかを判定する。
領域１に対するアクセスの場合には、アクセス先判定部
１０１は領域１アクセス信号にＨレベルを出力し、領域
２アクセス信号にＬレベルを出力する。領域２に対する
アクセスの場合には、アクセス先判定部１０１は領域２
アクセス信号にＨレベルを出力し、領域１アクセス信号
にＬレベルを出力する。
アドレス空間に配置された半導体デバイス１の領域を２
つに分割し、ＣＰＵなどのアクセスが領域１に対するも
のであるか、領域２に対するものであるかを判定する。
領域１に対するアクセスの場合には、アクセス先判定部
１０１は領域１アクセス信号にＨレベルを出力し、領域
２アクセス信号にＬレベルを出力する。領域２に対する
アクセスの場合には、アクセス先判定部１０１は領域２
アクセス信号にＨレベルを出力し、領域１アクセス信号
にＬレベルを出力する。
【００４５】領域１ウェイト閾値レジスタ２０１は、Ｃ
ＰＵなどが領域１に対してアクセスを行なったときに、
出力バッファ部の駆動能力を切替えるか否かの判定に用
いられるバスウェイト数の閾値を設定するためのレジス
タである。
ＰＵなどが領域１に対してアクセスを行なったときに、
出力バッファ部の駆動能力を切替えるか否かの判定に用
いられるバスウェイト数の閾値を設定するためのレジス
タである。
【００４６】領域１ウェイト数レジスタ２０２は、ＣＰ
Ｕなどが領域１に対してアクセスを行なうときのバスウ
ェイト数を設定するためのレジスタである。
Ｕなどが領域１に対してアクセスを行なうときのバスウ
ェイト数を設定するためのレジスタである。
【００４７】比較器２０３は、領域１ウェイト数レジス
タ２０２に設定されたバスウェイト数と、領域１ウェイ
ト閾値レジスタ２０１に設定されたバスウェイト数の閾
値とを比較し、領域１ウェイト数レジスタ２０２に設定
されたバスウェイト数が領域１ウェイト閾値レジスタ２
０１に設定されたバスウェイト数の閾値よりも小さいと
きは、ＡＮＤ回路２０７にＨレベルを出力する。また、
領域１ウェイト数レジスタ２０２に設定されたバスウェ
イト数が領域１ウェイト閾値レジスタ２０１に設定され
たバスウェイト数の閾値以上のときは、ＡＮＤ回路２０
７にＬレベルを出力する。
タ２０２に設定されたバスウェイト数と、領域１ウェイ
ト閾値レジスタ２０１に設定されたバスウェイト数の閾
値とを比較し、領域１ウェイト数レジスタ２０２に設定
されたバスウェイト数が領域１ウェイト閾値レジスタ２
０１に設定されたバスウェイト数の閾値よりも小さいと
きは、ＡＮＤ回路２０７にＨレベルを出力する。また、
領域１ウェイト数レジスタ２０２に設定されたバスウェ
イト数が領域１ウェイト閾値レジスタ２０１に設定され
たバスウェイト数の閾値以上のときは、ＡＮＤ回路２０
７にＬレベルを出力する。
【００４８】領域２ウェイト閾値レジスタ２０４は、Ｃ
ＰＵなどが領域２に対してアクセスを行なったときに、
出力バッファ部の駆動能力を切替えるか否かの判定に用
いられるバスウェイト数の閾値を設定するためのレジス
タである。
ＰＵなどが領域２に対してアクセスを行なったときに、
出力バッファ部の駆動能力を切替えるか否かの判定に用
いられるバスウェイト数の閾値を設定するためのレジス
タである。
【００４９】領域２ウェイト数レジスタ２０５は、ＣＰ
Ｕなどが領域２に対してアクセスを行なうときのバスウ
ェイト数を設定するためのレジスタである。
Ｕなどが領域２に対してアクセスを行なうときのバスウ
ェイト数を設定するためのレジスタである。
【００５０】比較器２０６は、領域２ウェイト数レジス
タ２０５に設定されたバスウェイト数と、領域２ウェイ
ト閾値レジスタ２０４に設定されたバスウェイト数の閾
値とを比較し、領域２ウェイト数レジスタ２０５に設定
されたバスウェイト数が領域２ウェイト閾値レジスタ２
０４に設定されたバスウェイト数の閾値よりも小さいと
きは、ＡＮＤ回路２０８にＨレベルを出力する。また、
領域２ウェイト数レジスタ２０５に設定されたバスウェ
イト数が領域２ウェイト閾値レジスタ２０４に設定され
たバスウェイト数の閾値以上のときは、ＡＮＤ回路２０
８にＬレベルを出力する。
タ２０５に設定されたバスウェイト数と、領域２ウェイ
ト閾値レジスタ２０４に設定されたバスウェイト数の閾
値とを比較し、領域２ウェイト数レジスタ２０５に設定
されたバスウェイト数が領域２ウェイト閾値レジスタ２
０４に設定されたバスウェイト数の閾値よりも小さいと
きは、ＡＮＤ回路２０８にＨレベルを出力する。また、
領域２ウェイト数レジスタ２０５に設定されたバスウェ
イト数が領域２ウェイト閾値レジスタ２０４に設定され
たバスウェイト数の閾値以上のときは、ＡＮＤ回路２０
８にＬレベルを出力する。
【００５１】ＯＲ回路１０２は、領域１アクセス信号ま
たは領域２アクセス信号がＨレベルのときにＢｕｆ１出
力イネーブル信号にＨレベルを出力する。したがって、
領域１および領域２のいずれに対するアクセスであって
も、Ｂｕｆ１（２１−１〜２１−ｎ）の出力がイネーブ
ルとなる。
たは領域２アクセス信号がＨレベルのときにＢｕｆ１出
力イネーブル信号にＨレベルを出力する。したがって、
領域１および領域２のいずれに対するアクセスであって
も、Ｂｕｆ１（２１−１〜２１−ｎ）の出力がイネーブ
ルとなる。
【００５２】ＡＮＤ回路２０７は、領域１アクセス信号
がＨレベルであっても、比較器２０３がＬレベルを出力
している場合には、ＯＲ回路２０９にＬレベルを出力す
る。すなわち、領域１に対するアクセスが発生したとき
に、領域１ウェイト数レジスタ２０２に設定されたバス
ウェイト数が領域１ウェイト閾値レジスタ２０１に設定
されたバスウェイト数の閾値以上のときは、ＯＲ回路２
０９はＢｕｆ２出力イネーブル信号にＬレベルを出力し
て、Ｂｕｆ２（２２−１〜２２−ｎ）をハイインピーダ
ンスにする。
がＨレベルであっても、比較器２０３がＬレベルを出力
している場合には、ＯＲ回路２０９にＬレベルを出力す
る。すなわち、領域１に対するアクセスが発生したとき
に、領域１ウェイト数レジスタ２０２に設定されたバス
ウェイト数が領域１ウェイト閾値レジスタ２０１に設定
されたバスウェイト数の閾値以上のときは、ＯＲ回路２
０９はＢｕｆ２出力イネーブル信号にＬレベルを出力し
て、Ｂｕｆ２（２２−１〜２２−ｎ）をハイインピーダ
ンスにする。
【００５３】また、ＡＮＤ回路２０７は、領域１アクセ
ス信号がＨレベルであり、かつ比較器２０３がＨレベル
を出力している場合には、ＯＲ回路２０９にＨレベルを
出力する。すなわち、領域１に対するアクセスが発生し
たときに、領域１ウェイト数レジスタ２０２に設定され
たバスウェイト数が領域１ウェイト閾値レジスタ２０１
に設定されたバスウェイト数の閾値よりも小さいとき
は、ＯＲ回路２０９はＢｕｆ２出力イネーブル信号にＨ
レベルを出力して、Ｂｕｆ２（２２−１〜２２−ｎ）の
出力をイネーブルにする。
ス信号がＨレベルであり、かつ比較器２０３がＨレベル
を出力している場合には、ＯＲ回路２０９にＨレベルを
出力する。すなわち、領域１に対するアクセスが発生し
たときに、領域１ウェイト数レジスタ２０２に設定され
たバスウェイト数が領域１ウェイト閾値レジスタ２０１
に設定されたバスウェイト数の閾値よりも小さいとき
は、ＯＲ回路２０９はＢｕｆ２出力イネーブル信号にＨ
レベルを出力して、Ｂｕｆ２（２２−１〜２２−ｎ）の
出力をイネーブルにする。
【００５４】ＡＮＤ回路２０８は、領域２アクセス信号
がＨレベルであっても、比較器２０６がＬレベルを出力
している場合には、ＯＲ回路２０９にＬレベルを出力す
る。すなわち、領域２に対するアクセスが発生したとき
に、領域２ウェイト数レジスタ２０５に設定されたバス
ウェイト数が領域２ウェイト閾値レジスタ２０４に設定
されたバスウェイト数の閾値以上のときは、ＯＲ回路２
０９はＢｕｆ２出力イネーブル信号にＬレベルを出力し
て、Ｂｕｆ２（２２−１〜２２−ｎ）をハイインピーダ
ンスにする。
がＨレベルであっても、比較器２０６がＬレベルを出力
している場合には、ＯＲ回路２０９にＬレベルを出力す
る。すなわち、領域２に対するアクセスが発生したとき
に、領域２ウェイト数レジスタ２０５に設定されたバス
ウェイト数が領域２ウェイト閾値レジスタ２０４に設定
されたバスウェイト数の閾値以上のときは、ＯＲ回路２
０９はＢｕｆ２出力イネーブル信号にＬレベルを出力し
て、Ｂｕｆ２（２２−１〜２２−ｎ）をハイインピーダ
ンスにする。
【００５５】また、ＡＮＤ回路２０８は、領域２アクセ
ス信号がＨレベルであり、かつ比較器２０６がＨレベル
を出力している場合には、ＯＲ回路２０９にＨレベルを
出力する。すなわち、領域２に対するアクセスが発生し
たときに、領域２ウェイト数レジスタ２０５に設定され
たバスウェイト数が領域２ウェイト閾値レジスタ２０４
に設定されたバスウェイト数の閾値よりも小さいとき
は、ＯＲ回路２０９はＢｕｆ２出力イネーブル信号にＨ
レベルを出力して、Ｂｕｆ２（２２−１〜２２−ｎ）の
出力をイネーブルにする。
ス信号がＨレベルであり、かつ比較器２０６がＨレベル
を出力している場合には、ＯＲ回路２０９にＨレベルを
出力する。すなわち、領域２に対するアクセスが発生し
たときに、領域２ウェイト数レジスタ２０５に設定され
たバスウェイト数が領域２ウェイト閾値レジスタ２０４
に設定されたバスウェイト数の閾値よりも小さいとき
は、ＯＲ回路２０９はＢｕｆ２出力イネーブル信号にＨ
レベルを出力して、Ｂｕｆ２（２２−１〜２２−ｎ）の
出力をイネーブルにする。
【００５６】なお、領域１ウェイト閾値レジスタ２０１
に“０”を設定した場合、領域１ウェイト数レジスタ２
０２に設定された値にかかわらず、領域１に対するアク
セスが発生したときにＢｕｆ１（２１−１〜２１−ｎ）
の出力のみをイネーブルとすることができる。また、領
域１ウェイト閾値レジスタ２０１に、領域１ウェイト数
レジスタ２０２に設定可能な最大値よりも大きな値を設
定した場合、領域１ウェイト数レジスタ２０２に設定さ
れた値にかかわらず、領域１に対するアクセスが発生し
たときにＢｕｆ１（２１−１〜２１−ｎ）およびＢｕｆ
２（２２−１〜２２−ｎ）の出力をイネーブルとするこ
とができる。
に“０”を設定した場合、領域１ウェイト数レジスタ２
０２に設定された値にかかわらず、領域１に対するアク
セスが発生したときにＢｕｆ１（２１−１〜２１−ｎ）
の出力のみをイネーブルとすることができる。また、領
域１ウェイト閾値レジスタ２０１に、領域１ウェイト数
レジスタ２０２に設定可能な最大値よりも大きな値を設
定した場合、領域１ウェイト数レジスタ２０２に設定さ
れた値にかかわらず、領域１に対するアクセスが発生し
たときにＢｕｆ１（２１−１〜２１−ｎ）およびＢｕｆ
２（２２−１〜２２−ｎ）の出力をイネーブルとするこ
とができる。
【００５７】同様に、領域２ウェイト閾値レジスタ２０
４に“０”を設定した場合、領域２ウェイト数レジスタ
２０５に設定された値にかかわらず、領域２に対するア
クセスが発生したときにＢｕｆ１（２１−１〜２１−
ｎ）の出力のみをイネーブルとすることができる。ま
た、領域２ウェイト閾値レジスタ２０４に、領域２ウェ
イト数レジスタ２０５に設定可能な最大値よりも大きな
値を設定した場合、領域２ウェイト数レジスタ２０５に
設定された値にかかわらず、領域２に対するアクセスが
発生したときにＢｕｆ１（２１−１〜２１−ｎ）および
Ｂｕｆ２（２２−１〜２２−ｎ）の出力をイネーブルと
することができる。
４に“０”を設定した場合、領域２ウェイト数レジスタ
２０５に設定された値にかかわらず、領域２に対するア
クセスが発生したときにＢｕｆ１（２１−１〜２１−
ｎ）の出力のみをイネーブルとすることができる。ま
た、領域２ウェイト閾値レジスタ２０４に、領域２ウェ
イト数レジスタ２０５に設定可能な最大値よりも大きな
値を設定した場合、領域２ウェイト数レジスタ２０５に
設定された値にかかわらず、領域２に対するアクセスが
発生したときにＢｕｆ１（２１−１〜２１−ｎ）および
Ｂｕｆ２（２２−１〜２２−ｎ）の出力をイネーブルと
することができる。
【００５８】なお、本実施の形態においては、領域１ウ
ェイト数レジスタ２０２および領域１ウェイト閾値レジ
スタ２０１に設定された値、または領域２ウェイト数レ
ジスタ２０５および領域２ウェイト閾値レジスタ２０４
に設定された値に応じて、Ｂｕｆ１（２１−１〜２１−
ｎ）およびＢｕｆ２（２２−１〜２２−ｎ）の駆動を制
御するようにしたが、レジスタの代わりに外部ピンに値
を直接設定する等によってＢｕｆ１（２１−１〜２１−
ｎ）およびＢｕｆ２（２２−１〜２２−ｎ）の駆動を制
御するようにしてもよい。
ェイト数レジスタ２０２および領域１ウェイト閾値レジ
スタ２０１に設定された値、または領域２ウェイト数レ
ジスタ２０５および領域２ウェイト閾値レジスタ２０４
に設定された値に応じて、Ｂｕｆ１（２１−１〜２１−
ｎ）およびＢｕｆ２（２２−１〜２２−ｎ）の駆動を制
御するようにしたが、レジスタの代わりに外部ピンに値
を直接設定する等によってＢｕｆ１（２１−１〜２１−
ｎ）およびＢｕｆ２（２２−１〜２２−ｎ）の駆動を制
御するようにしてもよい。
【００５９】以上説明したように、本実施の形態におけ
るバス制御装置によれば、バス制御回路１１ｂが、領域
１ウェイト数レジスタ２０２に設定されたバスウェイト
数と領域１ウェイト閾値レジスタ２０１に設定されたバ
スウェイト数の閾値との比較結果、または領域２ウェイ
ト数レジスタ２０５に設定されたバスウェイト数と領域
２ウェイト閾値レジスタ２０４に設定されたバスウェイ
ト数の閾値との比較結果と、領域１および領域２のいず
れに対するアクセスであるかとによって、Ｂｕｆ１（２
１−１〜２１−ｎ）およびＢｕｆ２（２２−１〜２２−
ｎ）の駆動を制御するようにしたので、バスウェイト数
が閾値よりも小さくてバスの遅延時間を少なくする必要
があるデバイスに対するアクセスの場合には出力バッフ
ァ部の駆動能力を大きくし、バスウェイト数が閾値以上
であってバスの遅延時間を小さくする必要がないデバイ
スに対するアクセスの場合には出力バッファ部の駆動能
力を小さくすることができ、不必要な電力の消費やノイ
ズの発生を防止することが可能となった。
るバス制御装置によれば、バス制御回路１１ｂが、領域
１ウェイト数レジスタ２０２に設定されたバスウェイト
数と領域１ウェイト閾値レジスタ２０１に設定されたバ
スウェイト数の閾値との比較結果、または領域２ウェイ
ト数レジスタ２０５に設定されたバスウェイト数と領域
２ウェイト閾値レジスタ２０４に設定されたバスウェイ
ト数の閾値との比較結果と、領域１および領域２のいず
れに対するアクセスであるかとによって、Ｂｕｆ１（２
１−１〜２１−ｎ）およびＢｕｆ２（２２−１〜２２−
ｎ）の駆動を制御するようにしたので、バスウェイト数
が閾値よりも小さくてバスの遅延時間を少なくする必要
があるデバイスに対するアクセスの場合には出力バッフ
ァ部の駆動能力を大きくし、バスウェイト数が閾値以上
であってバスの遅延時間を小さくする必要がないデバイ
スに対するアクセスの場合には出力バッファ部の駆動能
力を小さくすることができ、不必要な電力の消費やノイ
ズの発生を防止することが可能となった。
【００６０】（第３の実施の形態）本発明の第３の実施
の形態におけるバス制御装置が搭載された半導体デバイ
スの概略構成は、図１に示す第１の実施の形態における
バス制御装置が搭載された半導体デバイスの概略構成と
同様である。したがって、重複する構成および機能の詳
細な説明は繰返さない。
の形態におけるバス制御装置が搭載された半導体デバイ
スの概略構成は、図１に示す第１の実施の形態における
バス制御装置が搭載された半導体デバイスの概略構成と
同様である。したがって、重複する構成および機能の詳
細な説明は繰返さない。
【００６１】図４は、本発明の第３の実施の形態におけ
るバス制御回路１１ｃの構成を示すブロック図である。
このバス制御回路１１ｃは、図示しないＣＰＵなどから
出力されるアドレスをデコードして、アクセス先を判定
するアクセス先判定部１０１と、バス動作周波数の閾値
が設定される周波数閾値レジスタ３０１と、バス動作周
波数に応じた出力バッファ部の駆動能力の自動的な切替
えを許可するか否かの情報が設定される自動切替許可レ
ジスタ３０３と、自動切替許可レジスタ３０３に自動切
替の禁止が設定されている場合の出力バッファ部の駆動
能力の固定値が設定される固定駆動能力レジスタ３０５
と、比較器３０２と、ＯＲ回路１０２および３０８と、
ＡＮＤ回路３０４および３０７と、反転器３０６とを含
む。なお、周波数閾値レジスタ３０１、自動切替許可レ
ジスタ３０３および固定駆動能力レジスタ３０５は、Ｃ
ＰＵなどからアクセス可能なレジスタである。
るバス制御回路１１ｃの構成を示すブロック図である。
このバス制御回路１１ｃは、図示しないＣＰＵなどから
出力されるアドレスをデコードして、アクセス先を判定
するアクセス先判定部１０１と、バス動作周波数の閾値
が設定される周波数閾値レジスタ３０１と、バス動作周
波数に応じた出力バッファ部の駆動能力の自動的な切替
えを許可するか否かの情報が設定される自動切替許可レ
ジスタ３０３と、自動切替許可レジスタ３０３に自動切
替の禁止が設定されている場合の出力バッファ部の駆動
能力の固定値が設定される固定駆動能力レジスタ３０５
と、比較器３０２と、ＯＲ回路１０２および３０８と、
ＡＮＤ回路３０４および３０７と、反転器３０６とを含
む。なお、周波数閾値レジスタ３０１、自動切替許可レ
ジスタ３０３および固定駆動能力レジスタ３０５は、Ｃ
ＰＵなどからアクセス可能なレジスタである。
【００６２】アクセス先判定部１０１は、ＣＰＵなどの
アドレス空間に配置された半導体デバイス１の領域を２
つに分割し、ＣＰＵなどのアクセスが領域１に対するも
のであるか、領域２に対するものであるかを判定する。
領域１に対するアクセスの場合には、アクセス先判定部
１０１は領域１アクセス信号にＨレベルを出力し、領域
２アクセス信号にＬレベルを出力する。領域２に対する
アクセスの場合には、アクセス先判定部１０１は領域２
アクセス信号にＨレベルを出力し、領域１アクセス信号
にＬレベルを出力する。
アドレス空間に配置された半導体デバイス１の領域を２
つに分割し、ＣＰＵなどのアクセスが領域１に対するも
のであるか、領域２に対するものであるかを判定する。
領域１に対するアクセスの場合には、アクセス先判定部
１０１は領域１アクセス信号にＨレベルを出力し、領域
２アクセス信号にＬレベルを出力する。領域２に対する
アクセスの場合には、アクセス先判定部１０１は領域２
アクセス信号にＨレベルを出力し、領域１アクセス信号
にＬレベルを出力する。
【００６３】周波数閾値レジスタ３０１は、ＣＰＵなど
が領域１または領域２に対してアクセスを行なったとき
に、出力バッファ部の駆動能力を切替えるか否かの判定
に用いられるバス動作周波数の閾値を設定するためのレ
ジスタである。
が領域１または領域２に対してアクセスを行なったとき
に、出力バッファ部の駆動能力を切替えるか否かの判定
に用いられるバス動作周波数の閾値を設定するためのレ
ジスタである。
【００６４】自動切替許可レジスタ３０３は、バス動作
周波数に応じた出力バッファ部の駆動能力の自動的な切
替えを許可するか否かの情報を設定するためのレジスタ
である。出力バッファ部の駆動能力の自動的な切替を許
可する場合には、自動切替許可レジスタ３０３に“１”
が設定され、出力バッファ部の駆動能力の自動的な切替
を禁止する場合には、自動切替許可レジスタ３０３に
“０”が設定される。
周波数に応じた出力バッファ部の駆動能力の自動的な切
替えを許可するか否かの情報を設定するためのレジスタ
である。出力バッファ部の駆動能力の自動的な切替を許
可する場合には、自動切替許可レジスタ３０３に“１”
が設定され、出力バッファ部の駆動能力の自動的な切替
を禁止する場合には、自動切替許可レジスタ３０３に
“０”が設定される。
【００６５】固定駆動能力レジスタ３０５は、自動切替
許可レジスタ３０３に出力バッファ部の駆動能力の自動
切替の禁止が設定されている場合に、領域１または領域
２に対するアクセスが行なわれたときの出力バッファ部
の駆動能力の固定値を設定するためのレジスタである。
許可レジスタ３０３に出力バッファ部の駆動能力の自動
切替の禁止が設定されている場合に、領域１または領域
２に対するアクセスが行なわれたときの出力バッファ部
の駆動能力の固定値を設定するためのレジスタである。
【００６６】比較器３０２は、外部から入力されたバス
動作周波数信号によって示されるバス動作周波数と、周
波数閾値レジスタ３０１に設定されたバス動作周波数の
閾値とを比較し、バス動作周波数信号によって示される
バス動作周波数が周波数閾値レジスタ３０１に設定され
たバス動作周波数の閾値よりも大きいときは、ＡＮＤ回
路３０４にＨレベルを出力する。また、バス動作周波数
信号によって示されるバス動作周波数が周波数閾値レジ
スタ３０１に設定されたバス動作周波数の閾値以下のと
きは、ＡＮＤ回路３０４にＬレベルを出力する。
動作周波数信号によって示されるバス動作周波数と、周
波数閾値レジスタ３０１に設定されたバス動作周波数の
閾値とを比較し、バス動作周波数信号によって示される
バス動作周波数が周波数閾値レジスタ３０１に設定され
たバス動作周波数の閾値よりも大きいときは、ＡＮＤ回
路３０４にＨレベルを出力する。また、バス動作周波数
信号によって示されるバス動作周波数が周波数閾値レジ
スタ３０１に設定されたバス動作周波数の閾値以下のと
きは、ＡＮＤ回路３０４にＬレベルを出力する。
【００６７】ＯＲ回路１０２は、領域１アクセス信号ま
たは領域２アクセス信号がＨレベルのときにＢｕｆ１出
力イネーブル信号にＨレベルを出力する。したがって、
領域１および領域２のいずれに対するアクセスであって
も、Ｂｕｆ１（２１−１〜２１−ｎ）の出力がイネーブ
ルとなる。
たは領域２アクセス信号がＨレベルのときにＢｕｆ１出
力イネーブル信号にＨレベルを出力する。したがって、
領域１および領域２のいずれに対するアクセスであって
も、Ｂｕｆ１（２１−１〜２１−ｎ）の出力がイネーブ
ルとなる。
【００６８】ＡＮＤ回路３０４は、領域１アクセス信号
または領域２アクセス信号がＨレベルであっても、比較
器３０２がＬレベルを出力している場合、または自動切
替許可レジスタ３０３に“０”が設定されている場合に
は、ＯＲ回路３０８にＬレベルを出力する。すなわち、
領域１または領域２に対するアクセスが発生したとき
に、バス動作周波数信号によって示されるバス動作周波
数が周波数閾値レジスタ３０１に設定されたバス動作周
波数の閾値以下の場合、または自動切替許可レジスタ３
０３に自動切替の禁止が設定されている場合には、ＯＲ
回路３０８はＢｕｆ２出力イネーブル信号にＬレベルを
出力して、Ｂｕｆ２（２２−１〜２２−ｎ）をハイイン
ピーダンスにする。
または領域２アクセス信号がＨレベルであっても、比較
器３０２がＬレベルを出力している場合、または自動切
替許可レジスタ３０３に“０”が設定されている場合に
は、ＯＲ回路３０８にＬレベルを出力する。すなわち、
領域１または領域２に対するアクセスが発生したとき
に、バス動作周波数信号によって示されるバス動作周波
数が周波数閾値レジスタ３０１に設定されたバス動作周
波数の閾値以下の場合、または自動切替許可レジスタ３
０３に自動切替の禁止が設定されている場合には、ＯＲ
回路３０８はＢｕｆ２出力イネーブル信号にＬレベルを
出力して、Ｂｕｆ２（２２−１〜２２−ｎ）をハイイン
ピーダンスにする。
【００６９】また、ＡＮＤ回路３０４は、領域１アクセ
ス信号または領域２アクセス信号がＨレベルであり、比
較器３０２がＨレベルを出力しており、かつ自動切替許
可レジスタ３０３に“１”が設定されている場合には、
ＯＲ回路３０８にＨレベルを出力する。すなわち、領域
１または領域２に対するアクセスが発生したときに、バ
ス動作周波数信号によって示されるバス動作周波数が周
波数閾値レジスタ３０１に設定されたバス動作周波数の
閾値よりも大きく、かつ自動切替許可レジスタ３０３に
自動切替の許可が設定されている場合には、ＯＲ回路３
０８はＢｕｆ２出力イネーブル信号にＨレベルを出力し
て、Ｂｕｆ２（２２−１〜２２−ｎ）の出力をイネーブ
ルにする。
ス信号または領域２アクセス信号がＨレベルであり、比
較器３０２がＨレベルを出力しており、かつ自動切替許
可レジスタ３０３に“１”が設定されている場合には、
ＯＲ回路３０８にＨレベルを出力する。すなわち、領域
１または領域２に対するアクセスが発生したときに、バ
ス動作周波数信号によって示されるバス動作周波数が周
波数閾値レジスタ３０１に設定されたバス動作周波数の
閾値よりも大きく、かつ自動切替許可レジスタ３０３に
自動切替の許可が設定されている場合には、ＯＲ回路３
０８はＢｕｆ２出力イネーブル信号にＨレベルを出力し
て、Ｂｕｆ２（２２−１〜２２−ｎ）の出力をイネーブ
ルにする。
【００７０】また、ＡＮＤ回路３０７は、領域１アクセ
ス信号または領域２アクセス信号がＨレベルであり、か
つ自動切替許可レジスタ３０３に“０”が設定されてい
る場合には、固定駆動能力レジスタ３０５に設定された
値をそのままＯＲ回路３０８に出力する。すなわち、領
域１または領域２に対するアクセスが発生したときに、
自動切替許可レジスタ３０３に自動切替の禁止が設定さ
れている場合には、ＯＲ回路３０８は固定駆動能力レジ
スタ３０５に設定された値をＢｕｆ２出力イネーブル信
号に出力して、Ｂｕｆ２（２２−１〜２２−ｎ）の出力
を制御する。
ス信号または領域２アクセス信号がＨレベルであり、か
つ自動切替許可レジスタ３０３に“０”が設定されてい
る場合には、固定駆動能力レジスタ３０５に設定された
値をそのままＯＲ回路３０８に出力する。すなわち、領
域１または領域２に対するアクセスが発生したときに、
自動切替許可レジスタ３０３に自動切替の禁止が設定さ
れている場合には、ＯＲ回路３０８は固定駆動能力レジ
スタ３０５に設定された値をＢｕｆ２出力イネーブル信
号に出力して、Ｂｕｆ２（２２−１〜２２−ｎ）の出力
を制御する。
【００７１】なお、本実施の形態においては、周波数閾
値レジスタ３０１、自動切替許可レジスタ３０３および
固定駆動能力レジスタ３０５に設定された値に応じて、
Ｂｕｆ１（２１−１〜２１−ｎ）およびＢｕｆ２（２２
−１〜２２−ｎ）の駆動を制御するようにしたが、レジ
スタの代わりに外部ピンに値を直接設定する等によって
Ｂｕｆ１（２１−１〜２１−ｎ）およびＢｕｆ２（２２
−１〜２２−ｎ）の駆動を制御するようにしてもよい。
値レジスタ３０１、自動切替許可レジスタ３０３および
固定駆動能力レジスタ３０５に設定された値に応じて、
Ｂｕｆ１（２１−１〜２１−ｎ）およびＢｕｆ２（２２
−１〜２２−ｎ）の駆動を制御するようにしたが、レジ
スタの代わりに外部ピンに値を直接設定する等によって
Ｂｕｆ１（２１−１〜２１−ｎ）およびＢｕｆ２（２２
−１〜２２−ｎ）の駆動を制御するようにしてもよい。
【００７２】以上説明したように、本実施の形態におけ
るバス制御装置によれば、バス制御回路１１ｃが、バス
動作周波数信号によって示されたバス動作周波数と周波
数閾値レジスタ３０１に設定されたバス動作周波数の閾
値との比較結果によって、Ｂｕｆ１（２１−１〜２１−
ｎ）およびＢｕｆ２（２２−１〜２２−ｎ）の駆動を制
御するようにしたので、バス動作周波数が閾値よりも大
きくてバスの遅延時間を少なくする必要があるデバイス
に対するアクセスの場合には出力バッファ部の駆動能力
を大きくし、バス動作周波数が閾値以下であってバスの
遅延時間を小さくする必要がないデバイスに対するアク
セスの場合には出力バッファ部の駆動能力を小さくする
ことができ、不必要な電力の消費やノイズの発生を防止
することが可能となった。
るバス制御装置によれば、バス制御回路１１ｃが、バス
動作周波数信号によって示されたバス動作周波数と周波
数閾値レジスタ３０１に設定されたバス動作周波数の閾
値との比較結果によって、Ｂｕｆ１（２１−１〜２１−
ｎ）およびＢｕｆ２（２２−１〜２２−ｎ）の駆動を制
御するようにしたので、バス動作周波数が閾値よりも大
きくてバスの遅延時間を少なくする必要があるデバイス
に対するアクセスの場合には出力バッファ部の駆動能力
を大きくし、バス動作周波数が閾値以下であってバスの
遅延時間を小さくする必要がないデバイスに対するアク
セスの場合には出力バッファ部の駆動能力を小さくする
ことができ、不必要な電力の消費やノイズの発生を防止
することが可能となった。
【００７３】また、自動切替許可レジスタ３０３に
“０”を設定することによって、バス動作周波数にかか
わらず、固定駆動能力レジスタ３０５に設定された値に
応じて出力バッファ部の駆動能力を制御することが可能
となった。
“０”を設定することによって、バス動作周波数にかか
わらず、固定駆動能力レジスタ３０５に設定された値に
応じて出力バッファ部の駆動能力を制御することが可能
となった。
【００７４】（第４の実施の形態）本発明の第１の実施
の形態におけるバス制御装置においては、ＣＰＵなどの
アドレス空間に配置された半導体デバイス１の領域を２
つに分割し、いずれの領域に対するアクセスであるかを
判定して出力バッファ部に２種類の駆動能力を設定する
ものであったが、本発明の第４の実施の形態におけるバ
ス制御装置においては、ＣＰＵのアドレス空間に配置さ
れた半導体デバイス１の領域を４つに分割し、いずれの
領域に対するアクセスであるかを判定して出力バッファ
部に４種類の駆動能力を設定するものである。なお、ア
ドレス空間を５つ以上に分割する場合や、出力バッファ
部に５種類以上の駆動能力を設定する場合も、本実施の
形態におけるバス制御装置と同様にして構成することが
可能である。
の形態におけるバス制御装置においては、ＣＰＵなどの
アドレス空間に配置された半導体デバイス１の領域を２
つに分割し、いずれの領域に対するアクセスであるかを
判定して出力バッファ部に２種類の駆動能力を設定する
ものであったが、本発明の第４の実施の形態におけるバ
ス制御装置においては、ＣＰＵのアドレス空間に配置さ
れた半導体デバイス１の領域を４つに分割し、いずれの
領域に対するアクセスであるかを判定して出力バッファ
部に４種類の駆動能力を設定するものである。なお、ア
ドレス空間を５つ以上に分割する場合や、出力バッファ
部に５種類以上の駆動能力を設定する場合も、本実施の
形態におけるバス制御装置と同様にして構成することが
可能である。
【００７５】図５は、本発明の第４の実施の形態におけ
るバス制御回路１１ｄの構成を示すブロック図である。
このバス制御回路１１ｄは、図示しないＣＰＵなどから
出力されるアドレスをデコードして、アクセス先を判定
するアクセス先判定部１０１’と、アクセス先判定部１
０１’によって判定される領域１に対応した駆動能力を
設定する領域１駆動能力レジスタ４０１と、アクセス先
判定部１０１’によって判定される領域２に対応した駆
動能力を設定する領域２駆動能力レジスタ４０２と、ア
クセス先判定部１０１’によって判定される領域３に対
応した駆動能力を設定する領域３駆動能力レジスタ４０
３と、アクセス先判定部１０１’によって判定される領
域４に対応した駆動能力を設定する領域４駆動能力レジ
スタ４０４と、ＯＲ回路４００，４１３および４１４
と、ＡＮＤ回路４０５〜４１２とを含む。なお、領域１
駆動能力レジスタ４０１、領域２駆動能力レジスタ４０
２、領域３駆動能力レジスタ４０３および領域４駆動能
力レジスタ４０４は、ＣＰＵなどからアクセス可能なレ
ジスタである。
るバス制御回路１１ｄの構成を示すブロック図である。
このバス制御回路１１ｄは、図示しないＣＰＵなどから
出力されるアドレスをデコードして、アクセス先を判定
するアクセス先判定部１０１’と、アクセス先判定部１
０１’によって判定される領域１に対応した駆動能力を
設定する領域１駆動能力レジスタ４０１と、アクセス先
判定部１０１’によって判定される領域２に対応した駆
動能力を設定する領域２駆動能力レジスタ４０２と、ア
クセス先判定部１０１’によって判定される領域３に対
応した駆動能力を設定する領域３駆動能力レジスタ４０
３と、アクセス先判定部１０１’によって判定される領
域４に対応した駆動能力を設定する領域４駆動能力レジ
スタ４０４と、ＯＲ回路４００，４１３および４１４
と、ＡＮＤ回路４０５〜４１２とを含む。なお、領域１
駆動能力レジスタ４０１、領域２駆動能力レジスタ４０
２、領域３駆動能力レジスタ４０３および領域４駆動能
力レジスタ４０４は、ＣＰＵなどからアクセス可能なレ
ジスタである。
【００７６】アクセス先判定部１０１’は、ＣＰＵなど
のアドレス空間に配置された半導体デバイス１の領域を
４つに分割し、ＣＰＵなどのアクセスが領域１〜領域４
のいずれに対するものであるかを判定する。
のアドレス空間に配置された半導体デバイス１の領域を
４つに分割し、ＣＰＵなどのアクセスが領域１〜領域４
のいずれに対するものであるかを判定する。
【００７７】領域１に対するアクセスの場合には、アク
セス先判定部１０１’は領域１アクセス信号にＨレベル
を出力し、領域２アクセス信号、領域３アクセス信号お
よび領域４アクセス信号にＬレベルを出力する。
セス先判定部１０１’は領域１アクセス信号にＨレベル
を出力し、領域２アクセス信号、領域３アクセス信号お
よび領域４アクセス信号にＬレベルを出力する。
【００７８】領域２に対するアクセスの場合には、アク
セス先判定部１０１’は領域２アクセス信号にＨレベル
を出力し、領域１アクセス信号、領域３アクセス信号お
よび領域４アクセス信号にＬレベルを出力する。
セス先判定部１０１’は領域２アクセス信号にＨレベル
を出力し、領域１アクセス信号、領域３アクセス信号お
よび領域４アクセス信号にＬレベルを出力する。
【００７９】領域３に対するアクセスの場合には、アク
セス先判定部１０１’は領域３アクセス信号にＨレベル
を出力し、領域１アクセス信号、領域２アクセス信号お
よび領域４アクセス信号にＬレベルを出力する。
セス先判定部１０１’は領域３アクセス信号にＨレベル
を出力し、領域１アクセス信号、領域２アクセス信号お
よび領域４アクセス信号にＬレベルを出力する。
【００８０】領域４に対するアクセスの場合には、アク
セス先判定部１０１’は領域４アクセス信号にＨレベル
を出力し、領域１アクセス信号、領域２アクセス信号お
よび領域３アクセス信号にＬレベルを出力する。
セス先判定部１０１’は領域４アクセス信号にＨレベル
を出力し、領域１アクセス信号、領域２アクセス信号お
よび領域３アクセス信号にＬレベルを出力する。
【００８１】領域１駆動能力レジスタ４０１は、領域１
に対するアクセスが発生したときの出力バッファ部の駆
動能力を設定するための２ビットのレジスタである。領
域１に対するアクセスが発生すると、領域１駆動能力レ
ジスタ４０１の“１”が設定されたビットに対応する出
力バッファの出力がイネーブルとなる。
に対するアクセスが発生したときの出力バッファ部の駆
動能力を設定するための２ビットのレジスタである。領
域１に対するアクセスが発生すると、領域１駆動能力レ
ジスタ４０１の“１”が設定されたビットに対応する出
力バッファの出力がイネーブルとなる。
【００８２】領域２駆動能力レジスタ４０２は、領域２
に対するアクセスが発生したときの出力バッファ部の駆
動能力を設定するための２ビットのレジスタである。領
域２に対するアクセスが発生すると、領域２駆動能力レ
ジスタ４０２の“１”が設定されたビットに対応する出
力バッファの出力がイネーブルとなる。
に対するアクセスが発生したときの出力バッファ部の駆
動能力を設定するための２ビットのレジスタである。領
域２に対するアクセスが発生すると、領域２駆動能力レ
ジスタ４０２の“１”が設定されたビットに対応する出
力バッファの出力がイネーブルとなる。
【００８３】領域３駆動能力レジスタ４０３は、領域３
に対するアクセスが発生したときの出力バッファ部の駆
動能力を設定するための２ビットのレジスタである。領
域３に対するアクセスが発生すると、領域３駆動能力レ
ジスタ４０３の“１”が設定されたビットに対応する出
力バッファの出力がイネーブルとなる。
に対するアクセスが発生したときの出力バッファ部の駆
動能力を設定するための２ビットのレジスタである。領
域３に対するアクセスが発生すると、領域３駆動能力レ
ジスタ４０３の“１”が設定されたビットに対応する出
力バッファの出力がイネーブルとなる。
【００８４】領域４駆動能力レジスタ４０４は、領域４
に対するアクセスが発生したときの出力バッファ部の駆
動能力を設定するための２ビットのレジスタである。領
域４に対するアクセスが発生すると、領域４駆動能力レ
ジスタ４０４の“１”が設定されたビットに対応する出
力バッファの出力がイネーブルとなる。
に対するアクセスが発生したときの出力バッファ部の駆
動能力を設定するための２ビットのレジスタである。領
域４に対するアクセスが発生すると、領域４駆動能力レ
ジスタ４０４の“１”が設定されたビットに対応する出
力バッファの出力がイネーブルとなる。
【００８５】ＯＲ回路４００は、領域１アクセス信号、
領域２アクセス信号、領域３アクセス信号または領域４
アクセス信号がＨレベルのときに、Ｂｕｆ１出力イネー
ブル信号にＨレベルを出力する。したがって、領域１〜
領域４のいずれに対するアクセスであっても、Ｂｕｆ１
（２１−１〜２１−ｎ）の出力がイネーブルとなる。
領域２アクセス信号、領域３アクセス信号または領域４
アクセス信号がＨレベルのときに、Ｂｕｆ１出力イネー
ブル信号にＨレベルを出力する。したがって、領域１〜
領域４のいずれに対するアクセスであっても、Ｂｕｆ１
（２１−１〜２１−ｎ）の出力がイネーブルとなる。
【００８６】ＡＮＤ回路４０５は、領域１アクセス信号
がＨレベルであっても、領域１駆動能力レジスタ４０１
のＢｕｆ２制御ビットに“０”が設定されている場合に
は、ＯＲ回路４１３にＬレベルを出力する。このとき、
ＯＲ回路４１３はＢｕｆ２出力イネーブル信号にＬレベ
ルを出力して、Ｂｕｆ２（２２−１〜２２−ｎ）をハイ
インピーダンスにする。また、ＡＮＤ回路４０５は、領
域１アクセス信号がＨレベルであり、かつ領域１駆動能
力レジスタ４０１のＢｕｆ２制御ビットに“１”が設定
されている場合には、ＯＲ回路４１３にＨレベルを出力
する。このとき、ＯＲ回路４１３はＢｕｆ２出力イネー
ブル信号にＨレベルを出力して、Ｂｕｆ２（２２−１〜
２２−ｎ）の出力をイネーブルにする。
がＨレベルであっても、領域１駆動能力レジスタ４０１
のＢｕｆ２制御ビットに“０”が設定されている場合に
は、ＯＲ回路４１３にＬレベルを出力する。このとき、
ＯＲ回路４１３はＢｕｆ２出力イネーブル信号にＬレベ
ルを出力して、Ｂｕｆ２（２２−１〜２２−ｎ）をハイ
インピーダンスにする。また、ＡＮＤ回路４０５は、領
域１アクセス信号がＨレベルであり、かつ領域１駆動能
力レジスタ４０１のＢｕｆ２制御ビットに“１”が設定
されている場合には、ＯＲ回路４１３にＨレベルを出力
する。このとき、ＯＲ回路４１３はＢｕｆ２出力イネー
ブル信号にＨレベルを出力して、Ｂｕｆ２（２２−１〜
２２−ｎ）の出力をイネーブルにする。
【００８７】ＡＮＤ回路４０６は、領域１アクセス信号
がＨレベルであっても、領域１駆動能力レジスタ４０１
のＢｕｆ３制御ビットに“０”が設定されている場合に
は、ＯＲ回路４１４にＬレベルを出力する。このとき、
ＯＲ回路４１４はＢｕｆ２出力イネーブル信号にＬレベ
ルを出力して、Ｂｕｆ３をハイインピーダンスにする。
また、ＡＮＤ回路４０６は、領域１アクセス信号がＨレ
ベルであり、かつ領域１駆動能力レジスタ４０１のＢｕ
ｆ３制御ビットに“１”が設定されている場合には、Ｏ
Ｒ回路４１４にＨレベルを出力する。このとき、ＯＲ回
路４１４はＢｕｆ３出力イネーブル信号にＨレベルを出
力して、Ｂｕｆ３の出力をイネーブルにする。
がＨレベルであっても、領域１駆動能力レジスタ４０１
のＢｕｆ３制御ビットに“０”が設定されている場合に
は、ＯＲ回路４１４にＬレベルを出力する。このとき、
ＯＲ回路４１４はＢｕｆ２出力イネーブル信号にＬレベ
ルを出力して、Ｂｕｆ３をハイインピーダンスにする。
また、ＡＮＤ回路４０６は、領域１アクセス信号がＨレ
ベルであり、かつ領域１駆動能力レジスタ４０１のＢｕ
ｆ３制御ビットに“１”が設定されている場合には、Ｏ
Ｒ回路４１４にＨレベルを出力する。このとき、ＯＲ回
路４１４はＢｕｆ３出力イネーブル信号にＨレベルを出
力して、Ｂｕｆ３の出力をイネーブルにする。
【００８８】なお、Ｂｕｆ３は、図１に示すバス信号１
〜ｎに対応してｎ個だけ設けられており、データ入力端
子にバス信号１〜ｎがそれぞれ接続され、データ出力端
子に出力端子１〜ｎがそれぞれ接続され、出力イネーブ
ル端子にＢｕｆ３出力イネーブル信号が接続される。
〜ｎに対応してｎ個だけ設けられており、データ入力端
子にバス信号１〜ｎがそれぞれ接続され、データ出力端
子に出力端子１〜ｎがそれぞれ接続され、出力イネーブ
ル端子にＢｕｆ３出力イネーブル信号が接続される。
【００８９】ＡＮＤ回路４０７、４０９および４１１
は、ＡＮＤ回路４０５と同様の動作を行なうことによっ
て、Ｂｕｆ２（２２−１〜２２−ｎ）の出力を制御す
る。また、ＡＮＤ回路４０８、４１０および４１２は、
ＡＮＤ回路４０６と同様の動作を行なうことによって、
Ｂｕｆ３の出力を制御する。したがって、詳細な説明は
繰返さない。
は、ＡＮＤ回路４０５と同様の動作を行なうことによっ
て、Ｂｕｆ２（２２−１〜２２−ｎ）の出力を制御す
る。また、ＡＮＤ回路４０８、４１０および４１２は、
ＡＮＤ回路４０６と同様の動作を行なうことによって、
Ｂｕｆ３の出力を制御する。したがって、詳細な説明は
繰返さない。
【００９０】たとえば、Ｂｕｆ１〜Ｂｕｆ３の駆動能力
が等しい場合、Ｂｕｆ２制御ビットに“０”が設定さ
れ、Ｂｕｆ３ビットに“０”が設定されると、Ｂｕｆ１
の駆動能力と等しい駆動能力でバス信号が駆動される。
また、Ｂｕｆ２制御ビットに“１”が設定され、Ｂｕｆ
３ビットに“０”が設定されると、Ｂｕｆ１の駆動能力
の２倍の駆動能力でバス信号が駆動される。また、Ｂｕ
ｆ２制御ビットに“０”が設定され、Ｂｕｆ３ビットに
“１”が設定されると、Ｂｕｆ１の駆動能力の２倍の駆
動能力でバス信号が駆動される。さらには、Ｂｕｆ２制
御ビットに“１”が設定され、Ｂｕｆ３ビットに“１”
が設定されると、Ｂｕｆ１の駆動能力の３倍の駆動能力
でバス信号が駆動される。
が等しい場合、Ｂｕｆ２制御ビットに“０”が設定さ
れ、Ｂｕｆ３ビットに“０”が設定されると、Ｂｕｆ１
の駆動能力と等しい駆動能力でバス信号が駆動される。
また、Ｂｕｆ２制御ビットに“１”が設定され、Ｂｕｆ
３ビットに“０”が設定されると、Ｂｕｆ１の駆動能力
の２倍の駆動能力でバス信号が駆動される。また、Ｂｕ
ｆ２制御ビットに“０”が設定され、Ｂｕｆ３ビットに
“１”が設定されると、Ｂｕｆ１の駆動能力の２倍の駆
動能力でバス信号が駆動される。さらには、Ｂｕｆ２制
御ビットに“１”が設定され、Ｂｕｆ３ビットに“１”
が設定されると、Ｂｕｆ１の駆動能力の３倍の駆動能力
でバス信号が駆動される。
【００９１】また、Ｂｕｆ１およびＢｕｆ２の駆動能力
が等しく、Ｂｕｆ３の駆動能力がＢｕｆ２（Ｂｕｆ１）
の駆動能力の２倍の場合、Ｂｕｆ２制御ビットに“０”
が設定され、Ｂｕｆ３ビットに“０”が設定されると、
Ｂｕｆ１の駆動能力と等しい駆動能力でバス信号が駆動
される。また、Ｂｕｆ２制御ビットに“１”が設定さ
れ、Ｂｕｆ３ビットに“０”が設定されると、Ｂｕｆ１
の駆動能力の２倍の駆動能力でバス信号が駆動される。
また、Ｂｕｆ２制御ビットに“０”が設定され、Ｂｕｆ
３ビットに“１”が設定されると、Ｂｕｆ１の駆動能力
の３倍の駆動能力でバス信号が駆動される。さらには、
Ｂｕｆ２制御ビットに“１”が設定され、Ｂｕｆ３ビッ
トに“１”が設定されると、Ｂｕｆ１の駆動能力の４倍
の駆動能力でバス信号が駆動される。
が等しく、Ｂｕｆ３の駆動能力がＢｕｆ２（Ｂｕｆ１）
の駆動能力の２倍の場合、Ｂｕｆ２制御ビットに“０”
が設定され、Ｂｕｆ３ビットに“０”が設定されると、
Ｂｕｆ１の駆動能力と等しい駆動能力でバス信号が駆動
される。また、Ｂｕｆ２制御ビットに“１”が設定さ
れ、Ｂｕｆ３ビットに“０”が設定されると、Ｂｕｆ１
の駆動能力の２倍の駆動能力でバス信号が駆動される。
また、Ｂｕｆ２制御ビットに“０”が設定され、Ｂｕｆ
３ビットに“１”が設定されると、Ｂｕｆ１の駆動能力
の３倍の駆動能力でバス信号が駆動される。さらには、
Ｂｕｆ２制御ビットに“１”が設定され、Ｂｕｆ３ビッ
トに“１”が設定されると、Ｂｕｆ１の駆動能力の４倍
の駆動能力でバス信号が駆動される。
【００９２】なお、本実施の形態においては、領域１駆
動能力レジスタ４０１、領域２駆動能力レジスタ４０
２、領域３駆動能力レジスタ４０３および領域４駆動能
力レジスタ４０４に設定された値に応じて、Ｂｕｆ１
（２１−１〜２１−ｎ）、Ｂｕｆ２（２２−１〜２２−
ｎ）およびＢｕｆ３の駆動を制御するようにしたが、レ
ジスタの代わりに外部ピンに値を直接設定する等によっ
てＢｕｆ１（２１−１〜２１−ｎ）、Ｂｕｆ２（２２−
１〜２２−ｎ）およびＢｕｆ３の駆動を制御するように
してもよい。
動能力レジスタ４０１、領域２駆動能力レジスタ４０
２、領域３駆動能力レジスタ４０３および領域４駆動能
力レジスタ４０４に設定された値に応じて、Ｂｕｆ１
（２１−１〜２１−ｎ）、Ｂｕｆ２（２２−１〜２２−
ｎ）およびＢｕｆ３の駆動を制御するようにしたが、レ
ジスタの代わりに外部ピンに値を直接設定する等によっ
てＢｕｆ１（２１−１〜２１−ｎ）、Ｂｕｆ２（２２−
１〜２２−ｎ）およびＢｕｆ３の駆動を制御するように
してもよい。
【００９３】以上説明したように、本実施の形態におけ
るバス制御装置によれば、バス制御回路１１ｄが、領域
１駆動能力レジスタ４０１、領域２駆動能力レジスタ４
０２、領域３駆動能力レジスタ４０３および領域４駆動
能力レジスタ４０４に設定された値と、領域１〜領域４
のいずれに対するアクセスであるかとによって、Ｂｕｆ
１（２１−１〜２１−ｎ）、Ｂｕｆ２（２２−１〜２２
−ｎ）およびＢｕｆ３の駆動を制御するようにしたの
で、実施の形態１において説明した効果に加えて、駆動
能力および駆動能力を変更する領域をさらに細かく設定
することが可能となった。
るバス制御装置によれば、バス制御回路１１ｄが、領域
１駆動能力レジスタ４０１、領域２駆動能力レジスタ４
０２、領域３駆動能力レジスタ４０３および領域４駆動
能力レジスタ４０４に設定された値と、領域１〜領域４
のいずれに対するアクセスであるかとによって、Ｂｕｆ
１（２１−１〜２１−ｎ）、Ｂｕｆ２（２２−１〜２２
−ｎ）およびＢｕｆ３の駆動を制御するようにしたの
で、実施の形態１において説明した効果に加えて、駆動
能力および駆動能力を変更する領域をさらに細かく設定
することが可能となった。
【００９４】今回開示された実施の形態は、すべての点
で例示であって制限的なものではないと考えられるべき
である。本発明の範囲は上記した説明ではなくて特許請
求の範囲によって示され、特許請求の範囲と均等の意味
および範囲内でのすべての変更が含まれることが意図さ
れる。
で例示であって制限的なものではないと考えられるべき
である。本発明の範囲は上記した説明ではなくて特許請
求の範囲によって示され、特許請求の範囲と均等の意味
および範囲内でのすべての変更が含まれることが意図さ
れる。
【００９５】
【発明の効果】請求項１に記載のバス制御装置によれ
ば、論理回路がアクセス先の領域およびそれに対応する
バスの駆動能力に応じて複数の出力バッファを制御する
ので、ＣＰＵなどがアクセスする領域に応じてバスの駆
動能力を変更することができ、不必要な電力の消費やノ
イズの発生を防止することが可能となった。
ば、論理回路がアクセス先の領域およびそれに対応する
バスの駆動能力に応じて複数の出力バッファを制御する
ので、ＣＰＵなどがアクセスする領域に応じてバスの駆
動能力を変更することができ、不必要な電力の消費やノ
イズの発生を防止することが可能となった。
【００９６】請求項２に記載のバス制御装置によれば、
論理回路がバスウェイト数とバスウェイト数の閾値とを
比較して複数の出力バッファを制御するので、バスウェ
イト数に応じてバスの駆動能力を変更することができ、
不必要な電力の消費やノイズの発生を防止することが可
能となった。
論理回路がバスウェイト数とバスウェイト数の閾値とを
比較して複数の出力バッファを制御するので、バスウェ
イト数に応じてバスの駆動能力を変更することができ、
不必要な電力の消費やノイズの発生を防止することが可
能となった。
【００９７】請求項３に記載のバス制御装置によれば、
複数の領域ごとにバスウェイト数に応じて複数の出力バ
ッファを制御することができ、不必要な電力の消費やノ
イズの発生をさらに防止することが可能となった。
複数の領域ごとにバスウェイト数に応じて複数の出力バ
ッファを制御することができ、不必要な電力の消費やノ
イズの発生をさらに防止することが可能となった。
【００９８】請求項４に記載のバス制御装置によれば、
バスウェイト数が少なくてバスの遅延時間を小さくする
必要がある場合にバスの駆動能力を大きくすることがで
き、バスウェイト数が多くてバスの遅延時間を小さくす
る必要がない場合にバスの駆動能力を小さくすることが
できるので、不必要な電力の消費やノイズの発生をさら
に防止することが可能となった。
バスウェイト数が少なくてバスの遅延時間を小さくする
必要がある場合にバスの駆動能力を大きくすることがで
き、バスウェイト数が多くてバスの遅延時間を小さくす
る必要がない場合にバスの駆動能力を小さくすることが
できるので、不必要な電力の消費やノイズの発生をさら
に防止することが可能となった。
【００９９】請求項５に記載のバス制御装置によれば、
論理回路がバス動作周波数とバス動作周波数の閾値とを
比較して複数の出力バッファを制御するので、バス動作
周波数に応じてバスの駆動能力を変更することができ、
不必要な電力の消費やノイズの発生を防止することが可
能となった。
論理回路がバス動作周波数とバス動作周波数の閾値とを
比較して複数の出力バッファを制御するので、バス動作
周波数に応じてバスの駆動能力を変更することができ、
不必要な電力の消費やノイズの発生を防止することが可
能となった。
【０１００】請求項６に記載のバス制御装置によれば、
バス動作周波数が高くバスの遅延時間を小さくする必要
がある場合にバスの駆動能力を大きくすることができ、
バス動作周波数が低くバスの遅延時間を小さくする必要
がない場合にバスの駆動能力を小さくすることができる
ので、不必要な電力の消費やノイズの発生をさらに防止
することが可能となった。
バス動作周波数が高くバスの遅延時間を小さくする必要
がある場合にバスの駆動能力を大きくすることができ、
バス動作周波数が低くバスの遅延時間を小さくする必要
がない場合にバスの駆動能力を小さくすることができる
ので、不必要な電力の消費やノイズの発生をさらに防止
することが可能となった。
【０１０１】請求項７に記載のバス制御装置によれば、
バス動作周波数にかかわらず、バスの駆動能力を制御す
ることが可能となった。
バス動作周波数にかかわらず、バスの駆動能力を制御す
ることが可能となった。
【図１】 本発明の第１の実施の形態におけるバス制御
装置が搭載された半導体デバイスの概略構成を示すブロ
ック図である。
装置が搭載された半導体デバイスの概略構成を示すブロ
ック図である。
【図２】 本発明の第１の実施の形態におけるバス制御
回路１１ａの構成を示すブロック図である。
回路１１ａの構成を示すブロック図である。
【図３】 本発明の第２の実施の形態におけるバス制御
回路１１ｂの構成を示すブロック図である。
回路１１ｂの構成を示すブロック図である。
【図４】 本発明の第３の実施の形態におけるバス制御
回路１１ｃの構成を示すブロック図である。
回路１１ｃの構成を示すブロック図である。
【図５】 本発明の第４の実施の形態におけるバス制御
回路１１ｄの構成を示すブロック図である。
回路１１ｄの構成を示すブロック図である。
１ 半導体デバイス、１１，１１ａ，１１ｂ，１１ｃ，
１１ｄ バス制御回路、２１−１〜２１−ｎ，２２−１
〜２２−ｎ バッファ、１０１，１０１’ アクセス先
判定部、１０２，１０７，２０９，３０８，４００，４
１３，４１４ＯＲ回路、１０３，４０１ 領域１駆動能
力レジスタ、１０４，１０６，２０７，２０８，３０
４，３０７，４０５〜４１２ ＡＮＤ回路、１０５，４
０２ 領域２駆動能力レジスタ、２０１ 領域１ウェイ
ト閾値レジスタ、２０２ 領域１ウェイト数レジスタ、
２０３，２０６，３０２ 比較器、２０４ 領域２ウェ
イト閾値レジスタ、２０５ 領域２ウェイト数レジス
タ、３０１ 周波数閾値レジスタ、３０３ 自動切替許
可レジスタ、３０５ 固定駆動能力レジスタ、３０６反
転器、４０３ 領域３駆動能力レジスタ、４０４ 領域
４駆動能力レジスタ。
１１ｄ バス制御回路、２１−１〜２１−ｎ，２２−１
〜２２−ｎ バッファ、１０１，１０１’ アクセス先
判定部、１０２，１０７，２０９，３０８，４００，４
１３，４１４ＯＲ回路、１０３，４０１ 領域１駆動能
力レジスタ、１０４，１０６，２０７，２０８，３０
４，３０７，４０５〜４１２ ＡＮＤ回路、１０５，４
０２ 領域２駆動能力レジスタ、２０１ 領域１ウェイ
ト閾値レジスタ、２０２ 領域１ウェイト数レジスタ、
２０３，２０６，３０２ 比較器、２０４ 領域２ウェ
イト閾値レジスタ、２０５ 領域２ウェイト数レジス
タ、３０１ 周波数閾値レジスタ、３０３ 自動切替許
可レジスタ、３０５ 固定駆動能力レジスタ、３０６反
転器、４０３ 領域３駆動能力レジスタ、４０４ 領域
４駆動能力レジスタ。
Claims (7)
- 【請求項１】 バス信号のそれぞれに接続される複数の
出力バッファと、 複数の領域のうちいずれの領域に対するアクセスである
かを判定するアクセス先判定部と、 前記複数の領域に対応してバスの駆動能力が設定される
駆動能力レジスタと、 前記アクセス先判定部による判定結果および前記駆動能
力レジスタに設定されたバスの駆動能力に基づいて、前
記複数の出力バッファを制御してバスの駆動能力を変更
する論理回路とを含むバス制御装置。 - 【請求項２】 バス信号のそれぞれに接続される複数の
出力バッファと、 バスウェイト数が設定されるウェイト数レジスタと、 バスウェイト数の閾値が設定されるウェイト閾値レジス
タと、 前記ウェイト数レジスタに設定されたバスウェイト数と
前記ウェイト閾値レジスタに設定されたバスウェイト数
の閾値との比較結果に基づいて、前記複数の出力バッフ
ァを制御してバスの駆動能力を変更する論理回路とを含
むバス制御装置。 - 【請求項３】 前記バス制御装置はさらに、複数の領域
のうちいずれの領域に対するアクセスであるかを判定す
るアクセス先判定部と、 前記複数の領域に対応したバスウェイト数が設定される
複数のウェイト数レジスタと、 前記複数の領域に対応したバスウェイト数の閾値が設定
される複数のウェイト閾値レジスタとを含み、 前記論理回路は、前記アクセス先判定部によって判定さ
れた領域に対応したウェイト数レジスタに設定されたバ
スウェイト数とウェイト閾値レジスタに設定されたバス
ウェイト数の閾値との比較結果に基づいて、前記複数の
出力バッファを制御してバスの駆動能力を変更する、請
求項２記載のバス制御装置。 - 【請求項４】 前記論理回路は、前記ウェイト数レジス
タに設定されたバスウェイト数が前記ウェイト閾値レジ
スタに設定されたバスウェイト数の閾値よりも小さい場
合に、バスの駆動能力が大きくなるように前記複数の出
力バッファを制御し、 前記ウェイト数レジスタに設定されたバスウェイト数が
前記ウェイト閾値レジスタに設定されたバスウェイト数
の閾値以上の場合に、バスの駆動能力が小さくなるよう
に前記複数の出力バッファを制御する、請求項２または
３記載のバス制御装置。 - 【請求項５】 バス信号のそれぞれに接続される複数の
出力バッファと、 バス動作周波数の閾値が設定される周波数閾値レジスタ
と、 バス動作周波数と前記周波数閾値レジスタに設定された
バス動作周波数の閾値との比較結果に基づいて、前記複
数の出力バッファを制御してバスの駆動能力を変更する
論理回路とを含むバス制御装置。 - 【請求項６】 前記論理回路は、前記バス動作周波数が
前記周波数閾値レジスタに設定されたバス動作周波数の
閾値よりも大きい場合に、バスの駆動能力が大きくなる
ように前記複数の出力バッファを制御し、 前記バス動作周波数が前記周波数閾値レジスタに設定さ
れたバス動作周波数の閾値以下の場合に、バスの駆動能
力が小さくなるように前記複数の出力バッファを制御す
る、請求項５記載のバス制御装置。 - 【請求項７】 前記バス制御装置はさらに、前記バス動
作周波数に応じてバスの駆動能力の自動切替を許可する
か否かを示す情報が格納される自動切替許可レジスタ
と、 バスの駆動能力の固定値が設定される固定駆動能力レジ
スタとを含み、 前記論理回路は、前記自動切替許可レジスタに自動切替
の禁止が設定されている場合に、前記固定駆動能力レジ
スタに設定された値に応じて、前記複数の出力バッファ
を制御してバスの駆動能力を変更する、請求項５または
６記載のバス制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002146296A JP2003337640A (ja) | 2002-05-21 | 2002-05-21 | バス制御装置 |
| US10/295,916 US7080185B2 (en) | 2002-05-21 | 2002-11-18 | Bus control device altering drive capability according to condition |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002146296A JP2003337640A (ja) | 2002-05-21 | 2002-05-21 | バス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003337640A true JP2003337640A (ja) | 2003-11-28 |
Family
ID=29545120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002146296A Pending JP2003337640A (ja) | 2002-05-21 | 2002-05-21 | バス制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7080185B2 (ja) |
| JP (1) | JP2003337640A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011016154A1 (ja) * | 2009-08-07 | 2011-02-10 | パナソニック株式会社 | 外部バスインタフェース、ｌｓｉおよびシステム |
| US8654601B2 (en) | 2005-09-30 | 2014-02-18 | Mosaid Technologies Incorporated | Memory with output control |
| US8743610B2 (en) | 2005-09-30 | 2014-06-03 | Conversant Intellectual Property Management Inc. | Method and system for accessing a flash memory device |
| US9240227B2 (en) | 2005-09-30 | 2016-01-19 | Conversant Intellectual Property Management Inc. | Daisy chain cascading devices |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5153450A (en) * | 1991-07-16 | 1992-10-06 | Samsung Semiconductor, Inc. | Programmable output drive circuit |
| JPH07226439A (ja) | 1994-02-09 | 1995-08-22 | Hitachi Ltd | 半導体集積回路 |
| US5949254A (en) * | 1996-11-26 | 1999-09-07 | Micron Technology, Inc. | Adjustable output driver circuit |
| JPH10312230A (ja) * | 1997-05-14 | 1998-11-24 | Oki Data:Kk | 駆動能力切換機能付出力バッファ装置 |
| JPH1125678A (ja) | 1997-06-27 | 1999-01-29 | Samsung Electron Co Ltd | 出力ドライバ及び半導体メモリ装置 |
| EP0926829A1 (en) * | 1997-12-22 | 1999-06-30 | Alcatel | Output circuit for digital integrated circuit devices |
| US6313664B1 (en) * | 2000-03-20 | 2001-11-06 | Motorola Inc. | Load capacitance compensated buffer, apparatus and method thereof |
| US6759868B2 (en) * | 2001-02-27 | 2004-07-06 | Agilent Technologies, Inc. | Circuit and method for compensation if high-frequency signal loss on a transmission line |
-
2002
- 2002-05-21 JP JP2002146296A patent/JP2003337640A/ja active Pending
- 2002-11-18 US US10/295,916 patent/US7080185B2/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8654601B2 (en) | 2005-09-30 | 2014-02-18 | Mosaid Technologies Incorporated | Memory with output control |
| US8743610B2 (en) | 2005-09-30 | 2014-06-03 | Conversant Intellectual Property Management Inc. | Method and system for accessing a flash memory device |
| US9230654B2 (en) | 2005-09-30 | 2016-01-05 | Conversant Intellectual Property Management Inc. | Method and system for accessing a flash memory device |
| US9240227B2 (en) | 2005-09-30 | 2016-01-19 | Conversant Intellectual Property Management Inc. | Daisy chain cascading devices |
| WO2011016154A1 (ja) * | 2009-08-07 | 2011-02-10 | パナソニック株式会社 | 外部バスインタフェース、ｌｓｉおよびシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030221031A1 (en) | 2003-11-27 |
| US7080185B2 (en) | 2006-07-18 |
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