WO2007000843A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2007000843A1
WO2007000843A1 PCT/JP2006/306719 JP2006306719W WO2007000843A1 WO 2007000843 A1 WO2007000843 A1 WO 2007000843A1 JP 2006306719 W JP2006306719 W JP 2006306719W WO 2007000843 A1 WO2007000843 A1 WO 2007000843A1
Authority
WO
WIPO (PCT)
Prior art keywords
output
interface
semiconductor device
circuit
output control
Prior art date
Application number
PCT/JP2006/306719
Other languages
English (en)
French (fr)
Inventor
Kazuki Suzuki
Original Assignee
Matsushita Electric Industrial Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
Publication of WO2007000843A1 publication Critical patent/WO2007000843A1/ja

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4072—Drivers or receivers

Definitions

  • the present invention relates to a semiconductor device connected to an external interface bus that transmits bidirectional signals, and more particularly to a technique for incorporating a plurality of interface circuits in one semiconductor device.
  • an ATAZ ATAP I interface is employed in a digital video recording device equipped with a DVD (Digital Versatile Disk) drive and a hard disk drive (HDD) (Patent Document 1). reference).
  • Patent Document 1 Japanese Patent Laid-Open No. 2003-108318
  • the video / audio processing circuit, the optical disk drive control circuit, and the HDD control circuit are usually integrated into one chip mainly for the purpose of cost reduction and miniaturization.
  • an LSI for video / audio processing, an LSI for optical disk drive control, and an LSI for HDD control are adopted, and each LSI incorporates an ATAZATAPI interface circuit.
  • the audio / video processing LSI functions as a host system in the ATAZATAPI interface
  • the optical disk drive control LSI and HDD control LSI function as devices in the ATA ZATAPI interface.
  • An object of the present invention is to easily incorporate a plurality of interface circuits in one semiconductor device. It is to provide a technique that can be made.
  • the present invention provides an external terminal connected to the external interface bus connected to the external interface bus for transmitting bidirectional signals, and an output respectively A plurality of interface circuits that supply signals and output control signals and receive input signals; a tri-state buffer that drives the external terminals; and an input that receives input signals to be distributed to the plurality of interface circuits from the external terminals.
  • An output signal force of the plurality of interface circuits so as to control an output value of the buffer and the tristate buffer, and an output permission / non-permission of the tristate buffer is controlled.
  • Output control signal power of the circuit Is a Chino has decided to adopt the example was constructed.
  • a plurality of interface circuits can be easily built in one semiconductor device.
  • FIG. 1 is a block diagram showing a semiconductor device according to the present invention and its application example.
  • FIG. 2 is a block diagram showing a modification of the semiconductor device according to the present invention.
  • FIG. 1 shows a semiconductor device 100 according to the present invention and its application example.
  • the semiconductor device 100 shown in FIG. 1 includes the first and second interface circuits 11 la and 11 lb, the connection setting circuit 105, the first and second gate circuits 106 a and 106 b, and the intermediate circuit 101.
  • a system LSI for a digital video recording apparatus comprising a lystate router 102, an input buffer 103, and an external terminal 104.
  • the relay circuit 101 includes an output enable circuit 107 and a selector 108.
  • External terminal 104 is connected to external interface bus 140.
  • the illustrated external interface bus 140 shows one of the 16 signal lines constituting the bidirectional data bus in the ATA / ATAPI interface.
  • the tri-state buffer 102 is a circuit element for driving the external interface bus 140 via the external terminal 104.
  • the input buffer 103 is a circuit element for receiving an input data signal Ii to be distributed to the first and second interface circuits 11 la and 11 lb from the external terminal 104.
  • the tristate buffer 102 and the input buffer 103 are configured as one input / output cell.
  • the first interface circuit 11 la is a part of the video / audio processing circuit that functions as a host system in the ATA / ATAPI interface, and supplies the output data signal O to the external interface bus 140.
  • the output control signal C indicating that output of the output data signal O is permitted and not permitted is supplied, and the input data signal I supplied from the external terminal 104 is received, and the video / audio input / output circuit is configured. Connected to 201.
  • the second interface circuit 11 lb is a part of the optical disk drive control circuit functioning as device 0 in the ATA / ATAPI interface, and supplies the output data signal O to the external interface bus 140. Output permission of output data signal O 'Output control signal C indicating non-permission is supplied, and the input data signal I supplied from the external terminal 104 is received and connected to the optical disc drive 202.
  • the H level of the output control signal C of each of the first and second interface circuits 11 la and 111 b represents output permission
  • the L level represents output disapproval
  • the connection setting circuit 105 is used to individually set validity / invalidity of the output control signals C of the first and second interface circuits 11 la and 11 lb. This can be realized by register settings.
  • the H level of each output signal of the connection setting circuit 105 represents that the corresponding output control signal C should be enabled, and the L level represents that the corresponding output control signal C should be disabled.
  • the first gate circuit 106 a is an AND circuit that controls the validity / invalidity of the output control signal of the first interface circuit 11 la according to the first output signal of the connection setting circuit 105.
  • the second gate circuit 106 b is an AND circuit that controls the validity / invalidity of the output control signal C of the second interface circuit 11 lb according to the second output signal of the connection setting circuit 105.
  • the relay circuit 101 generates the output data signal O force integrated output data signal Oi of the first and second interface circuits 11 la and 11 lb so as to control the output value of the tri-state buffer 102, and The output enable signal of the state buffer 102.
  • Output enable circuit 107 and selector It consists of 108.
  • the output enable circuit 107 is configured so that the integrated output control signal Ci permits output when one or more of the valid output control signals C of the first and second interface circuits 11 la and 111b indicate output permission. As shown, it is composed of an OR circuit that receives the outputs of the first and second gate circuits 106a and 106b.
  • the selector 108 selects one of the output data signals O of the first and second interface circuits 11la and 111b according to the effective output control signal C of the first and second interface circuits 111a and 111b. Select one as the integrated output data signal Oi. If only one of the valid output control signals C of the first and second interface circuits 11 la, 11 lb indicates that output is permitted, the first and second interface circuits 11 la, 11 lb Among them, the output data signal O of the interface circuit corresponding to the output control signal C indicating the output permission is selected as the integrated output data signal Oi.
  • Output data signal O is selected as the integrated output data signal Oi.
  • the selector 108 may select a fixed value as the integrated output data signal Oi.
  • the tri-state buffer 102 is supplied from the selector 108 when the integrated output control signal Ci supplied from the output enable circuit 107 indicates output permission, that is, when the integrated output control signal Ci is at H level.
  • the external interface bus 140 is driven according to the integrated output data signal Oi.
  • the integrated output control signal Ci indicates that output is not permitted (L level)
  • the output of the tri-state buffer 102 is in a high impedance state.
  • a bus monitor 120, another semiconductor device 130, and the like can be connected to the external interface bus 140.
  • the bus monitor 120 is a device for analyzing the state of the external interface bus 140, and is connected to the external interface bus 140 via the external terminal 121 as necessary.
  • the semiconductor device 130 is an LSI including an interface circuit 131, a tristate buffer 132, an input buffer 133, and an external terminal 134.
  • the external terminal 134 is an external interface.
  • One face bus 140 is connected.
  • the tri-state buffer 132 is a circuit element for driving the external interface bus 140 via the external terminal 134.
  • the input buffer 133 is a circuit element for receiving an input data signal I to be supplied to the interface circuit 131 from the external interface bus 140 via the external terminal 134.
  • the tristate buffer 132 and the input buffer 133 are configured as one input / output cell.
  • the interface circuit 131 is a part of the HDD control circuit that functions as the device 1 in the ATAZATAPI interface, supplies the output data signal O and the output control signal C to the tri-state buffer 132, and the external interface bus 140. Is connected to the HDD 203 and is configured to receive the input data signal I supplied via the input buffer 133.
  • the semiconductor device 130 can be omitted and the connection of the external interface bus 140 can be omitted.
  • a digital video recording apparatus can be configured by the semiconductor device 100 alone.
  • connection setting circuit 105 indicates H level so that the output control signals C of the first and second interface circuits 11la and 111b are both effective.
  • the operation of the semiconductor device 100 will be described.
  • the protocol is defined so that only one of the host system, device 0, and device 1 is allowed to drive the S interface bus at any point in time.
  • the output control signals C of the first and second interface circuits 111a and 111b both indicate that output is not permitted (L level)
  • the integrated output control signal Ci Since output is not permitted (L level) the tri-state buffer 102 is in the impedance state and the tri-state buffer 102 does not drive the external terminal 104 and the external interface bus 140.
  • the first and second interface circuits 11 la and 11 lb can receive the data signal supplied from the other semiconductor device 130.
  • the output control signal C of the second interface circuit 111b is disabled (L level), and the output control signal C of the first interface circuit 11la is enabled (H level).
  • the output data signal O of the first interface circuit 11 la is selected as the integrated output data signal Oi, and the integrated output control signal Ci is permitted to output (H level). Therefore, the tristate buffer 102 drives the external terminal 104 and the external interface bus 140 in accordance with the output data signal O of the first interface circuit 111a.
  • the second interface circuit 11 lb can receive a data signal from the external terminal 104 via the input buffer 103.
  • the interface circuit 131 in the other semiconductor device 130 can also receive the data signal on the external interface bus 140 via the input buffer 133.
  • the output control signal C of the first interface circuit 111a indicates that output is not permitted (L level) and the output control signal C of the second interface circuit 11 lb indicates that output is permitted (H level).
  • the output data signal O of the second interface circuit 11 lb is selected as the integrated output data signal Oi, and the integrated output control signal Ci is permitted to output (H level). Therefore, the tri-state buffer 102 drives the external terminal 104 and the external interface bus 140 according to the output data signal O of the second interface circuit 11 lb.
  • the first interface circuit 11 la can also receive the data signal via the input buffer 103 even with the external terminal 104.
  • the interface circuit 131 in the other semiconductor device 130 can also receive the data signal on the external interface bus 140 via the input buffer 133.
  • the selector 108 is used in accordance with the host priority principle as described above. As a result, the output data signal O of the first interface circuit 11 la is selected as the integrated output data signal Oi.
  • the tri-state buffer 102 sets the external terminal 104 and the external interface bus 140 according to the output data signal O of the first interface circuit 11 la. It will be driven.
  • the audio / video processing LSI and the optical disk drive control are performed.
  • One-chip semiconductor device without changing the internal configuration of the first interface circuit 11 la and the second interface circuit 11 lb built in each LSI. Can be built in.
  • the first and second interface circuits 11 la and 111b share the tri-state buffer 102 and the input buffer 103, the area occupied by the input / output cells connected to the external terminal 104 can be reduced. Reduced.
  • the bus monitor 120 is connected via the external interface bus 140. Connection with other semiconductor devices 130 can also be achieved.
  • Ultra DMA Direct Memory Access
  • the AC timing from the first interface circuit 11 la to the external terminal 104 and the AC timing from the second interface circuit 11 lb to the external terminal 104 The timing can be adjusted individually using conventional established methods.
  • connection setting circuit 105 may be set so that the output control signal C of the second interface circuit 11 lb becomes invalid.
  • the connection setting circuit 105 can also be used when verifying the operation of the semiconductor device 100. For example, if the output control signal C of the second interface circuit 11 lb is set to be invalid, the video / audio processing LSI before the one-chip integration can be reproduced in the semiconductor device 100. LSI development assets can be inherited and reused.
  • the other semiconductor device 130 connected to the external interface bus 140 may also have the same internal configuration as the semiconductor device 100 according to the present invention.
  • FIG. 2 shows a modification of the semiconductor device 100 in FIG.
  • the third interface circuit 111 c is built in the semiconductor device 100 instead of the first and second interface circuits 11 la and 11 lb.
  • the semiconductor device 100 of FIG. 2 includes a third gate circuit 106c in addition to the first and second gate circuits 106a and 106b.
  • the L level of the output control signal C of each of the first, second, and third interface circuits 11la, 111b, and 111c represents output permission
  • the H level represents output disapproval. To do.
  • the output control signal C corresponding to the L level of each output signal of the connection setting circuit 105 should be enabled, and the output control signal C corresponding to the H level should be disabled.
  • the first, second, and third gate circuits 106a, 106b, 106c are each composed of an OR circuit.
  • the output enable circuit 107 in the relay circuit 101 is used when one or more of the valid output control signals C of the first, second, and third interface circuits 11 la, 111b, and 11 lc indicate output permission.
  • the integrated output control signal Ci includes an AND circuit that receives the outputs of the first, second, and third gate circuits 106a, 106b, and 106c so that the output is permitted.
  • the tri-state buffer 102 drives the external terminal 104 according to the integrated output data signal Oi supplied from the selector 108 when the integrated output control signal Ci indicates output permission (L level).
  • connection setting circuit 105 may be selected by the connection setting circuit 105.
  • the number of interface circuits mounted in the semiconductor device 100 may exceed the limit due to the interface standard.
  • the present invention can also be applied to a case where an interface other than ATAZATAPI is adopted as long as the semiconductor device is connected to an external interface bus that transmits bidirectional signals.
  • the semiconductor device according to the present invention can be easily incorporated with a plurality of interface circuits, and thus is useful as a semiconductor device connected to an external interface bus such as ATAZATAPI.

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Abstract

　複数のインターフェース回路（１１１ａ，１１１ｂ）とトライステートバッファ（１０２）との間に、中継回路（１０１）を介在させる。中継回路（１０１）は、複数のインターフェース回路（１１１ａ，１１１ｂ）の有効な出力制御信号のうち１つ以上が出力許可を示す場合にトライステートバッファ（１０２）の出力を許可し、かつ複数のインターフェース回路（１１１ａ，１１１ｂ）の出力データ信号のうちの１つを前記有効な出力制御信号に応じて選択してトライステートバッファ（１０２）の入力端子へ供給する。トライステートバッファ（１０２）は、中継回路（１０１）から供給された出力データ信号に応じて、外部端子（１０４）と入力バッファ（１０３）の入力端子とを駆動する。

Description

明 細 書
半導体装置
技術分野
[0001] 本発明は、双方向信号を伝達する外部インターフェースバスに接続される半導体 装置に関し、特に複数のインターフェース回路を 1つの半導体装置に内蔵させる技 術に関するものである。
背景技術 n National Standards Institute)の規格が知られている。これは、ホストシステムと複数 の記憶デバイスとの接続を規定したものである。
[0003] ある従来技術によれば、 DVD (Digital Versatile Disk)ドライブとハードディスクドラ イブ（Hard Disk Drive： HDD)とを搭載したデジタル映像録画装置に ATAZ ATAP Iインターフェースが採用されている（特許文献 1参照)。
特許文献 1 :特開 2003— 108318号公報
発明の開示
発明が解決しょうとする課題
[0004] 上記のようなデジタル映像録画装置の場合、主にコストダウンや小型化を目的とし て、通例、映像音声処理回路と、光ディスクドライブ制御回路と、 HDD制御回路とが それぞれワンチップ化される。つまり、映像音声処理用 LSIと、光ディスクドライブ制 御用 LSIと、 HDD制御用 LSIとが採用され、各 LSIが ATAZATAPIインターフエ一 ス回路を内蔵する。映像音声処理用 LSIは ATAZATAPIインターフェースにおけ るホストシステムとして、光ディスクドライブ制御用 LSI及び HDD制御用 LSIは ATA ZATAPIインターフェースにおけるデバイスとしてそれぞれ機能する。
[0005] 各々インターフェース回路を内蔵した複数の LSIを更にワンチップィ匕する場合、複 数のインターフェース回路をどのようにして 1つのシステム LSIに内蔵させるかが問題 となる。
[0006] 本発明の目的は、複数のインターフェース回路を 1つの半導体装置に容易に内蔵 させ得る技術を提供することにある。
課題を解決するための手段
[0007] 上記目的を達成するために、本発明は、双方向信号を伝達する外部インターフエ ースバスに接続される半導体装置にぉ ヽて、前記外部インターフェースバスに接続さ れる外部端子と、各々出力信号と出力制御信号とを供給しかつ入力信号を受け取る 複数のインターフェース回路と、前記外部端子を駆動するトライステートバッファと、 前記複数のインターフェース回路へ分配すべき入力信号を前記外部端子から受け 取る入力バッファと、前記トライステートバッファの出力値を制御するように前記複数 のインターフェース回路の出力信号力 統合出力信号を生成し、かつ前記トライステ ートバッファの出力許可 ·不許可を制御するように前記複数のインターフェース回路 の出力制御信号力 統合出力制御信号を生成する中継回路とを備えた構成を採用 することとしたちのである。
発明の効果
[0008] 本発明によれば、複数のインターフェース回路を 1つの半導体装置に容易に内蔵 さ ·¾：得る。
図面の簡単な説明
[0009] [図 1]図 1は、本発明に係る半導体装置とその応用例を示すブロック図である。
[図 2]図 2は、本発明に係る半導体装置の変形例を示すブロック図である。
符号の説明
[0010] 100 半導体装置
101 中継回路
102 トライステートバッファ
103 入力バッファ
104 外部端子
105 接続設定回路
106a〜106c ゲート回路
107 出カイネーブル回路 108 セレクタ
l l la〜l l lc インターフェース回路
120 ノ スモニタ
121 外部端子
130 半導体装置
131 インターフェース回路
132 トライステートバッファ
133 入力バッファ
134 外部端子
140 外部インターフェースバス
201 映像音声入出力回路
202 光ディスクドライブ
203 ハードディスクドライブ
発明を実施するための最良の形態
[0011] 図 1は、本発明に係る半導体装置 100とその応用例を示している。図 1に示した半 導体装置 100は、第 1及び第 2のインターフェース回路 11 la, 11 lbと、接続設定回 路 105と、第 1及び第 2のゲート回路 106a, 106bと、中 ϋ回路 101と、卜ライステート ノ ッファ 102と、入力バッファ 103と、外部端子 104とを備えたデジタル映像録画装置 用システム LSIである。このうち中継回路 101は、出カイネーブル回路 107と、セレク タ 108とで構成される。
[0012] 外部端子 104は、外部インターフェースバス 140に接続される。説明の簡略化のた め、図示の外部インターフェースバス 140は、 ATA/ATAPIインターフェースにお ける双方向データバスを構成する 16本の信号線のうちの 1本を示している。
[0013] トライステートバッファ 102は、外部端子 104を介して外部インターフェースバス 140 を駆動するための回路要素である。入力バッファ 103は、第 1及び第 2のインターフエ ース回路 11 la, 11 lbへ分配すべき入力データ信号 Iiを外部端子 104から受け取る ための回路要素である。これらトライステートバッファ 102及び入力バッファ 103は、 1 つの入出力セルとして構成される。 [0014] 第 1のインターフェース回路 11 laは、 ATA/ATAPIインターフェースにおけるホ ストシステムとして機能する映像音声処理回路の一部であって、外部インターフエ一 スバス 140へ向けて出力データ信号 Oを供給し、当該出力データ信号 Oの出力許可 -不許可を示す出力制御信号 Cを供給し、かつ外部端子 104から供給された入力デ ータ信号 Iを受け取るように構成されるとともに、映像音声入出力回路 201に接続され る。
[0015] 第 2のインターフェース回路 11 lbは、 ATA/ATAPIインターフェースにおけるデ バイス 0として機能する光ディスクドライブ制御回路の一部であって、外部インターフ ースバス 140へ向けて出力データ信号 Oを供給し、当該出力データ信号 Oの出力 許可 '不許可を示す出力制御信号 Cを供給し、かつ外部端子 104から供給された入 力データ信号 Iを受け取るように構成されるとともに、光ディスクドライブ 202に接続さ れる。
[0016] ここでは、第 1及び第 2のインターフェース回路 11 la, 111bの各々の出力制御信 号 Cの Hレベルが出力許可を、 Lレベルが出力不許可をそれぞれ表すものとする。
[0017] 接続設定回路 105は、第 1及び第 2のインターフェース回路 11 la, 11 lbの各出力 制御信号 Cの有効 ·無効を個別に設定するものであって、例えば端子設定やシステ ムソフトウェアによるレジスタ設定によって実現することができる。ここでは、接続設定 回路 105の各出力信号の Hレベルが対応する出力制御信号 Cを有効にすべきことを 、Lレベルが対応する出力制御信号 Cを無効にすべきことをそれぞれ表すものとする 。第 1のゲート回路 106aは、第 1のインターフェース回路 11 laの出力制御信号じの 有効 ·無効を接続設定回路 105の第 1出力信号に応じて制御する AND回路である。 第 2のゲート回路 106bは、第 2のインターフェース回路 11 lbの出力制御信号 Cの有 効 ·無効を接続設定回路 105の第 2出力信号に応じて制御する AND回路である。
[0018] 中継回路 101は、トライステートバッファ 102の出力値を制御するように第 1及び第 2 のインターフェース回路 11 la, 11 lbの出力データ信号 O力 統合出力データ信号 Oiを生成し、かつトライステートバッファ 102の出力許可 ·不許可を制御するように第 1及び第 2のインターフェース回路 11 la, 11 lbの有効な出力制御信号 C力 統合出 力制御信号 Ciを生成するための回路であって、出カイネーブル回路 107と、セレクタ 108とで構成される。
[0019] 出カイネーブル回路 107は、第 1及び第 2のインターフェース回路 11 la, 111bの 有効な出力制御信号 Cのうち 1つ以上が出力許可を示す場合に統合出力制御信号 Ciが出力許可を示すように、第 1及び第 2のゲート回路 106a, 106bの各々の出力を 受け取る OR回路で構成される。
[0020] セレクタ 108は、第 1及び第 2のインターフェース回路 111a, 111bの有効な出力制 御信号 Cに応じて、第 1及び第 2のインターフェース回路 11 la, 111bの出力データ 信号 Oのうちの 1つを統合出力データ信号 Oiとして選択する。第 1及び第 2のインタ 一フェース回路 11 la, 11 lbの有効な出力制御信号 Cのうちの 1つのみが出力許可 を示す場合には、第 1及び第 2のインターフェース回路 11 la, 11 lbのうち当該出力 許可を示す出力制御信号 Cに応じたインターフェース回路の出力データ信号 Oが統 合出力データ信号 Oiとして選択される。万一第 1及び第 2のインターフェース回路 11 la, 11 lbの有効な出力制御信号 Cがいずれも出力許可を示す場合には、例えばホ スト優先の原則に従 、、第 1のインターフェース回路 11 laの出力データ信号 Oが統 合出力データ信号 Oiとして選択される。特別な状況下では、セレクタ 108が統合出 力データ信号 Oiとして固定値を選択することとしてもよい。
[0021] トライステートバッファ 102は、出カイネーブル回路 107から供給された統合出力制 御信号 Ciが出力許可を示す場合に、つまり統合出力制御信号 Ciが Hレベルである 場合に、セレクタ 108から供給された統合出力データ信号 Oiに応じて外部インターフ ースバス 140を駆動する。統合出力制御信号 Ciが出力不許可 (Lレベル)を示す場 合には、トライステートバッファ 102の出力がハイインピーダンス状態となる。
[0022] 外部インターフェースバス 140には、バスモニタ 120、他の半導体装置 130等が接 続可能である。
[0023] バスモニタ 120は、外部インターフェースバス 140の状態を解析するための装置で あって、必要に応じ、外部端子 121を介して外部インターフェースバス 140に接続さ れる。
[0024] 半導体装置 130は、インターフェース回路 131と、トライステートバッファ 132と、入 力バッファ 133と、外部端子 134とを備えた LSIであって、外部端子 134が外部インタ 一フェースバス 140に接続される。
[0025] トライステートバッファ 132は、外部端子 134を介して外部インターフェースバス 140 を駆動するための回路要素である。入力バッファ 133は、インターフェース回路 131 へ供給すべき入力データ信号 Iを、外部インターフェースバス 140から外部端子 134 を介して受け取るための回路要素である。これらトライステートバッファ 132及び入力 バッファ 133は、 1つの入出力セルとして構成される。
[0026] インターフェース回路 131は、 ATAZATAPIインターフェースにおけるデバイス 1 として機能する HDD制御回路の一部であって、出力データ信号 O及び出力制御信 号 Cをトライステートバッファ 132へ供給し、かつ外部インターフェースバス 140から入 力バッファ 133を介して供給された入力データ信号 Iを受け取るように構成されるとと もに、 HDD203に接続される。
[0027] なお、 HDD203が不要であれば、半導体装置 130を省略するとともに、外部インタ 一フェースバス 140の接続をも省略することができる。この場合には、半導体装置 10 0単独でデジタル映像録画装置を構成することができる。
[0028] 次に、第 1及び第 2のインターフェース回路 11 la, 111bの出力制御信号 Cがいず れも有効となるように接続設定回路 105の 2つの出力信号が Hレベルを示しているも のとして、半導体装置 100の動作を説明する。なお、 ATAZATAPIインターフエ一 スでは、いずれの時点でもホストシステム、デバイス 0及びデバイス 1のうちの 1つのみ 力 Sインターフェースバス駆動を許可されるようにプロトコルが定められて 、る。
[0029] 図 1の構成によれば、第 1及び第 2のインターフェース回路 111a, 111bの出力制 御信号 Cが ヽずれも出力不許可 (Lレベル)を示す場合には、統合出力制御信号 Ci が出力不許可 (Lレベル）となるので、トライステートバッファ 102は出力がノ、イインピ 一ダンス状態となり、トライステートバッファ 102が外部端子 104及び外部インターフ エースバス 140を駆動することはない。この状態では、第 1及び第 2のインターフエ一 ス回路 11 la, 11 lbの 、ずれもが他の半導体装置 130から供給されたデータ信号を 受け取ることができる。
[0030] 第 2のインターフェース回路 111bの出力制御信号 Cが出力不許可 (Lレベル）を、 第 1のインターフェース回路 11 laの出力制御信号 Cが出力許可 (Hレベル)をそれぞ れ示す場合には、第 1のインターフェース回路 11 laの出力データ信号 Oが統合出力 データ信号 Oiとして選択され、かつ統合出力制御信号 Ciが出力許可 (Hレベル)とな る。したがって、トライステートバッファ 102は、第 1のインターフェース回路 111aの出 力データ信号 Oに応じて外部端子 104及び外部インターフェースバス 140を駆動す る。第 2のインターフェース回路 11 lbは、入力バッファ 103を介して外部端子 104か らデータ信号を受け取ることができる。また、他の半導体装置 130中のインターフエ一 ス回路 131も、入力バッファ 133を介して外部インターフェースバス 140上のデータ 信号を受け取ることができる。
[0031] 第 1のインターフェース回路 111aの出力制御信号 Cが出力不許可 (Lレベル）を、 第 2のインターフェース回路 11 lbの出力制御信号 Cが出力許可 (Hレベル)をそれぞ れ示す場合には、第 2のインターフェース回路 11 lbの出力データ信号 Oが統合出 力データ信号 Oiとして選択され、かつ統合出力制御信号 Ciが出力許可 (Hレベル） となる。したがって、トライステートバッファ 102は、第 2のインターフェース回路 11 lb の出力データ信号 Oに応じて外部端子 104及び外部インターフェースバス 140を駆 動する。第 1のインターフェース回路 11 laは、入力バッファ 103を介して外部端子 10 4力もデータ信号を受け取ることができる。また、他の半導体装置 130中のインターフ エース回路 131も、入力バッファ 133を介して外部インターフェースバス 140上のデ ータ信号を受け取ることができる。
[0032] 万一第 1及び第 2のインターフェース回路 11 la, 11 lbの出力制御信号 Cがいずれ も出力許可 (Hレベル)を示す場合には、前述のとおりホスト優先の原則に従い、セレ クタ 108により第 1のインターフェース回路 11 laの出力データ信号 Oが統合出力デ ータ信号 Oiとして選択される。これと同時に統合出力制御信号 Ciが出力許可 (Hレ ベル）となるので、トライステートバッファ 102は、第 1のインターフェース回路 11 laの 出力データ信号 Oに応じて外部端子 104及び外部インターフェースバス 140を駆動 することとなる。つまり、万が一第 1及び第 2のインターフェース回路 11 la, 111bの出 力制御信号 Cの間に排他性がないタイミングがあっても、インターフェース仕様に合 わせて選択条件を最適化したセレクタ 108の動作により非排他性が排除される。
[0033] 以上のとおり、図 1の構成によれば、映像音声処理用 LSIと光ディスクドライブ制御 用 LSIとをワンチップィ匕するにあたり、各々の LSIに内蔵されていた第 1のインターフ エース回路 11 laと、第 2のインターフェース回路 11 lbとの内部構成を変更することな ぐそのまま 1つの半導体装置 100に内蔵させることができる。し力も、トライステートバ ッファ 102と入力バッファ 103とを第 1及び第 2のインターフェース回路 11 la, 111b が共用する構成を採用したので、外部端子 104に接続される入出力セルの占める面 積が削減される。
[0034] また、半導体装置 100に内蔵された第 1のインターフェース回路 11 laと第 2のイン ターフェース回路 11 lbとの間の交信はもちろんのこと、外部インターフェースバス 14 0を介してバスモニタ 120との接続や、他の半導体装置 130との接続をも達成するこ とがでさる。
[0035] ATAZATAPIインターフェースにおけるウルトラ DMA (Direct Memory Access) では、データのセットアップ時間及びホールド時間がそれぞれ規格値に収まることが 要求される。このような要求に応えるためには、図 1の構成によれば、第 1のインター フェース回路 11 laから外部端子 104までの ACタイミングと、第 2のインターフェース 回路 11 lbから外部端子 104までの ACタイミングとをそれぞれ従来の確立された手 法で個別に調整すればよい。
[0036] 例えば光ディスクドライブ 202が不要であれば、第 2のインターフェース回路 11 lb の出力制御信号 Cが無効になるように接続設定回路 105に設定すればよい。接続設 定回路 105は、半導体装置 100の動作検証時にも利用可能である。例えば、第 2の インターフェース回路 11 lbの出力制御信号 Cが無効になるように設定すれば、ワン チップ化前の映像音声処理用 LSIを半導体装置 100の中に再現することができるの で、従来の LSI開発資産を継承再利用することができる。
[0037] なお、外部インターフェースバス 140に接続された他の半導体装置 130もまた、本 発明に係る半導体装置 100と同様の内部構成を持つこととしてもよい。
[0038] 図 2は、図 1中の半導体装置 100の変形例を示している。図 2では、第 1及び第 2の インターフェース回路 11 la, 11 lbにカロえて、第 3のインターフェース回路 111cが半 導体装置 100に内蔵されている。この変更に伴い、図 2の半導体装置 100は、第 1及 び第 2のゲート回路 106a, 106bに加えて第 3のゲート回路 106cを備えている。 [0039] ここでは、第 1、第 2及び第 3のインターフェース回路 11 la, 111b, 111cの各々の 出力制御信号 Cの Lレベルが出力許可を、 Hレベルが出力不許可をそれぞれ表すも のとする。また、接続設定回路 105の各出力信号の Lレベルが対応する出力制御信 号 Cを有効にすべきことを、 Hレベルが対応する出力制御信号 Cを無効にすべきこと をそれぞれ表すものとする。これらの負論理入力に対応して、第 1、第 2及び第 3のゲ ート回路 106a, 106b, 106cはそれぞれ OR回路で構成される。また、中継回路 101 中の出カイネーブル回路 107は、第 1、第 2及び第 3のインターフェース回路 11 la, 111b, 11 lcの有効な出力制御信号 Cのうち 1つ以上が出力許可を示す場合に統合 出力制御信号 Ciが出力許可を示すように、第 1、第 2及び第 3のゲート回路 106a, 1 06b, 106cの各々の出力を受け取る AND回路で構成される。トライステートバッファ 102は、統合出力制御信号 Ciが出力許可 (Lレベル)を示す場合に、セレクタ 108か ら供給された統合出力データ信号 Oiに応じて外部端子 104を駆動する。
[0040] なお、 4つ以上のインターフェース回路を 1つの半導体装置 100に搭載しておき、 接続設定回路 105により所要の 1以上のインターフェース回路を選択するようにして もよい。この場合、半導体装置 100におけるインターフェース回路の搭載数は、インタ 一フェース規格による制限を上回ってもよい。
[0041] 本発明は、双方向信号を伝達する外部インターフェースバスに接続される半導体 装置である限り、 ATAZATAPI以外のインターフェースを採用する場合にも適用可 能である。
産業上の利用の可能性
[0042] 以上説明してきたとおり、本発明に係る半導体装置は、複数のインターフェース回 路を容易に内蔵させ得るので、 ATAZATAPI等の外部インターフェースバスに接 続される半導体装置として有用である。

Claims

請求の範囲
[1] 双方向信号を伝達する外部インターフェースバスに接続される半導体装置であつ て、
前記外部インターフェースバスに接続される外部端子と、
各々出力信号と出力制御信号とを供給し、かつ入力信号を受け取る複数のインタ 一フェース回路と、
前記外部端子を駆動するトライステートバッファと、
前記複数のインターフェース回路へ分配すべき入力信号を前記外部端子から受け 取る入力バッファと、
前記トライステートバッファの出力値を制御するように前記複数のインターフェース 回路の出力信号力 統合出力信号を生成し、かつ前記トライステートバッファの出力 許可 ·不許可を制御するように前記複数のインターフェース回路の出力制御信号か ら統合出力制御信号を生成する中継回路とを備えたことを特徴とする半導体装置。
[2] 請求項 1記載の半導体装置において、
前記中継回路は、前記複数のインターフ ース回路の出力制御信号のうち 1っ以 上が出力許可を示す場合に前記統合出力制御信号が出力許可を示すように制御す る出カイネーブル回路を有することを特徴とする半導体装置。
[3] 請求項 1記載の半導体装置において、
前記中継回路は、前記複数のインターフェース回路の出力制御信号に応じて、前 記複数のインターフェース回路の出力信号のうちの 1つを前記統合出力信号として 選択するセレクタを有することを特徴とする半導体装置。
[4] 請求項 1記載の半導体装置において、
前記トライステートバッファと前記入力バッファとは、 1つの入出力セルとして構成さ れたことを特徴とする半導体装置。
[5] 請求項 1記載の半導体装置において、
前記複数のインターフェース回路の各出力制御信号の有効 ·無効を個別に制御す るための手段を更に備えたことを特徴とする半導体装置。
PCT/JP2006/306719 2005-06-28 2006-03-30 半導体装置 WO2007000843A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005187813 2005-06-28
JP2005-187813 2005-06-28

Publications (1)

Publication Number Publication Date
WO2007000843A1 true WO2007000843A1 (ja) 2007-01-04

Family

ID=37595102

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2006/306719 WO2007000843A1 (ja) 2005-06-28 2006-03-30 半導体装置

Country Status (1)

Country Link
WO (1) WO2007000843A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01109459A (ja) * 1987-10-23 1989-04-26 Hitachi Ltd 論理集積回路
JPH10134023A (ja) * 1996-10-31 1998-05-22 Oki Electric Ind Co Ltd マイクロコントローラ
JP2001134551A (ja) * 1999-11-05 2001-05-18 Matsushita Electric Ind Co Ltd 半導体集積回路およびそのレイアウト設計方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01109459A (ja) * 1987-10-23 1989-04-26 Hitachi Ltd 論理集積回路
JPH10134023A (ja) * 1996-10-31 1998-05-22 Oki Electric Ind Co Ltd マイクロコントローラ
JP2001134551A (ja) * 1999-11-05 2001-05-18 Matsushita Electric Ind Co Ltd 半導体集積回路およびそのレイアウト設計方法

Similar Documents

Publication Publication Date Title
CN100356354C (zh) 总线系统及访问控制方法
US8199157B2 (en) System on chip including an image processing memory with multiple access
US7516345B2 (en) Interface device for peripherals and priority control method thereof
US20070214248A1 (en) Network management method, program, and system
US9557802B2 (en) Method of controlling SDIO device and related SDIO system and SDIO device
KR100299149B1 (ko) I/o핀이n이하인n-비트데이타버스폭을갖는마이크로콘트롤러와그방법
US8171186B1 (en) On-chip interconnect fabric
EP2460278B1 (en) Transaction terminator
KR20010065770A (ko) 메모리 소자의 데이터 기입 및 독출 제어방법 및 회로
WO2007000843A1 (ja) 半導体装置
US6700401B2 (en) Reduced noise line drivers and method of operation
JPH05108554A (ja) メインコントローラ内に内蔵したバスコントローラの動作システム
US6976143B2 (en) Systems and methods for controlling communication with nonvolatile memory devices
US7360007B2 (en) System including a segmentable, shared bus
US20060242341A1 (en) Control system with two hosts
JP2005010966A (ja) Ｌｓｉ装置
EP4154086B1 (en) Power saving techniques for layer-to-layer interface
US20230131938A1 (en) Techniques For Accessing Memory Circuits
JP2003337640A (ja) バス制御装置
US8006012B2 (en) Data storage system
JP2004078581A (ja) 通信データ処理回路
JP4904178B2 (ja) Ｃｆカードインターフェース回路
JP3620181B2 (ja) 半導体装置及びリードアクセス方法
JP2004220077A (ja) シリアルインターフェース回路および半導体集積回路
JP2002197052A (ja) バスモード切替え可能な通信装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application
NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 06730667

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP