KR100299149B1 - I/o핀이n이하인n-비트데이타버스폭을갖는마이크로콘트롤러와그방법 - Google Patents

I/o핀이n이하인n-비트데이타버스폭을갖는마이크로콘트롤러와그방법 Download PDF

Info

Publication number
KR100299149B1
KR100299149B1 KR1019980700517A KR19980700517A KR100299149B1 KR 100299149 B1 KR100299149 B1 KR 100299149B1 KR 1019980700517 A KR1019980700517 A KR 1019980700517A KR 19980700517 A KR19980700517 A KR 19980700517A KR 100299149 B1 KR100299149 B1 KR 100299149B1
Authority
KR
South Korea
Prior art keywords
pins
pin
microcontroller
component
coupled
Prior art date
Application number
KR1019980700517A
Other languages
English (en)
Other versions
KR19990035856A (ko
Inventor
스캇트 핑크
그레고리 빈검
리차드 헐
스캇트 엘리슨
Original Assignee
씨. 필립 채프맨
마이크로칩 테크놀로지 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=24586883&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR100299149(B1) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 씨. 필립 채프맨, 마이크로칩 테크놀로지 인코포레이티드 filed Critical 씨. 필립 채프맨
Publication of KR19990035856A publication Critical patent/KR19990035856A/ko
Application granted granted Critical
Publication of KR100299149B1 publication Critical patent/KR100299149B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7828—Architectures of general purpose stored program computers comprising a single central processing unit without memory
    • G06F15/7832—Architectures of general purpose stored program computers comprising a single central processing unit without memory on one IC chip (single chip microprocessors)
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Microcomputers (AREA)

Abstract

본 발명의 집적회로(IC)(10) 패키지는 n-비트 데이타 버스를 갖는 마이크로 콘트롤러(12)가 내부에 구비된 IC 칩(11)과, 마이크로 콘트롤러(12)에 전기적으로 결합된 n개 까지의 핀(34-38)으로 구성된다. 또한 IC 패키지는 마이크로 콘트롤러로부터 이네이블 및 디세이블 신호를 수신하기 위하여 마이크로 콘트롤러에 결합된 제어 레지스터를 포함한다. 하나 이상의 핀이 이에 관련된 하나 이상의 기능블럭을 갖는다. 각 기능블럭은 그 해당 핀에 대한 특정기능을 한정한다. 이와 같이, 다수의 해당 기능블럭을 갖는 각 핀은 해당 기능블럭의 수와 동일한 다수의 잠재기능을 갖는다. 어느 주어진 핀에 대한 특수기능이 마이크로 콘트롤러로부터의 적당한 명령시에 적당한 기능블럭을 선택하는 제어 레지스터로부터의 이네이블 신호에 의하여 선택된다. 다기능을 갖는 핀을 이용하므로서 본 발명은 n-비트구조의 마이크로 콘트롤러는 n개 까지 또는 그 이하의 핀을 사용토록 한다.

Description

Ｉ/Ｏ 핀이 ｎ 이하인 ｎ-비트 데이타 버스폭을 갖는 마이크로 콘트롤러와 그 방법
본 발명을 첨부도면에 의거하여 보다 상세히 설명하면 다음과 같다.
도 1은 n-비트 데이타 버스와 n 핀을 갖는 IC 마이크로 콘트롤러 패키지의 약식 블럭 다이아그램.
본 발명은 마이크로 콘트롤러와 그 방법의 분야, 특히 입력/출력(I/O) 핀이 n개 이하인 n-비트구조(즉, 데이타 버스폭)을 갖는 마이크로 콘트롤러와 그 방법에 관한 것이다.
마이크로 콘트롤러는 널리 알려져 있는 여러 분야에서 사용되고 있다. 현재 마이크로 콘트롤러에 사용되는 전형적인 구조는 8-비트구조(즉, 마이크로 콘트롤러의 데이타 버스폭이 8비트 폭이다)이다. 이러한 크기 또는 다른 크기의 마이크로 콘트롤러가 갖는 한가지 문제점은 n-비트구조를 지원하기 위하여 마이크로 콘트롤러에 연결되도록 n 이상의 핀이 요구된다. n-비트, 특히 8-비트 마이크로 콘트롤러를 지원하는데 요구된 핀의 수를 줄이므로서 장치를 이용하는 전체 비용이 감소되고 공간이 절약된다. 따라서, n 보다 작거나 같은 핀을 갖는 n-비트 구조를 갖는 마이크로 콘트롤러와 그 방법을 제공할 필요가 있다.
본 발명의 목적은 마이크로 콘트롤러에 결합되는 핀이 n 보다 작거나 같은 n-비트구조를 갖는 마이크로 콘트롤러와 그 방법을 제공하는데 있다.
본 발명의 다른 목적은 I/O 핀의 수가 n 이하인 n 비트구조를 갖는 마이크로 콘트롤러와 그 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 다기능을 수행하기 위한 핀을 갖는 마이크로 콘트롤러와 패키지와 그 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 n-비트 데이타 처리능력과 n 이하의 I/O 핀을 갖는 마이크로 콘트롤러와 그 방법을 제공하는데 있다.
본 발명에 따라서, 집적회로(IC) 패키지가 제공되는 바, 이는 n-비트 데이타 버스를 갖는 마이크로 콘트롤러를 갖는 IC 칩과, 마이크로 콘트롤러에 전기적으로 결합된 n까지의 핀의 조합으로 구성된다. 또한 IC 패키지는 이네이블 및 디세이블 신호를 수신하기 위하여 마이크로 콘트롤러에 결합된 제어 레지스터 수단으로 구성된다. 또한 핀기능 구성수단이 n 핀중 일치하는 하나의 핀에 대한 기능을 결정하기 위하여 제어 레지스터 수단에 결합되어 포함된다. 핀기능 구성수단은 해당 핀의 기능을 결정하기 위하여 제어 레지스터 수단에 결합된 적어도 하나의 기능 블럭수단으로 구성된다. 핀기능 구성수단은 n 핀의 해당 핀에 대하여 상이한 기능을 결정하기 위하여 제어 레지스터 수단과 n 핀의 해당 핀에 각각 결합되는 다수의 기능 블럭수단으로 구성될 수 있다. 제어 레지스터 수단을 각 기능 블럭수단에 이네이블 및 디세이블 신호의 하나를 전송하기 위하여 각 기능블럭 수단에 대하여 독립된 제어라인 수단을 제공한다. 핀에 대하여 기능블럭 수단의 단 하나가 이네이블 신호에 의하여 적시에 이네이블 되어 이네이블된 기능블럭 수단에 관련된 기능을 위하여 해당 핀을 구성한다. 각 기능블럭 수단은 기능블럭 중 특정한 하나가 이네이블 될 때에 해당 핀과 마이크로 콘트롤러 사이의 데이타 전송을 위하여 n 핀중 해당 핀과 마이크로 콘트롤러에 결합된다. 아울러 n 핀은 n 이하의 다수의 입력/출력(I/O)형 핀을 포함한다.
또한, 집적회로(IC) 패키지를 작동시키기 위한 방법이 제공되는 바, 이는 n-비트 데이타 버스를 갖는 마이크로 콘트롤러가 구비된 IC 칩을 제공하는 단계와, 마이크로 콘트롤러에 전기적으로 결합된 n 까지의 핀을 제공하는 단계로 구성된다.
도 1에서, 본 발명의 IC 패키지 또는 패키지(10)가 도시되어 있다. IC 패키지(10)는 n-비트 데이타 버스(DB)를 갖는 마이크로 콘트롤러 코아 또는 간단히 마이크로 콘트롤러(12)가 구비된 IC칩(11)과, 마이크로 콘트롤러(12)에 전기적으로 결합된 n 까지의 핀(34-38)으로 구성된다. IC 패키지(10), 칩(11) 및 마이크로 콘트롤러(12)의 제조방법은 당해 기술분야의 전문가에게 잘 알려져 있다. 마이크로 콘트롤러(12)는 일반적으로 n-비트 와이드 데이타 버스, 특히 8-비트구조 또는 데이타 버스폭을 갖는다. 데이타 버스 자체는 설명을 간편히 하기 위하여 도시하지 않았다.
또한 IC 패키지(10)는 마이크로 콘트롤러(12)로부터 이네이블 및 디세이블 신호를 수신하기 위하여 제어신호 버스(14)를 통하여 마이크로 콘트롤러(12)에 결합된 제어 레지스터(16)로 구성된다. 제어 레지스터는 당해 기술분야의 전문가에게 잘 알려져 있다. 제어 레지스터(16)는 SRAM, DRAM, EPROM, ROM 조합논리, PROM 등과 같이 알려진 상태(즉, 전하, 전류 또는 전압)를 유지할 수 있는 소자일 수 있다. 제어 레지스터(16)는 마이크로 콘트롤러(12)로부터 보내진 이네이블 및 디세이블 신호를 저장하고 이후 상세히 설명되는 기능블럭(26)으로 전송할 수 있는 충분한 메모리 역량을 제공한다. 제어 레지스터(16)를 통하여 마이크로 콘트롤러(12)로부터 기능블럭(26)으로 이네이블 및 디세이블 신호를 보내기 위한 통신 프로토콜은 당해 기술분야의 전문가에게 잘 알려져 있다. 이네이블 및 디세이블 신호는 버스(18-24)를 통하여 제어 레지스터(16)로부터 적당한 기능블럭(26)으로 경유한다. 버스(22)(24)로부터 각 기능블럭(26)이 제어 레지스터(16)로부터 보내진 이네이블 또는 디세이블 신호를 수신하도록 코넥터(28)를 통하여 결합된다. 각 기능블럭(26)은 핀(34)에 대하여 또는 이로부터의 데이타를 전송토록 각 핀(34)에 대한 연결부(32)를 갖는다. 아울러, 각 기능블럭(26)은 마이크로 콘트롤러(12)에 적당한 데이타를 전송하거나 이로부터 수신하기 위하여 마이크로 콘트롤러(12)에 대한 연결부(30)를 갖는다.
핀(36)(38)에는 기능블럭(26)이 결합되어 있지 않다. 이는 이들 핀(36)(38)이 패키지(10)의 전원 및 접지핀이므로 이들은 기능블럭(26)을 필요로 하지 아니한다. 핀(36)(38)으로부터 각 전원 및 접지라인은 설명을 간편히 하기 위하여 도시하지 않았다. 핀(34)은 입력전용 또는 I/O형 핀이며 이들은 당해 기술분야에서 잘 알려져 있다. 어느 핀(34)이 입력전용이고 어느 핀이 I/O형인가 하는 것은 사용자의 적용분야에 따라 달라진다. 패키지(10)의 좌상부 모서리로부터의 제 2 핀(34)은 이에 하나의 기능블럭(26)이 결합되어 있다. 이와 같이 이러한 특정 핀(34)은 이에 관련된 단 하나의 기능을 갖는다. 이러한 단일기능 묘사는 단일기능 핀(34)이 어떻게 보이는가 하는 것을 설명할 목적으로만 보인 것이다. 이와 같이 어떠한 핀(34)은 단일기능 핀이거나 또는 다기능 핀(34)일 수 있다. 아울러, 다른 핀(34)은 핀(34)에 대하여 두 기능블럭(26)을 갖는 것으로 도시되어 있으며 따라서 이들 핀(34)은 두 기능을 갖는다. 환언컨데, 핀(34)에 대한 기능의 수는 이러한 핀(34)에 관련된 기능블럭의 수와 동일하다. 아울러, 어떠한 핀(34)은 이에 관련된 하나, 둘 또는 그 이상의 기능블럭(26)을 갖는다. 이는 기능블럭(26) 사이에 점선으로 도시되어 있다. 아울러 핀(34) 사이의 점선은 이 패키지(10)가 8개 이상 또는 이하의 핀(34-38)을 갖는 것을 나타내나 중요한 것은 핀(34-38)의 수가 마이크로 콘트롤러(12)의 데이타 버스폭 이하이거나 이에 동일한 것이다.
패키지(10)의 핀기능 구성부분은 간단히 하나 이상의 기능블럭(26)으로 정의되어 있다. 기능블럭(26)의 내부는 설명을 간단히 하기 위하여 도시하지 않았다. 핀(34-38)이 마이크로 콘트롤러(12)를 유지하여야 하는 기능은 양방향 I/O 포트 핀, 씨리얼 프로그래밍 데이타 핀, 씨리얼 프로그래밍 클럭 핀과 같이 당해 기술분야의 전문가에게는 잘 알려져 있다. 주요점은 핀(34-38)이 마이크로 콘트롤러(12)를 지지하는 기능이 많다는 것이며 이들은 모두 잘 알려져 있어 특별히 지정될 필요는 없다. 더우기 주어진 기능에 대하여 요구되는 바와 같이 작용하는 특정 핀(34-38)을 이네이블 시키는 기능블럭(26)이 모두 당해 기술분야에서는 잘 알려져 있어 상세히 도시할 필요가 없다. 본 발명의 주요특징은 핀(34)이 다기능이므로 단 n개의 핀(34-38)이 요구되고 n-비트(즉 8-비트) 데이타 버스를 갖는 마이크로 콘트롤러(12)에 대한 모든 데이타 제어명령이 전 n-비트 버스를 이용한다.
도 1에서, 지시를 실행할 때에 마이크로 콘트롤러(12)는 적당한 제어신호를 제어 레지스터(16)로 보내고 이는 주어진 핀(34)에 대하여 적당한 기능블럭을 이네이블 및 디세이블 시킨다. 여러 기능블럭(26)이 핀(34)에 대하여 사용될 수 있으므로 단 하나의 기능블럭이 동시에 이네이블 될 수 있다. 데이타는 핀(34)으로부터 해당 코넥터(32), 이네이블 된 기능블럭(26)과, 해당 코넥터(30)를 통하여 패키지(10)로 이동하고 마이크로 콘트롤러(12)로 이동한다. 역경로는 패키지(10)의 특정 핀(34)으로부터 마이크로 콘트로러(12)로부터의 데이타를 보낸다. 데이타의 유동경로가 마이크로 콘트롤러(12)를 향한 것이거나 이로부터의 유동경로인가에 따라서, 마이크로 콘트롤러(12)는 요구시 요구된 핀(34)을 작동시키기 위하여 적당한 기능블럭(26)에 적당한 이네이블과 디세이블 신호를 보낸다.
이상의 본 발명이 그 우선 실시형태로 설명되었으나 당해 기술분야의 전문가라면 본 발명의 기술사상이나 범위를 벗어남이 없이 변경이 가능함을 이해할 것이다.

Claims (28)

  1. 집적회로(IC) 패키지에 있어서, 데이타 버스를 갖는 마이크로콘트롤러가 구비된 IC 칩, 상기 마이크로콘트롤러에 전기적으로 결합되어 전원핀으로서 사용되는 제1핀, 상기 마이크로콘트롤러에 전기적으로 결합되어 접지핀으로서 사용되는 제2핀과, 상기 마이크로콘트롤러에 전기적으로 결합된 기능핀인 다수의 제3핀의 조합으로 구성되고, 상기 다수의 제3핀의 하나가 다기능 핀이며, 상기 다수의 제3핀은 3개 이상이고 그 중 하나가 상기 데이타 버스의 버스폭 보다 작거나 같음을 특징으로 하는 집적회로 패키지.
  2. 제1항에 있어서, 상기 각 다수의 제3핀이 입력전용핀 또는 입력/출력핀의 하나임을 특징으로 하는 집적회로 패키지.
  3. 제1항에 있어서, 상기 각 다수의 제3핀의 하나의 해당 핀에 대한 기능을 결정하기 위하여 상기 각 다수의 제3핀에 결합되고 상기 데이타 버스에 결합되는 하나 이상의 구성회로가 구성되어 있음을 특징으로 하는 집적회로 패키지.
  4. 제3항에 있어서, 상기 각 다수의 제3핀을 위한 상기 하나 이상의 구성회로중 단 하나가 상기 다수의 제3핀중 하나의 해당 핀을 이네이블된 상기 하나 이상의 구성회로중 상기 하나의 구성회로에 결합된 기능에 맞추어 구성될 때 이네이블됨을 특징으로 하는 집적회로 패키지.
  5. 제3항에 있어서, 상기 구성회로중의 하나가 이네이블될 때에 상기 다수의 제3핀의 상기 하나의 해당 핀과 상기 마이크로콘트롤러사이에 데이타를 전송하기 위하여 상기 각 구성회로와 상기 다수의 제3핀중 하나의 해당핀에 결합된 독립적인 기능라인이 구성되어 있음을 특징으로 하는 집적회로 패키지.
  6. 제3항에 있어서, 상기 각 다수의 제3핀을 위한 기능을 결정하기 위하여 상기 각 구성회로를 이네이블 및 디세이블시키도록 상기 데이타 버스에 결합된 제어레지스터가 구성되어 있음을 특징으로 하는 집적회로 패키지.
  7. 제5항에 있어서, 상기 구성회로가 이네이블되고 상기 구성회로가 디세이블되는 것이 요구될 때 상기 마이크로콘트롤러로부터 상기 제어레지스터로 신호를 보내기 위하여 상기 제어레지스터와 상기 마이크로콘트롤러에 결합된 신호 버스가 구성되어 있음을 특징으로 하는 집적회로 패키지.
  8. 제6항에 있어서, 상기 이네이블 및 디세이블신호의 하나를 상기 각 구성회로에 전송하기 위하여 상기 데이타 버스와 상기 각 구성회로에 결합된 제어 신호라인이 구성되어 있음을 특징으로 하는 집적회로 패키지.
  9. 제6항에 있어서, 상기 제어레지스터가 알려진 상태를 고정할 수 있는 장치임을 특징으로 하는 집적회로 패키지.
  10. 제6항에 있어서, 상기 제어레지스터가 메모리장치임을 특징으로 하는 집적회로 패키지.
  11. 집적회로 패키지에 있어서, 데이타 버스를 갖는 마이크로콘트롤러가 구비된 IC 칩, 상기 마이크로콘트롤러에 전기적으로 결합되어 전원핀으로서 사용되는 제1핀, 상기 마이크로콘트롤러에 전기적으로 결합되어 접지핀으로서 사용되는 제2핀과, 상기 마이크로콘트롤러에 전기적으로 결합된 기능핀인 다수의 제3핀의 조합으로 구성되고, 상기 다수의 제3핀의 하나가 다기능 핀이며, 상기 다수의 제3핀은 3개 이상이고 그 중 하나가 상기 데이타 버스의 버스폭 보다 작거나 같으며, 상기 각 다수의 제3핀의 하나의 해당 핀에 대한 기능을 결정하기 위하여 상기 각 다수의 제3핀에 결합되고 상기 데이타 버스에 결합되는 하나 이상의 구성회로가 구성되어 있으며, 상기 각 다수의 제3핀을 위한 상기 하나 이상의 구성회로중 단 하나가 상기 다수의 제3핀중 하나의 해당 핀을 이네이블된 상기 하나 이상의 구성회로 중 상기 하나의 구성회로에 결합된 기능에 맞추어 구성될 때 이네이블되고, 상기 구성회로중의 하나가 이네이블될 때에 상기 다수의 제3핀의 상기 하나의 해당 핀과 상기 마이크로콘트롤러사이에 데이타를 전송하기 위하여 상기 각 구성회로와 상기 다수의 제3핀중 하나의 해당핀에 결합된 독립적인 기능라인, 상기 각 다수의 제3핀을 위한 기능을 결정하기 위하여 상기 각 구성회로를 이네이블 및 디세이블시키도록 상기 데이타 버스에 결합된 제어레지스터, 상기 이네이블 및 디세이블신호의 하나를 상기 각 구성회로에 전송하기 위하여 상기 데이타 버스와 상기 각 구성회로에 결합된 제어신호라인과, 상기 구성회로가 이네이블되고 상기 구성회로가 디세이블되는 것이 요구될 때 상기 마이크로콘트롤러로부터 상기 제어레지스터로 신호를 보내기 위하여 상기 제어레지스터와 상기 마이크로콘트롤러에 결합된 신호버스의 조합으로 구성됨을 특징으로 하는 집적회로 패키지.
  12. 제11항에 있어서, 상기 각 다수의 제3핀이 입력전용핀 또는 입력/출력핀의 하나임을 특징으로 하는 집적회로 패키지.
  13. 제11항에 있어서, 상기 제어레지스터가 알려진 상태를 고정할 수 있는 장치임을 특징으로 하는 집적회로 패키지.
  14. 제11항에 있어서, 상기 제어레지스터가 메모리장치임을 특징으로 하는 집적회로 패키지.
  15. 집적회로(IC) 패키지의 마이크로콘트롤러를 작동시키는 방법에 있어서 이 방법이 데이타 버스를 갖는 마이크로콘트롤러가 구비된 IC 칩을 제공하는 단계, 상기 마이크로콘트롤러에 전기적으로 결합되어 전원핀으로서 사용되는 제1핀을 제공하는 단계, 상기 마이크로콘트롤러에 전기적으로 결합되어 접지핀으로서 사용되는 제2핀을 제공하는 단계, 상기 마이크로콘트롤러에 전기적으로 결합된 기능핀인 다수의 제3핀을 제공하는 단계로 구성되고, 상기 제1핀, 제2핀 및 상기 다수의 제3핀의 수가 3개 이상이고 상기 데이타 버스의 버스폭 보다 작거나 같음을 특징으로 하는 집적회로 패키지의 마이크로콘트롤러 작동방법.
  16. 제15항에 있어서, 상기 각 다수의 제3핀이 입력전용핀 또는 입력/출력핀의 하나임을 특징으로 하는 방법.
  17. 제15항에 있어서, 상기 각 다수의 제3핀의 하나의 해당 핀에 대한 기능을 결정하기 위하여 상기 각 다수의 제3핀에 결합되고 상기 데이타 버스에 결합되는 하나 이상의 구성회로를 제공하는 단계를 포함함을 특징으로 하는 방법.
  18. 제17항에 있어서, 상기 각 다수의 제3핀의 하나의 해당 핀을 위한 기능을 결정하는 단계가 상기 다수의 제3핀의 하나의 해당 핀을 상기 하나 이상의 구성회로중 상기 이네이블된 하나의 구성회로에 결합된 기능을 갖도록 할 때에만 상기 각 다수의 제3핀을 위한 상기 하나 이상의 구성회로중 하나만을 이네이블시키는 단계로 구성됨을 특징으로 하는 방법.
  19. 제17항에 있어서, 상기 구성회로중의 하나가 이네이블될 때에 상기 다수의 제3핀의 상기 하나의 해당 핀과 상기 마이크로콘트롤러사이에 데이타를 전송하기 위하여 상기 각 구성회로와 상기 다수의 제3핀중 하나의 해당핀에 독립적인 기능라인을 결합하는 단계를 포함함을 특징으로 하는 방법.
  20. 제17항에 있어서, 상기 각 다수의 제3핀을 위한 기능을 결정하기 위하여 상기 각 구성회로를 이네이블 및 디세이블시키도록 상기 데이타 버스에 제어레지스터를 결합시키는 단계를 포함함을 특징으로 하는 방법.
  21. 제19항에 있어서, 상기 구성회로가 이네이블되고 상기 구성회로가 디세이블되는 것이 요구될 때 상기 마이크로콘트롤러로부터 상기 제어레지스터로 신호를 보내기 위하여 상기 제어레지스터와 상기 마이크로콘트롤러에 신호버스를 결합시키는 단계를 포함함을 특징으로 하는 방법.
  22. 제20항에 있어서, 상기 이네이블 및 디세이블신호의 하나를 상기 각 구성회로에 전송하기 위하여 상기 데이타 버스와 상기 각 구성회로에 제어신호라인을 결합시키는 단계를 포함함을 특징으로 하는 방법.
  23. 제20항에 있어서, 상기 제어레지스터가 알려진 논리상태를 고정할 수 있는 장치임을 특징으로 하는 방법.
  24. 제20항에 있어서, 상기 제어레지스터가 메모리장치임을 특징으로 하는 방법.
  25. 집적회로 패키지의 마이크로콘트롤러를 작동시키는 방법에 있어서, 데이타 버스를 갖는 마이크로콘트롤러가 구비된 IC 칩을 제공하는 단계, 상기 마이크로콘트롤러에 전기적으로 결합되어 전원핀으로서 사용되는 제1핀을 제공하는 단계, 상기 마이크로콘트롤러에 전기적으로 결합되어 접지핀으로서 사용되는 제2핀을 제공하는 단계와, 상기 마이크로콘트롤러에 전기적으로 결합된 기능핀인 다수의 제3핀을 제공하는 단계로 구성되고, 상기 제1핀, 제2핀 및 상기 다수의 제3핀의 수가 3개 이상이고 상기 데이타 버스의 버스폭 보다 작거나 같으며, 상기 각 다수의 제3핀의 하나의 해당 핀에 대한 기능을 결정하기 위하여 상기 각 다수의 제3핀에 결합되고 상기 데이타 버스에 결합되는 하나 이상의 구성회로를 제공하는 단계가 구성되어 있고, 상기 각 다수의 제3핀을 위한 상기 하나 이상의 구성회로중 단 하나가 상기 다수의 제3핀중 하나의 해당 핀을 이네이블된 상기 하나 이상의 구성회로중 상기 하나의 구성회로에 결합된 기능에 맞추어 구성될 때 이네이블되며, 상기 구성회로중의 하나가 이네이블될 때에 상기 다수의 제3핀의 상기 하나의 해당 핀과 상기 마이크로콘트롤러사이에 데이타를 전송하기 위하여 상기 각 구성회로와 상기 다수의 제3핀중 하나의 해당핀에 독립적인 기능라인을 결합시키는 단계, 상기 각 다수의 제3핀을 위한 기능을 결정하기 위하여 상기 각 구성회로를 이네이블 및 디세이블시키도록 상기 데이타 버스에 제어레지스터를 결합시키는 단계, 상기 이네이블 및 디세이블신호의 하나를 상기 각 구성회로에 전송하기 위하여 상기 데이타 버스와 상기 각 구성회로에 제어신호라인을 결합시키는 단계와, 상기 구성회로가 이네이블되고 상기 구성회로가 디세이블되는 것이 요구될 때 상기 마이크로콘트롤러로부터 상기 제어레지스터로 신호를 보내기 위하여 상기 제어레지스터와 상기 마이크로콘트롤러에 신호버스를 결합시키는 단계으로 구성됨을 특징으로 하는 집적회로 패키지의 마이크로콘트롤러 작동방법.
  26. 제25항에 있어서, 상기 각 다수의 제3핀이 입력전용핀 또는 입력/출력핀의 하나임을 특징으로 하는 방법.
  27. 제25항에 있어서, 상기 제어레지스터가 알려진 논리상태를 고정할 수 있는 장치임을 특징으로 하는 방법.
  28. 제25항에 있어서, 상기 제어레지스터가 메모리장치임을 특징으로 하는 방법.
KR1019980700517A 1996-05-24 1997-04-11 I/o핀이n이하인n-비트데이타버스폭을갖는마이크로콘트롤러와그방법 KR100299149B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US08/644916 1996-05-24
US08/644,916 US5847450A (en) 1996-05-24 1996-05-24 Microcontroller having an n-bit data bus width with less than n I/O pins
US8/644916 1996-05-24
PCT/US1997/007243 WO1997045870A1 (en) 1996-05-24 1997-04-11 A microcontroller having an n-bit data bus width with less than n i/o pins and a method therefor

Publications (2)

Publication Number Publication Date
KR19990035856A KR19990035856A (ko) 1999-05-25
KR100299149B1 true KR100299149B1 (ko) 2001-10-29

Family

ID=24586883

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980700517A KR100299149B1 (ko) 1996-05-24 1997-04-11 I/o핀이n이하인n-비트데이타버스폭을갖는마이크로콘트롤러와그방법

Country Status (8)

Country Link
US (3) US5847450A (ko)
EP (2) EP1548607B1 (ko)
JP (1) JPH11509950A (ko)
KR (1) KR100299149B1 (ko)
DE (1) DE69732889T2 (ko)
ES (1) ES2432358T3 (ko)
TW (1) TW347493B (ko)
WO (1) WO1997045870A1 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1154353A1 (en) * 2000-05-09 2001-11-14 Cradle Technologies Configurable i/o circuitry defining virtual ports
JP4614501B2 (ja) * 2000-05-22 2011-01-19 クレイドル・テクノロジーズ １以上の仮想ポートを規定する構成回路および集積回路
US7171542B1 (en) * 2000-06-19 2007-01-30 Silicon Labs Cp, Inc. Reconfigurable interface for coupling functional input/output blocks to limited number of i/o pins
GB2383856A (en) * 2002-01-08 2003-07-09 Nec Technologies Multi-use pins on ASIC
JP2003296296A (ja) * 2002-01-30 2003-10-17 Oki Electric Ind Co Ltd マイクロコントローラ
US6734579B1 (en) * 2002-07-24 2004-05-11 Apple Computer, Inc. System and method for activating a first device from a second device
US7069454B1 (en) * 2002-07-24 2006-06-27 Apple Computer, Inc. System and method for deactivating a first device from a second device
GB2411495A (en) * 2004-02-27 2005-08-31 Cyan Holdings Ltd Method and apparatus for generating configuration data
JP2005331560A (ja) * 2004-05-18 2005-12-02 Matsushita Electric Ind Co Ltd 画像信号処理装置
DE102005014133B3 (de) * 2005-03-29 2006-06-14 Bernhard Engl Integrierte Schaltung mit Mischsignal-Eindrahtschnittstelle und Verfahren zu ihrem Betrieb
US8130560B1 (en) * 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US20070162630A1 (en) * 2005-12-07 2007-07-12 Tsan-Bih Tang Single-chip multiple-microcontroller package structure
US20070162663A1 (en) * 2005-12-07 2007-07-12 Tsan-Bih Tang Single-chip multiple-microcontroller package structure
US7376020B2 (en) 2005-12-13 2008-05-20 Microchip Technology Incorporated Memory using a single-node data, address and control bus
US7624211B2 (en) * 2007-06-27 2009-11-24 Micron Technology, Inc. Method for bus width negotiation of data storage devices
KR101701729B1 (ko) 2010-03-18 2017-02-22 코닌클리케 필립스 엔.브이. 고체 조명 기구의 디밍 범위를 증가시키는 방법 및 장치
ES2832736T3 (es) 2010-05-17 2021-06-11 Signify Holding Bv Método y aparato para detectar y corregir el funcionamiento inadecuado del atenuador
TWI632306B (zh) 2016-09-10 2018-08-11 本土股份有限公司 Clutch structure
US10509750B2 (en) * 2017-07-24 2019-12-17 American Megatrends International, Llc System and method for controlling multi-function pins in management controller stack

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5463249A (en) * 1991-11-27 1995-10-31 Hitachi, Ltd. Electronic circuit system unit with wiring substrate

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4349870A (en) * 1979-09-05 1982-09-14 Motorola, Inc. Microcomputer with programmable multi-function port
US4742215A (en) * 1986-05-07 1988-05-03 Personal Computer Card Corporation IC card system
US4866508A (en) * 1986-09-26 1989-09-12 General Electric Company Integrated circuit packaging configuration for rapid customized design and unique test capability
JPH0328985A (ja) 1989-06-26 1991-02-07 Nec Corp マイクロコンピュータ
JPH087910Y2 (ja) * 1989-11-20 1996-03-06 株式会社エス・エヌ・ケイ テレビゲーム機用メモリカートリッジ
JPH0554153A (ja) 1991-08-29 1993-03-05 Mitsubishi Electric Corp 半導体集積回路装置
US5386579A (en) 1991-09-16 1995-01-31 Integrated Device Technology, Inc. Minimum pin-count multiplexed address/data bus with byte enable and burst address counter support microprocessor transmitting byte enable signals on multiplexed address/data bus having burst address counter for supporting signal datum and burst transfer
JPH05166391A (ja) 1991-12-17 1993-07-02 Mitsubishi Electric Corp メモリ装置
JPH06168345A (ja) 1992-11-27 1994-06-14 Funai Electric Co Ltd マイコン入出力装置
JPH06314345A (ja) * 1993-04-30 1994-11-08 Hoabanteientsuu Guufuun Yuushienkonshii Ｃｐｕ直列式インタフェース処理法及びその装置
JPH06348867A (ja) * 1993-06-04 1994-12-22 Hitachi Ltd マイクロコンピュータ
US5502333A (en) * 1994-03-30 1996-03-26 International Business Machines Corporation Semiconductor stack structures and fabrication/sparing methods utilizing programmable spare circuit
US5787299A (en) 1994-09-16 1998-07-28 Philips Electronics North American Corporation Pin selection system for microcontroller having multiplexer selects between address/data signals and special signals produced by special function device
US5574894A (en) * 1994-11-03 1996-11-12 Motorola, Inc. Integrated circuit data processor which provides external sensibility of internal signals during reset

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5463249A (en) * 1991-11-27 1995-10-31 Hitachi, Ltd. Electronic circuit system unit with wiring substrate

Also Published As

Publication number Publication date
JPH11509950A (ja) 1999-08-31
TW347493B (en) 1998-12-11
DE69732889D1 (de) 2005-05-04
US20030074509A1 (en) 2003-04-17
EP0843893B1 (en) 2005-03-30
DE69732889T2 (de) 2006-02-23
EP1548607B1 (en) 2013-08-21
EP1548607A2 (en) 2005-06-29
US6483183B1 (en) 2002-11-19
EP0843893A4 (en) 2000-10-04
EP1548607A3 (en) 2007-10-17
WO1997045870A1 (en) 1997-12-04
KR19990035856A (ko) 1999-05-25
US5847450A (en) 1998-12-08
ES2432358T3 (es) 2013-12-02
EP0843893A1 (en) 1998-05-27
US6696316B2 (en) 2004-02-24

Similar Documents

Publication Publication Date Title
KR100299149B1 (ko) I/o핀이n이하인n-비트데이타버스폭을갖는마이크로콘트롤러와그방법
US6975138B2 (en) Method and apparatus for universal program controlled bus architecture
US6504399B2 (en) Method and apparatus for universal program controlled bus architecture
US5949982A (en) Data processing system and method for implementing a switch protocol in a communication system
US20070255882A1 (en) I/O and memory bus system for DFPS and units with two- or multi-dimensional programmable cell architectures
US5381529A (en) Shift register with dual clock inputs for receiving and sending information between I/O channels and host based on external and internal clock inputs respectively
CA2446983A1 (en) Programmable logic device including programmable interface core and central processing unit
JPH07182078A (ja) データ処理システムおよび動作方法
US20080120058A1 (en) Multi-cpu mobile terminal and multi-cpu test system and method
KR20020017033A (ko) 라우터의 자동 설정 장치 및 방법
USRE43619E1 (en) Universal computer architecture
US7076745B2 (en) Semiconductor integrated circuit device
US5426432A (en) IC card
US6580288B1 (en) Multi-property microprocessor with no additional logic overhead to shared pins
US5649219A (en) Microcomputer having a region definable by user
EP0976055B1 (en) Data-path architecture for speed
JP3310482B2 (ja) マイクロコンピュータ
KR100213266B1 (ko) 테스트 회로를 갖는 반도체장치
JPH1027492A (ja) 不揮発性記憶装置のためのデータ入力／出力管理装置、ならびに、メモリに書込むべき入力データとメモリから読出すべき出力データとを管理するための方法
JP2002108842A (ja) モード切替回路
US6784691B2 (en) Integrated circuit having a connection pad for stipulating one of a plurality of organization forms, and method for operating the circuit
CN113741274A (zh) 一种spi扩展电路
JPH10289199A (ja) 拡張バス・インタフェース制御装置および制御方法
JP2003099389A (ja) 情報処理装置
JP2004220077A (ja) シリアルインターフェース回路および半導体集積回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130524

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20140527

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20150526

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20160526

Year of fee payment: 16

EXPY Expiration of term