JPH06314345A - Ｃｐｕ直列式インタフェース処理法及びその装置 - Google Patents
Ｃｐｕ直列式インタフェース処理法及びその装置Info
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- JPH06314345A JPH06314345A JP5103919A JP10391993A JPH06314345A JP H06314345 A JPH06314345 A JP H06314345A JP 5103919 A JP5103919 A JP 5103919A JP 10391993 A JP10391993 A JP 10391993A JP H06314345 A JPH06314345 A JP H06314345A
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Abstract
(57)【要約】
【目的】 インタフェース処理法及びその装置に関し、
特にＣＰＵを中心とした直列式インタフェース処理法及
びその装置を提供することを目的とする。 【構成】 ＣＰＵインタフェース処理において、ＣＰＵ
４１によって交互に出力されるデータパルス信号及びト
リガ信号を含んだ混合直列信号を、それぞれ直列−並列
データ変換処理及びデバウンス処理によって、並列デー
タ信号Ｄ０−Ｄ７と該混合直列信号から分離されたトリ
ガ（ＴＧＲ）信号を得るようにすることを特徴とし、こ
れにより該ＣＰＵ４１の所定の周辺回路装置４３と連接
するピン数を大幅に減少できるよう構成する。
特にＣＰＵを中心とした直列式インタフェース処理法及
びその装置を提供することを目的とする。 【構成】 ＣＰＵインタフェース処理において、ＣＰＵ
４１によって交互に出力されるデータパルス信号及びト
リガ信号を含んだ混合直列信号を、それぞれ直列−並列
データ変換処理及びデバウンス処理によって、並列デー
タ信号Ｄ０−Ｄ７と該混合直列信号から分離されたトリ
ガ（ＴＧＲ）信号を得るようにすることを特徴とし、こ
れにより該ＣＰＵ４１の所定の周辺回路装置４３と連接
するピン数を大幅に減少できるよう構成する。
Description
【０００１】
【産業上の利用分野】本発明はインタフェース処理法お
よびその装置に関し、特にＣＰＵを中心とした直列式イ
ンタフェース処理法およびその装置に関する。
よびその装置に関し、特にＣＰＵを中心とした直列式イ
ンタフェース処理法およびその装置に関する。
【０００２】
【従来の技術】従来のＣＰＵ (Central Processing Uni
t)におけるインタフェースは並列式インタフェースによ
り処理制御されており、ＣＰＵおよび音声合成器を備え
たシステムを例に取ると、従来のＣＰＵインタフェース
電気回路ブロック図である図６に示す如く、ＣＰＵ１１
と音声合成器１３の間に信号ラインが１０本もあって、
音声合成器１３のピンＤ０〜Ｄ７はアドレスラインで音
声合成器１３内の音声区域を選択し、ピンＴＧＲはトリ
ガ信号ラインでＣＰＵ１１から発して、該音声合成器１
３をトリガしてアドレスの指定区域の音声を出力させる
のであり、ピンＢＵＳＹは音声合成器１３から出力され
てＣＰＵへ現在の音声合成器１３の出力状態を通知し、
次の音声アドレス信号の出力タイミングを決定するよう
にしている。
t)におけるインタフェースは並列式インタフェースによ
り処理制御されており、ＣＰＵおよび音声合成器を備え
たシステムを例に取ると、従来のＣＰＵインタフェース
電気回路ブロック図である図６に示す如く、ＣＰＵ１１
と音声合成器１３の間に信号ラインが１０本もあって、
音声合成器１３のピンＤ０〜Ｄ７はアドレスラインで音
声合成器１３内の音声区域を選択し、ピンＴＧＲはトリ
ガ信号ラインでＣＰＵ１１から発して、該音声合成器１
３をトリガしてアドレスの指定区域の音声を出力させる
のであり、ピンＢＵＳＹは音声合成器１３から出力され
てＣＰＵへ現在の音声合成器１３の出力状態を通知し、
次の音声アドレス信号の出力タイミングを決定するよう
にしている。
【０００３】そして、ある手動によるトリガ制御、或い
はトリガ信号が周波数グリッチパルスを生じさせる可能
性がある情況の下では、必ず不安定なトリガ信号を先に
デバウンス（DEBOUNCE) 処理させるのであり、デバウン
ス処理電気回路図である図７、およびその処理前後の信
号波形表示図である図８を併せて参照すれば、図７から
分かるように、トリガ信号ＴＧＲがデバウンス回路２１
をへて処理されるとＴＧＲ１になり、さらに図８からそ
の処理前後の波形を比べて見ると、該ＴＧＲ信号にバウ
ンシング信号（BOUNCING SIGNAL)があれば、該デバウン
シング回路２１処理を経るとバウンシング信号３１を無
視することができ、かつ該ＴＧＲ信号をある時間Ｔ１安
定されれば、上昇エッジデバウンス (RISING EDGE DEBO
UNCE) を完成して該ＴＧＲ１信号が高電位になる。同様
に、該ＴＧＲ信号が終了する前に、またもバウンシング
信号の発生する可能性があって、該デバウンス処理によ
りバウンシング信号３３を無視して、該バウンシング情
況が終了してある時間Ｔ２をへると、下降エッジデバウ
ンス（FALLING EDGE DEBOUNCE)を完成して、上記安定中
の周波数グリッチパルス３２が、該デバウンス回路２１
の作用により不当なトリガなどから誤った動作を生じな
いようにする。
はトリガ信号が周波数グリッチパルスを生じさせる可能
性がある情況の下では、必ず不安定なトリガ信号を先に
デバウンス（DEBOUNCE) 処理させるのであり、デバウン
ス処理電気回路図である図７、およびその処理前後の信
号波形表示図である図８を併せて参照すれば、図７から
分かるように、トリガ信号ＴＧＲがデバウンス回路２１
をへて処理されるとＴＧＲ１になり、さらに図８からそ
の処理前後の波形を比べて見ると、該ＴＧＲ信号にバウ
ンシング信号（BOUNCING SIGNAL)があれば、該デバウン
シング回路２１処理を経るとバウンシング信号３１を無
視することができ、かつ該ＴＧＲ信号をある時間Ｔ１安
定されれば、上昇エッジデバウンス (RISING EDGE DEBO
UNCE) を完成して該ＴＧＲ１信号が高電位になる。同様
に、該ＴＧＲ信号が終了する前に、またもバウンシング
信号の発生する可能性があって、該デバウンス処理によ
りバウンシング信号３３を無視して、該バウンシング情
況が終了してある時間Ｔ２をへると、下降エッジデバウ
ンス（FALLING EDGE DEBOUNCE)を完成して、上記安定中
の周波数グリッチパルス３２が、該デバウンス回路２１
の作用により不当なトリガなどから誤った動作を生じな
いようにする。
【０００４】しかし、現今のＣＰＵシステムにおいて、
ＣＰＵの各周辺装置に対する制御方式は、ほとんどが並
列式インタフェース制御を採用しており、ＣＰＵおよび
その周辺装置のピンが数多くなって、インタフェースの
配線も煩雑きわまりなく、今後のＣＰＵがさらに飛躍的
に多機能なものに発展すると思えば、各周辺装置の必要
とするシグナルピンが多くなることからネックとなっ
て、該ＣＰＵの拡張性、実行困難度、全体線路の複雑程
度およびコストに頗る不利となる。
ＣＰＵの各周辺装置に対する制御方式は、ほとんどが並
列式インタフェース制御を採用しており、ＣＰＵおよび
その周辺装置のピンが数多くなって、インタフェースの
配線も煩雑きわまりなく、今後のＣＰＵがさらに飛躍的
に多機能なものに発展すると思えば、各周辺装置の必要
とするシグナルピンが多くなることからネックとなっ
て、該ＣＰＵの拡張性、実行困難度、全体線路の複雑程
度およびコストに頗る不利となる。
【０００５】
【発明が解決しようとする課題】上記従来のＣＰＵイン
タフェース処理における問題点に鑑み、本発明は、ＣＰ
Ｕにおける周辺装置制御ピンを大幅に減少して電気接線
の複雑さを解消し、同時にＣＰＵにより大きな発展スペ
ースを与えることができるＣＰＵ直列式インタフェース
処理法及びその装置を提供することを目的とする。
タフェース処理における問題点に鑑み、本発明は、ＣＰ
Ｕにおける周辺装置制御ピンを大幅に減少して電気接線
の複雑さを解消し、同時にＣＰＵにより大きな発展スペ
ースを与えることができるＣＰＵ直列式インタフェース
処理法及びその装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、ＣＰＵインタフェース処理において、Ｃ
ＰＵによって交互に出力されるデータパルス信号及びト
リガ信号を含んだ混合直列信号を、それぞれ直列−並列
データ変換処理及びデバウンス処理によって、並列デー
タ信号と該混合直列信号から分離されたトリガ信号を得
るようにすることを特徴とし、これにより該ＣＰＵの所
定数の周辺回路装置と連接するピン数を大幅に減少でき
るようにした処理法を；ＣＰＵから出力される混合直列
信号の中に含まれる直列データ信号を、並列データ信号
に変換する直列−並列データ変換回路と、該混合直列信
号の中に含まれるパルス形態のデータ信号を無視してト
リガ信号だけを選出するデバウンス回路によって形成さ
れて、システム中の上記ＣＰＵ及び周辺回路装置間に設
けられ、該周辺回路装置が上記直列−並列データ変換回
路から出力する並列データ信号、及びデバウンス回路か
ら出力されるトリガ信号を受けるよう上記ＣＰＵに制御
されて、該ＣＰＵが一つのピンで多ビットのデータ信号
及びトリガ信号を出力できるようにした処理装置；によ
り実行するように構成される。
め、本発明は、ＣＰＵインタフェース処理において、Ｃ
ＰＵによって交互に出力されるデータパルス信号及びト
リガ信号を含んだ混合直列信号を、それぞれ直列−並列
データ変換処理及びデバウンス処理によって、並列デー
タ信号と該混合直列信号から分離されたトリガ信号を得
るようにすることを特徴とし、これにより該ＣＰＵの所
定数の周辺回路装置と連接するピン数を大幅に減少でき
るようにした処理法を；ＣＰＵから出力される混合直列
信号の中に含まれる直列データ信号を、並列データ信号
に変換する直列−並列データ変換回路と、該混合直列信
号の中に含まれるパルス形態のデータ信号を無視してト
リガ信号だけを選出するデバウンス回路によって形成さ
れて、システム中の上記ＣＰＵ及び周辺回路装置間に設
けられ、該周辺回路装置が上記直列−並列データ変換回
路から出力する並列データ信号、及びデバウンス回路か
ら出力されるトリガ信号を受けるよう上記ＣＰＵに制御
されて、該ＣＰＵが一つのピンで多ビットのデータ信号
及びトリガ信号を出力できるようにした処理装置；によ
り実行するように構成される。
【０００７】そして、処理法については、上記直列−並
列データ変換処理がデータパルス計数処理であるように
して、上記データパルス信号の形態が、データパルス数
を計数処理基準とするようにし、或いは上記直列−並列
データ変換処理がデータパルスのシフトレジスタ処理で
あるようにすると共に、上記データパルス信号の形態
が、データパルスのシーケンスレベルに、ＣＰＵより出
力したデータパルスと同周波数のクロックパルスを併合
してシフトレジスタ処理基準とするようにし；処理装置
については、上記デバウンス回路が単端縁のデバウンス
回路で形成されるようにし、上記直列−並列データ変換
回路をパルスカウンターで形成するようにしたり、また
はシフトレジスタで形成するようにしたりして、上記Ｃ
ＰＵが更に上記データパルス信号と同じ周波数のクロッ
ク信号出力機能を備えるようにすれば一層好ましくな
る。
列データ変換処理がデータパルス計数処理であるように
して、上記データパルス信号の形態が、データパルス数
を計数処理基準とするようにし、或いは上記直列−並列
データ変換処理がデータパルスのシフトレジスタ処理で
あるようにすると共に、上記データパルス信号の形態
が、データパルスのシーケンスレベルに、ＣＰＵより出
力したデータパルスと同周波数のクロックパルスを併合
してシフトレジスタ処理基準とするようにし；処理装置
については、上記デバウンス回路が単端縁のデバウンス
回路で形成されるようにし、上記直列−並列データ変換
回路をパルスカウンターで形成するようにしたり、また
はシフトレジスタで形成するようにしたりして、上記Ｃ
ＰＵが更に上記データパルス信号と同じ周波数のクロッ
ク信号出力機能を備えるようにすれば一層好ましくな
る。
【０００８】
【作用】上記のように構成された、本発明は、そのＣＰ
Ｕと周辺回路装置の間に設けられた処理装置に含まれる
直列−並列データ変換回路及びデバウンス回路により、
該ＣＰＵから交互に出力されるデータパルス信号及びト
リガ信号を含んだ混合直列信号を、それぞれ直列−並列
データ変換処理及びデバウンス処理して、一組の並列デ
ータ信号と該混合直列信号から分離されたトリガ信号を
得るようにして、該ＣＰＵの制御により該周辺回路装置
が直列−並列データ変換回路から出力する並列データ信
号、及びデバウンス回路から出力されるトリガ信号を受
け得るようにしているので、該ＣＰＵは僅かに２つのピ
ンで従来の１０もあるピンに取って変わり、元来の周辺
回路装置に対して正常の制御を行なうことができる。
Ｕと周辺回路装置の間に設けられた処理装置に含まれる
直列−並列データ変換回路及びデバウンス回路により、
該ＣＰＵから交互に出力されるデータパルス信号及びト
リガ信号を含んだ混合直列信号を、それぞれ直列−並列
データ変換処理及びデバウンス処理して、一組の並列デ
ータ信号と該混合直列信号から分離されたトリガ信号を
得るようにして、該ＣＰＵの制御により該周辺回路装置
が直列−並列データ変換回路から出力する並列データ信
号、及びデバウンス回路から出力されるトリガ信号を受
け得るようにしているので、該ＣＰＵは僅かに２つのピ
ンで従来の１０もあるピンに取って変わり、元来の周辺
回路装置に対して正常の制御を行なうことができる。
【０００９】そして、上記直列−並列データ変換処理が
データパルス計数処理であるようにして、上記データパ
ルス信号の形態が、データパルス数を計数処理基準とす
るようにし、或いは上記直列−並列データ変換処理がデ
ータパルスのシフトレジスタ処理であるようにすると共
に、上記データパルス信号の形態が、データパルスのシ
ーケンスレベルに、ＣＰＵより出力したデータパルスと
同周波数のクロックパルスを併合してシフトレジスタ処
理基準とするようにし；一方、上記デバウンス回路が単
端縁のデバウンス回路で形成されるようにし、上記直列
−並列データ変換回路をパルスカウンターで形成するよ
うにしたり、またはシフトレジスタで形成するようにし
たりして、上記ＣＰＵが更に上記データパルスシグナル
と同じ周波数のクロックシグナル出力機能を備えるよう
にすると、該ＣＰＵは従来より僅少のピンで元来の周辺
回路装置を正常に制御するばかりでなく、該ＣＰＵに現
在の動作状態を知らせて次のデータの出力タイミングを
判断決定させ、さらに作業能率を大幅に向上することが
できる。この発明の上記またはその他の目的、特徴およ
び利点は、図面を参照しての以下の実施例の詳細な説明
から一層あきらかとなろう。
データパルス計数処理であるようにして、上記データパ
ルス信号の形態が、データパルス数を計数処理基準とす
るようにし、或いは上記直列−並列データ変換処理がデ
ータパルスのシフトレジスタ処理であるようにすると共
に、上記データパルス信号の形態が、データパルスのシ
ーケンスレベルに、ＣＰＵより出力したデータパルスと
同周波数のクロックパルスを併合してシフトレジスタ処
理基準とするようにし；一方、上記デバウンス回路が単
端縁のデバウンス回路で形成されるようにし、上記直列
−並列データ変換回路をパルスカウンターで形成するよ
うにしたり、またはシフトレジスタで形成するようにし
たりして、上記ＣＰＵが更に上記データパルスシグナル
と同じ周波数のクロックシグナル出力機能を備えるよう
にすると、該ＣＰＵは従来より僅少のピンで元来の周辺
回路装置を正常に制御するばかりでなく、該ＣＰＵに現
在の動作状態を知らせて次のデータの出力タイミングを
判断決定させ、さらに作業能率を大幅に向上することが
できる。この発明の上記またはその他の目的、特徴およ
び利点は、図面を参照しての以下の実施例の詳細な説明
から一層あきらかとなろう。
【００１０】
【実施例】本発明の概要についてよく理解して頂くた
め、先ず以って、本発明のＣＰＵ直列式インタフェース
処理法を紹介する。すなわち、本発明のＣＰＵ直列式イ
ンタフェース処理法は、主として、ＣＰＵの出力するデ
ータ信号及び該データ信号に併せて送出されるトリガ信
号を、ピンにより直列方式によって出力するのであり、
該データ信号の伝送サイクル中に、該直列信号に対して
直列−並列変換処理を行なって並列のデータ信号を得る
一方、該直列信号をデバウンス処理に送って、パルス形
式の直列データ信号を無視してトリガ信号を得るように
する。
め、先ず以って、本発明のＣＰＵ直列式インタフェース
処理法を紹介する。すなわち、本発明のＣＰＵ直列式イ
ンタフェース処理法は、主として、ＣＰＵの出力するデ
ータ信号及び該データ信号に併せて送出されるトリガ信
号を、ピンにより直列方式によって出力するのであり、
該データ信号の伝送サイクル中に、該直列信号に対して
直列−並列変換処理を行なって並列のデータ信号を得る
一方、該直列信号をデバウンス処理に送って、パルス形
式の直列データ信号を無視してトリガ信号を得るように
する。
【００１１】そして、本発明の電気回路ブロック図であ
る図１に示す如く、本発明の処理装置は、ＣＰＵ４１、
周辺回路装置４３、直列−並列データ変換回路４５、及
びデバウンス回路４７を含み、該ＣＰＵ４１は連接ピン
ＭＩＸにより、直列式に二種形態のシグナルを出力し、
一つが直列のデータパルス信号であって、もう一つがト
リガ信号であり、該両種信号は交互式に送出されるもの
で、あるデータパルス信号が出力されると、続いてそれ
に対応するトリガ信号が出力され、そして、該データパ
ルス信号が出力した時に、該直列−並列データ変換回路
４５が起動して、直列に出力されるデータ信号を並列デ
ータ信号Ｄ０−Ｄ７に変換する。同様に、該データ信号
はパルスの形態を呈しているので、デバウンス回路４７
は作動せずに、該データ信号が出力完了してから該トリ
ガ信号が送り出され、もしも、該デバウンス回路４７の
有効動作サイクルが２０msであるとすると、各データパ
ルスサイクルは必ず２０msよりも小さく、かつトリガ信
号サイクルは２０msよりも大きく、したがって、トリガ
信号は該デバウンス回路４７をしてＴＧＲ信号を出力さ
せるのである。また、該デバウンス回路４７は単端縁の
デバウンス方式を選択することができ、即ち上昇エッジ
或いは下降エッジしてそのうちの一つをトリガし、こう
すればトリガ信号が消失しても該デバウンス回路４７が
出力せずに、直ちに次のデータ信号を出力させることが
できて、トリガ信号が消失した後のエッジデバウンスを
待つ時間の浪費を節減することができる。それ故、上記
により直列−並列データ変換回路４５から出力された並
列データ信号Ｄ０−Ｄ７、およびデバウンス回路４７か
ら出力されたトリガ信号ＴＧＲを周辺回路装置４３に送
って、該ＣＰＵをして僅かに２つのピンで従来の１０も
あるピンに取って変わり、周辺回路装置４３に対して正
常の制御を行なわせる目的を達成させることができる。
る図１に示す如く、本発明の処理装置は、ＣＰＵ４１、
周辺回路装置４３、直列−並列データ変換回路４５、及
びデバウンス回路４７を含み、該ＣＰＵ４１は連接ピン
ＭＩＸにより、直列式に二種形態のシグナルを出力し、
一つが直列のデータパルス信号であって、もう一つがト
リガ信号であり、該両種信号は交互式に送出されるもの
で、あるデータパルス信号が出力されると、続いてそれ
に対応するトリガ信号が出力され、そして、該データパ
ルス信号が出力した時に、該直列−並列データ変換回路
４５が起動して、直列に出力されるデータ信号を並列デ
ータ信号Ｄ０−Ｄ７に変換する。同様に、該データ信号
はパルスの形態を呈しているので、デバウンス回路４７
は作動せずに、該データ信号が出力完了してから該トリ
ガ信号が送り出され、もしも、該デバウンス回路４７の
有効動作サイクルが２０msであるとすると、各データパ
ルスサイクルは必ず２０msよりも小さく、かつトリガ信
号サイクルは２０msよりも大きく、したがって、トリガ
信号は該デバウンス回路４７をしてＴＧＲ信号を出力さ
せるのである。また、該デバウンス回路４７は単端縁の
デバウンス方式を選択することができ、即ち上昇エッジ
或いは下降エッジしてそのうちの一つをトリガし、こう
すればトリガ信号が消失しても該デバウンス回路４７が
出力せずに、直ちに次のデータ信号を出力させることが
できて、トリガ信号が消失した後のエッジデバウンスを
待つ時間の浪費を節減することができる。それ故、上記
により直列−並列データ変換回路４５から出力された並
列データ信号Ｄ０−Ｄ７、およびデバウンス回路４７か
ら出力されたトリガ信号ＴＧＲを周辺回路装置４３に送
って、該ＣＰＵをして僅かに２つのピンで従来の１０も
あるピンに取って変わり、周辺回路装置４３に対して正
常の制御を行なわせる目的を達成させることができる。
【００１２】続いて、本発明の実行方式についてもっと
詳しく説明する。即ち、本発明の第１の実施例表示図で
ある図２、及び該第１の実施例の信号波形図である図３
を併せて参照すれば、該直列−並列データ変換回路４５
はパルスカウンター４５１であって、そのＣＰＵ４１の
連接ピンＭＩＸによって出力される信号は計数用のパル
ス信号であり、例えば８ビットのデータを例にすると、
０−２５５個の直列パルスを使用して、８ビットの並列
データ信号Ｄ０−Ｄ７を得ることができる。そのデバウ
ンス回路４７１はＭＩＸから出力された信号をデバウン
ス処理に送ってＴＧＲ信号を得ると共に、該ＴＧＲ信号
を利用してＲＥＳＥＴリセットパルス信号を得て、該パ
ルスカウンター４５１をリセットして新たに次のデータ
について計数を行なわせ、かつ並列データ信号Ｄ０−Ｄ
７及びトリガ信号ＴＧＲにより該周辺回路装置４３を制
御することができる。また、該周辺回路装置４３のＣＰ
Ｕ４１に応答するＢＵＳＹシグナルは、ＣＰＵ４１に現
在の動作状態を知らせて次のデータの出力タイミングを
判断させて送り出させるのである。
詳しく説明する。即ち、本発明の第１の実施例表示図で
ある図２、及び該第１の実施例の信号波形図である図３
を併せて参照すれば、該直列−並列データ変換回路４５
はパルスカウンター４５１であって、そのＣＰＵ４１の
連接ピンＭＩＸによって出力される信号は計数用のパル
ス信号であり、例えば８ビットのデータを例にすると、
０−２５５個の直列パルスを使用して、８ビットの並列
データ信号Ｄ０−Ｄ７を得ることができる。そのデバウ
ンス回路４７１はＭＩＸから出力された信号をデバウン
ス処理に送ってＴＧＲ信号を得ると共に、該ＴＧＲ信号
を利用してＲＥＳＥＴリセットパルス信号を得て、該パ
ルスカウンター４５１をリセットして新たに次のデータ
について計数を行なわせ、かつ並列データ信号Ｄ０−Ｄ
７及びトリガ信号ＴＧＲにより該周辺回路装置４３を制
御することができる。また、該周辺回路装置４３のＣＰ
Ｕ４１に応答するＢＵＳＹシグナルは、ＣＰＵ４１に現
在の動作状態を知らせて次のデータの出力タイミングを
判断させて送り出させるのである。
【００１３】図４は、本発明の第２の実施例表示図であ
って、その直列−並列データ変換回路４５はデータのフ
リップフロップを直列して形成したシフトレジスタ４５
３であり、ＣＰＵ４１１から送られるクロックＣＬＫ信
号にマッチして、直接直列データをシフトレジスタ方式
で並列データに変換し、例えば８ビットデータを例に上
げると、上記の計数方式によれば２５６個のパルスを連
続接収するので尚も使用できるであろうが、もしも１６
ビット或いは更にビット数多いデータであると、計数に
時間を過度に浪費される。したがって、シフトレジスタ
方式によれば、１６ビットのデータは１６個のパルスを
接収する時間だけで済むので効率が大いに向上し、その
他動作は大体上記第１の実施例と同様であるが、該デバ
ウンス回路４７１はリセット信号ＲＥＳＥＴを出力する
必要がなくなり、ＣＰＵ４１１から出力されるＣＬＫ信
号により直接シーケンス制御をして、余計に１つのＣＬ
Ｋピンを使用したものも、これにより効率が大幅に向上
するのである。そして、本実施例と関連ある信号シーケ
ンスは、第２の実施例の信号波形図である図５に示すよ
うに、図３で示した第１の実施例の信号波形と最も違う
所は、第２の実施例におけるデバウンス処理は図５で示
すＴ３時間遅延の上昇エッジデバウンスであって、図３
で示した信号波形の上昇下降エッジデバウンスではな
く、したがって、図５において、ＭＩＸより出力された
トリガ信号が８１の所で低電位に下降した時、デバウン
ス回路４７１が直ちに信号ＴＧＲを出力して応答し、Ｃ
ＰＵ４１１がすぐに次のデータを出力することができ
て、これにより作業効率を向上することができる。
って、その直列−並列データ変換回路４５はデータのフ
リップフロップを直列して形成したシフトレジスタ４５
３であり、ＣＰＵ４１１から送られるクロックＣＬＫ信
号にマッチして、直接直列データをシフトレジスタ方式
で並列データに変換し、例えば８ビットデータを例に上
げると、上記の計数方式によれば２５６個のパルスを連
続接収するので尚も使用できるであろうが、もしも１６
ビット或いは更にビット数多いデータであると、計数に
時間を過度に浪費される。したがって、シフトレジスタ
方式によれば、１６ビットのデータは１６個のパルスを
接収する時間だけで済むので効率が大いに向上し、その
他動作は大体上記第１の実施例と同様であるが、該デバ
ウンス回路４７１はリセット信号ＲＥＳＥＴを出力する
必要がなくなり、ＣＰＵ４１１から出力されるＣＬＫ信
号により直接シーケンス制御をして、余計に１つのＣＬ
Ｋピンを使用したものも、これにより効率が大幅に向上
するのである。そして、本実施例と関連ある信号シーケ
ンスは、第２の実施例の信号波形図である図５に示すよ
うに、図３で示した第１の実施例の信号波形と最も違う
所は、第２の実施例におけるデバウンス処理は図５で示
すＴ３時間遅延の上昇エッジデバウンスであって、図３
で示した信号波形の上昇下降エッジデバウンスではな
く、したがって、図５において、ＭＩＸより出力された
トリガ信号が８１の所で低電位に下降した時、デバウン
ス回路４７１が直ちに信号ＴＧＲを出力して応答し、Ｃ
ＰＵ４１１がすぐに次のデータを出力することができ
て、これにより作業効率を向上することができる。
【００１４】
【発明の効果】上記のように構成された、本発明は、以
下のような効果がある。（１）ＣＰＵはごく少ないピン
を利用して、元来多数のピンによって始めて出力され得
るデータ信号を伝送することができる。（２）データ信
号に対応するトリガ信号を応答出力するので、ピンを節
減することができる。（３）ＣＰＵのピンを節減したこ
とから、集積回路の実行およびコストに好ましい影響を
もたらし、相対的に配線の複雑さを大いに低減する。
（４）周辺装置に対する制御ピンが減少したので、ＣＰ
Ｕが更に多くの周辺装置を制御をすることができ、この
概念から将来、機能をもっと強化されたＣＰＵを研究開
発するに当たり決定的な影響を与える。
下のような効果がある。（１）ＣＰＵはごく少ないピン
を利用して、元来多数のピンによって始めて出力され得
るデータ信号を伝送することができる。（２）データ信
号に対応するトリガ信号を応答出力するので、ピンを節
減することができる。（３）ＣＰＵのピンを節減したこ
とから、集積回路の実行およびコストに好ましい影響を
もたらし、相対的に配線の複雑さを大いに低減する。
（４）周辺装置に対する制御ピンが減少したので、ＣＰ
Ｕが更に多くの周辺装置を制御をすることができ、この
概念から将来、機能をもっと強化されたＣＰＵを研究開
発するに当たり決定的な影響を与える。
【図１】本発明の電気回路ブロック図である。
【図２】本発明による第１の実施例を示したブロック図
である。
である。
【図３】図２の信号波形図である。
【図４】本発明による第２の実施例を示したブロック図
である。
である。
【図５】図４の信号波形図である。
【図６】従来のＣＰＵインタフェースの一例を示したブ
ロック図である。
ロック図である。
【図７】デバウンス処理回路の説明図（１）である。
【図８】デバウンス処理回路の説明図（２）である。
１１，４１…ＣＰＵ １３…音声合成器 ４３…周辺回路装置 ４５…直列−並列データ変換回路 ４７，４７１，４７３…デバウンス回路 ４５１…カウンター ４５３…シフトレジスタ
Claims (10)
- 【請求項１】 ＣＰＵインタフェース処理において、Ｃ
ＰＵ（４１）によって交互に出力されるデータパルス信
号及びトリガ信号を含んだ混合直列信号を、それぞれ直
列−並列データ変換処理及びデバウンス処理によって、
並列データ信号（Ｄ０−Ｄ７）と該混合直列信号から分
離されたトリガ（ＴＧＲ）信号を得るようにすることを
特徴とし、これにより該ＣＰＵ（４１）の所定数の周辺
回路装置（４３）と連接するピン数を減少できるように
してなるＣＰＵ直列インタフェース処理法。 - 【請求項２】 上記直列−並列データ変換処理がデータ
パルス計数処理であるようにしてなる請求項１記載のＣ
ＰＵ直列インタフェース処理法。 - 【請求項３】 上記データパルス信号の形態が、データ
パルス数を計数処理基準とするようにしてなる請求項２
記載のＣＰＵ直列インタフェース処理法。 - 【請求項４】 上記直列−並列データ変換処理がデータ
パルスのシフトレジスタ処理であるようにしてなる請求
項１記載のＣＰＵ直列インタフェース処理法。 - 【請求項５】 上記データパルス信号の形態が、データ
パルスのシーケンスレベルに、ＣＰＵより出力したデー
タパルスと同周波数のクロックパルスを併合してシフト
レジスタ処理基準とするようにしてなる請求項４記載の
ＣＰＵ直列インタフェース処理法。 - 【請求項６】 ＣＰＵ（４１）から出力される混合直列
信号の中に含まれる直列データ信号を、並列データ信号
に変換する直列−並列データ変換回路（４５）と、該混
合直列信号の中に含まれるパルス形態のデータ信号を無
視してトリガ信号だけを選出するデバウンス回路（４
７）によって形成されて、システム中の上記ＣＰＵ（４
１）及び周辺回路装置（４３）間に設けられ、該周辺回
路装置（４３）が上記直列−並列データ変換回路（４
５）から出力する並列データ信号、及びデバウンス回路
（４７）から出力されるトリガ信号を受けるよう上記Ｃ
ＰＵ（４１）に制御されて、該ＣＰＵ（４１）が一つの
ピンで多ビットのデータ信号及びトリガ信号を出力でき
るようにしてなるＣＰＵ直列インタフェース処理装置。 - 【請求項７】 上記デバウンス回路（４７）が単端縁の
デバウンス回路で形成されるようにしてなる請求項６記
載のＣＰＵ直列インタフェース処理装置。 - 【請求項８】 上記直列−並列データ変換回路（４５）
をパルスカウンター（４５１）で形成するようにしてな
る請求項６記載のＣＰＵ直列インタフェース処理装置。 - 【請求項９】 上記直列−並列データ変換回路（４５）
をシフトレジスタ（４５３）で形成するようにしてなる
請求項６および７記載のＣＰＵ直列インタフェース処理
装置。 - 【請求項１０】 上記ＣＰＵ（４１）が更に上記データ
パルス信号と同じ周波数のクロック信号出力機能を備え
るようにしてなる請求項９記載のＣＰＵ直列インタフェ
ース処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5103919A JPH06314345A (ja) | 1993-04-30 | 1993-04-30 | Ｃｐｕ直列式インタフェース処理法及びその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5103919A JPH06314345A (ja) | 1993-04-30 | 1993-04-30 | Ｃｐｕ直列式インタフェース処理法及びその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06314345A true JPH06314345A (ja) | 1994-11-08 |
Family
ID=14366839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5103919A Pending JPH06314345A (ja) | 1993-04-30 | 1993-04-30 | Ｃｐｕ直列式インタフェース処理法及びその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06314345A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1548607A3 (en) * | 1996-05-24 | 2007-10-17 | Microchip Technology Incorporated | Microcontroller having an N-bit data bus width with less than N I/O pins and method therefor |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50130304A (ja) * | 1974-04-01 | 1975-10-15 | ||
| JPS5290915A (en) * | 1976-01-26 | 1977-07-30 | Nippon Telegr & Teleph Corp <Ntt> | Trigger recording and reproducing system for vtrs |
| JPS58144295A (ja) * | 1982-02-19 | 1983-08-27 | シャープ株式会社 | 自動販売機の商品選択信号伝送方式 |
| JPS6172806A (ja) * | 1984-09-17 | 1986-04-14 | ウエスチングハウス エレクトリック コ−ポレ−ション | 複流低圧タービン用復水器の帯域化方法 |
| JPS6284362A (ja) * | 1985-10-08 | 1987-04-17 | Oki Electric Ind Co Ltd | マイクロプロセツサ |
| JPH04114289A (ja) * | 1990-09-04 | 1992-04-15 | Mitsubishi Electric Corp | マイクロコンピュータ集積回路装置のデータ書換え回路 |
-
1993
- 1993-04-30 JP JP5103919A patent/JPH06314345A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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