JPH01109459A - 論理集積回路 - Google Patents
論理集積回路Info
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- JPH01109459A JPH01109459A JP62266332A JP26633287A JPH01109459A JP H01109459 A JPH01109459 A JP H01109459A JP 62266332 A JP62266332 A JP 62266332A JP 26633287 A JP26633287 A JP 26633287A JP H01109459 A JPH01109459 A JP H01109459A
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- bus
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- microcomputer
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- 101100004933 Arabidopsis thaliana CYP79F1 gene Proteins 0.000 abstract description 6
- 239000000872 buffer Substances 0.000 description 17
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
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- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体集積回路技術さらには半導体装置に
おける仕様の異なるバス間の接続方式に適用して特に有
効な技術に関し１例えばＡＳＩＣ（ａｐｐｌｉｃａｔｉ
ｏｎ ｓｐｅｃｉｆｉｃｉｎｔｅｇｒａｔｅｄ ｃ
ｉｒｃｕｉｔ）対応のマイクロコンピュータにカスタム
ロジック回路を内蔵させる場合に利用して有効な技術に
関する。
おける仕様の異なるバス間の接続方式に適用して特に有
効な技術に関し１例えばＡＳＩＣ（ａｐｐｌｉｃａｔｉ
ｏｎ ｓｐｅｃｉｆｉｃｉｎｔｅｇｒａｔｅｄ ｃ
ｉｒｃｕｉｔ）対応のマイクロコンピュータにカスタム
ロジック回路を内蔵させる場合に利用して有効な技術に
関する。
［従来の技術］
近年、マイクロコンピュータの分野においても、ＡＳＩ
Ｃと呼ばれる特定用途向けＬＳＩが提供されるようにな
ってきている。ＡＳＩＣ対応のマイクロコンピュータは
、ＣＰＵ （中央処理装置ｔりやタイマ、Ａ／Ｄコンバ
ータ、ＤＭＡコントローラのような周辺装置およびＲｏ
Ｍ、ＲＡＭなどのメモリとして５機能の異なるものをい
くつかモジュ−ルとして用意しておいて、ユーザがそれ
らの中から自己の要求に見合った機能のモジュールを選
択して、予め用意された標準バスによって各モジュール
間を接続させたマイクロコンピュータを構成できるよう
にするものである。これによって、マイクロコンピュー
タの開発期間の短縮が可能となる。
Ｃと呼ばれる特定用途向けＬＳＩが提供されるようにな
ってきている。ＡＳＩＣ対応のマイクロコンピュータは
、ＣＰＵ （中央処理装置ｔりやタイマ、Ａ／Ｄコンバ
ータ、ＤＭＡコントローラのような周辺装置およびＲｏ
Ｍ、ＲＡＭなどのメモリとして５機能の異なるものをい
くつかモジュ−ルとして用意しておいて、ユーザがそれ
らの中から自己の要求に見合った機能のモジュールを選
択して、予め用意された標準バスによって各モジュール
間を接続させたマイクロコンピュータを構成できるよう
にするものである。これによって、マイクロコンピュー
タの開発期間の短縮が可能となる。
［発明が解決しようとする問題点］
従来のＡＳＩＣマイコンにおいては、各モジュール間を
接続するため用意された標準バスの仕様が、外部のＬＳ
Ｉ間を接続するための外部バスの仕様と全く異なってい
た。一方、マイクロコンピュータＬＳＩとユーザの設計
したカスタム論理ＩＣとを組合せて一枚のボード上に構
成していたような従来システムを、１チツプ化して実装
密度の低減とコストダウンを図るべく、ＡＳＩＣマイコ
ンのチップ内にカスタム論理回路を取り込んでしまいた
いことがある。しかしながら、ＡＳＩＣマイコンでは内
部標準バスの仕様が外部バスの仕様と異なっているため
、上記のようにカスタム論理回路を内蔵させる場合、そ
のインタフェースの部分を内部標準バス仕様に合わせて
設計し直さなければならない、また、バスの仕様を変更
すると。
接続するため用意された標準バスの仕様が、外部のＬＳ
Ｉ間を接続するための外部バスの仕様と全く異なってい
た。一方、マイクロコンピュータＬＳＩとユーザの設計
したカスタム論理ＩＣとを組合せて一枚のボード上に構
成していたような従来システムを、１チツプ化して実装
密度の低減とコストダウンを図るべく、ＡＳＩＣマイコ
ンのチップ内にカスタム論理回路を取り込んでしまいた
いことがある。しかしながら、ＡＳＩＣマイコンでは内
部標準バスの仕様が外部バスの仕様と異なっているため
、上記のようにカスタム論理回路を内蔵させる場合、そ
のインタフェースの部分を内部標準バス仕様に合わせて
設計し直さなければならない、また、バスの仕様を変更
すると。
それまでに蓄積したカスタム論理部のテスティングに関
する資産が利用できなくなる。その結果、インタフェー
ス部分の設計変更と、新たなテスティング方式の確亭の
ための作業が必要となり、ＬＳＩの開発期間が長くなる
という問題点があった。
する資産が利用できなくなる。その結果、インタフェー
ス部分の設計変更と、新たなテスティング方式の確亭の
ための作業が必要となり、ＬＳＩの開発期間が長くなる
という問題点があった。
本発明の目的は、ＡＳＩＣ対応のマイクロコンピュータ
のチップ内にモジュール以外のロジック回路を内蔵させ
る場合に、インタフェース部分の変更を不要とし、かつ
従来のテスティング資産をそのまま使用できるようにす
ることにある０例えばＡＳＩＣについては、１９８６年
７月号工業調査会発行「電子材料ｊｐ２２〜ｐ１２８が
ある。
のチップ内にモジュール以外のロジック回路を内蔵させ
る場合に、インタフェース部分の変更を不要とし、かつ
従来のテスティング資産をそのまま使用できるようにす
ることにある０例えばＡＳＩＣについては、１９８６年
７月号工業調査会発行「電子材料ｊｐ２２〜ｐ１２８が
ある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては１本明細書の記述および添附図面から明らかに
なるであろう。
ついては１本明細書の記述および添附図面から明らかに
なるであろう。
〔問題点を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、マイクロコンピュータの内部標準バスとは別
個に外部バス仕様の周辺バスを、内蔵させようとするロ
ジック回路と一緒にＬＳＩチップ上に搭載するとともに
、内部標準バスと周辺バスとを、ＬＳＩの入出力インタ
フェース部に外部からの制御信号により接続したり切り
離したりできるバス切換手段を設けるようにしたもので
ある。
個に外部バス仕様の周辺バスを、内蔵させようとするロ
ジック回路と一緒にＬＳＩチップ上に搭載するとともに
、内部標準バスと周辺バスとを、ＬＳＩの入出力インタ
フェース部に外部からの制御信号により接続したり切り
離したりできるバス切換手段を設けるようにしたもので
ある。
［作用］
上記した手段によれば、入出力インタフェース部のバス
切換手段によって内部標準バスと周辺バスとを接続させ
ることにより、システム本来の動作を実行させることが
できるとともに、外部入出力端子とマイクロコンピュー
タ部または外部入力端子と周辺ロジック部を接続させる
ように入出力インタフェース部の切り換えを行なうこと
により、マイクロコンピュータの部分と周辺ロジック部
分とを各々独立に試験することができるようになり、２
九によってＡＳＩＣ対応のマイクロコンピュータのチッ
プ内にモジュール以外のロジック回路を内蔵させる場合
に、インタフェース部分の変更を不要とし、かつ従来の
テスティング資産をそのまま使用できるようにするとい
う上記目的を達成することができる。
切換手段によって内部標準バスと周辺バスとを接続させ
ることにより、システム本来の動作を実行させることが
できるとともに、外部入出力端子とマイクロコンピュー
タ部または外部入力端子と周辺ロジック部を接続させる
ように入出力インタフェース部の切り換えを行なうこと
により、マイクロコンピュータの部分と周辺ロジック部
分とを各々独立に試験することができるようになり、２
九によってＡＳＩＣ対応のマイクロコンピュータのチッ
プ内にモジュール以外のロジック回路を内蔵させる場合
に、インタフェース部分の変更を不要とし、かつ従来の
テスティング資産をそのまま使用できるようにするとい
う上記目的を達成することができる。
［実施例］
第１図には本発明に係るＡＳＩＣ対応のマイクロコンピ
ュータの一実施例が示されている。
ュータの一実施例が示されている。
特に制限されないが、図中−点鎖線Ａで囲まれた各回路
ブロックは単結晶シリコン基板のような一個の半導体チ
ップ上において形成される。
ブロックは単結晶シリコン基板のような一個の半導体チ
ップ上において形成される。
同図において、符号ＣＰＵで示されているのは。
マイクロプロセッサ、ＴＭＲで示されているのはタイマ
、ＳＣＩはシリアル・コミュニケーション・インタフェ
ース、ＢＳＣはバスコントローラ、ＩＣＭは割込みコン
トローラ、ＭＳＣは内部アドレス信号をデコードして各
モジュールの選択信号Ｃ８を発生するモジュール選択回
路である。
、ＳＣＩはシリアル・コミュニケーション・インタフェ
ース、ＢＳＣはバスコントローラ、ＩＣＭは割込みコン
トローラ、ＭＳＣは内部アドレス信号をデコードして各
モジュールの選択信号Ｃ８を発生するモジュール選択回
路である。
これらの回路は、それぞれ機能の異なるものが複数個ず
つモジュール化されて、スタンダードセルとして登録さ
れており、それらの中から所望の機能を有するものを選
択して組合せることにより所望のマイクロコンピュータ
が構成される。
つモジュール化されて、スタンダードセルとして登録さ
れており、それらの中から所望の機能を有するものを選
択して組合せることにより所望のマイクロコンピュータ
が構成される。
選択されたモジュールは、最もスペース効率が良くなる
ようにチップ上に配置され、シリコンバックプレーンと
称する内部標準バスＳＢＰによって互いに接続される。
ようにチップ上に配置され、シリコンバックプレーンと
称する内部標準バスＳＢＰによって互いに接続される。
また、上記マイクロコンピュータを構成する各モジュー
ルとともに、ユーザが設計したカスタム論理回路ＣＬＣ
が、同一チップ上に形成されている。そして、このカス
タム論理回路ＣＬＣは、外部バスと同じ仕様の周辺バス
ＢＵＳ１によってバス切換回路ＢＣＣに接続されている
。また、上記内部標準バスＳＢＰは外部インタフェース
モジュールＯＩＭを介して外部バスと同一仕様のバスＢ
ＵＳ２により上記バス切換回路ＢＣＣに接続されている
。
ルとともに、ユーザが設計したカスタム論理回路ＣＬＣ
が、同一チップ上に形成されている。そして、このカス
タム論理回路ＣＬＣは、外部バスと同じ仕様の周辺バス
ＢＵＳ１によってバス切換回路ＢＣＣに接続されている
。また、上記内部標準バスＳＢＰは外部インタフェース
モジュールＯＩＭを介して外部バスと同一仕様のバスＢ
ＵＳ２により上記バス切換回路ＢＣＣに接続されている
。
このバス切換回路ＢＣＣは、外部から供給されるｉ−ド
選択信号ＭＳ□、ＭＳ、によって、上記外部仕様の周辺
バスＢＵＳ１とパスＢＵＳ２間またはＢＵＳ２と外部バ
スとの間の接続状態を切り換えるようにされている。こ
れによって、通常モードではバスＢＵＳＩとＢＵＳ２間
を接続することにより、マイクロコンピュータ部とカス
タム論理回路ＣＬＣが接続されて本来のシステム動作を
実行する。しかしてテストモードでは、バスＢＵＳ１と
外部バスとを接続させるようにバス切換回路ＢＣＣを制
御することにより、カスタム論理回路ＣＬＣのみをテス
トすることができ、バスＢＵＳ２と外部バスとを接続さ
せるようにバス切換回路ＢＣＣを制御することによりマ
イクロコンピュータ部のみをテストすることができる。
選択信号ＭＳ□、ＭＳ、によって、上記外部仕様の周辺
バスＢＵＳ１とパスＢＵＳ２間またはＢＵＳ２と外部バ
スとの間の接続状態を切り換えるようにされている。こ
れによって、通常モードではバスＢＵＳＩとＢＵＳ２間
を接続することにより、マイクロコンピュータ部とカス
タム論理回路ＣＬＣが接続されて本来のシステム動作を
実行する。しかしてテストモードでは、バスＢＵＳ１と
外部バスとを接続させるようにバス切換回路ＢＣＣを制
御することにより、カスタム論理回路ＣＬＣのみをテス
トすることができ、バスＢＵＳ２と外部バスとを接続さ
せるようにバス切換回路ＢＣＣを制御することによりマ
イクロコンピュータ部のみをテストすることができる。
しかも、カスタム論理回路ＣＬＣは外部仕様の周辺バス
ＢＵＳ１に接続されているため、内部標準バスＳＢＰの
仕様に合わせてインタフェースを変更する必要がない、
また、これによって、既に蓄積したカスタム論理回路の
テスティング資産をそのまま流用できるようになる。
ＢＵＳ１に接続されているため、内部標準バスＳＢＰの
仕様に合わせてインタフェースを変更する必要がない、
また、これによって、既に蓄積したカスタム論理回路の
テスティング資産をそのまま流用できるようになる。
第２図〜第４図には上記バス切換回路ＢＣＣの具体的な
回路構成例が示されている。
回路構成例が示されている。
このうち、第２図は、アドレス信号やメモリイネーブル
信号等マイクロコンピュータ部から出力される信号の切
換回路の一例を示す。
信号等マイクロコンピュータ部から出力される信号の切
換回路の一例を示す。
マイクロコンピュータ部か°ら出力される信号は、トラ
イステートの出力バッファＢ Ｆ Ｆ ｔを介して外部
端子Ｔユに出力可能にされている。また、外部端子Ｔ１
にはカスタム論理回路ＣＬＣに対し、外部から入力され
る信号を供給する入力バッファＢＦＦ、が接続されてい
る。この第２図の切換回路では、通常動作モード時に内
部モード選択信号ｍｓ、により、出力バッファＢＦＦ、
を動作状態にしてやれば、マイクロコンピュータ部から
出力された信号がバッファＢＦＦ□とＢＦＦ、を介して
カスタム論理回路ＣＬＣに供給される。しかして。
イステートの出力バッファＢ Ｆ Ｆ ｔを介して外部
端子Ｔユに出力可能にされている。また、外部端子Ｔ１
にはカスタム論理回路ＣＬＣに対し、外部から入力され
る信号を供給する入力バッファＢＦＦ、が接続されてい
る。この第２図の切換回路では、通常動作モード時に内
部モード選択信号ｍｓ、により、出力バッファＢＦＦ、
を動作状態にしてやれば、マイクロコンピュータ部から
出力された信号がバッファＢＦＦ□とＢＦＦ、を介して
カスタム論理回路ＣＬＣに供給される。しかして。
テストモード時に内部モード選択信号ｍｓ、により出力
バッファＢＦＦ工をハイインピーダンス状態にして、外
部端子Ｔ、より信号を入れてやれると、その信号は入力
バッファＢＦＦ、を介してカスタム論理回路ＣＬＣに供
給される。
バッファＢＦＦ工をハイインピーダンス状態にして、外
部端子Ｔ、より信号を入れてやれると、その信号は入力
バッファＢＦＦ、を介してカスタム論理回路ＣＬＣに供
給される。
一方、第３図には、マイクロコンピュータ部に入力され
る割込み要求信号のような入力信号の切換回路の一例が
示されている。
る割込み要求信号のような入力信号の切換回路の一例が
示されている。
オープンレドインの外部端子Ｔ２には、人力バッファＢ
ＦＦ、が接続され、端子Ｔ２に印加された外部信号が人
力バッファＢＦＦ、を介してマイクロコンピュータ部へ
入力されるとともに、外部端子Ｔ２と接地点との間には
、ＭＯＳＦＥＴ Ｑ、が接続されている。
ＦＦ、が接続され、端子Ｔ２に印加された外部信号が人
力バッファＢＦＦ、を介してマイクロコンピュータ部へ
入力されるとともに、外部端子Ｔ２と接地点との間には
、ＭＯＳＦＥＴ Ｑ、が接続されている。
このＭＯＳＦＥＴ Ｑ、のゲート端子には、内部モー
ド制御信号ｍｓ、とカスタム論理回路ＣＬＣから出力さ
れる割込み要求信号のようなＣＰＵに対する信号ｉを入
力信号とするＮＯＲゲートＧ□の出力信号が印加されて
いる。外部端子Ｔ２にプルアップ抵抗を接続し１通常動
作時には内部モード制御信号ｍｓ、をロウレベルに固定
しておく。
ド制御信号ｍｓ、とカスタム論理回路ＣＬＣから出力さ
れる割込み要求信号のようなＣＰＵに対する信号ｉを入
力信号とするＮＯＲゲートＧ□の出力信号が印加されて
いる。外部端子Ｔ２にプルアップ抵抗を接続し１通常動
作時には内部モード制御信号ｍｓ、をロウレベルに固定
しておく。
すると、カスタム論理回路から出力される信号ｉに応じ
てＭＯＳＦＥＴ Ｑユがオン・オフされ、外部端子Ｔ
２の電位がＭＯＳＦＥＴ Ｑｌのオン・オフ状態に応
じてハイレベルまたはロウレベルに変化される。この信
号が入力バッファＢＦＦ、を介してマイクロコンピュー
タ部へ供給される。
てＭＯＳＦＥＴ Ｑユがオン・オフされ、外部端子Ｔ
２の電位がＭＯＳＦＥＴ Ｑｌのオン・オフ状態に応
じてハイレベルまたはロウレベルに変化される。この信
号が入力バッファＢＦＦ、を介してマイクロコンピュー
タ部へ供給される。
一方１、マイクロコンピュータ部のテストを実行する際
には、内部モード制御信号ｍｓ、をハイレベルに固定し
て、ＭＯＳＦＥＴ Ｑユをオフ状態にさせる。そして
、外部端子Ｔ２に適当な信号を入れてやると、その信号
は入力バッファＢＦＦ３によってマイクロプロセッサ部
に供給され所望のテストを行なうことがで、きる。
には、内部モード制御信号ｍｓ、をハイレベルに固定し
て、ＭＯＳＦＥＴ Ｑユをオフ状態にさせる。そして
、外部端子Ｔ２に適当な信号を入れてやると、その信号
は入力バッファＢＦＦ３によってマイクロプロセッサ部
に供給され所望のテストを行なうことがで、きる。
さらに、第４図にはデータ信号のような双方向の信号が
入出力される端子に接続される切換回路の一例が示され
ている。
入出力される端子に接続される切換回路の一例が示され
ている。
外部端子Ｔ、には、２つの入力バッファＢＦＦ。
とＢＦＦ、が接続されており、一方の入力バッファＢＦ
Ｆ４は外部端子Ｔ、の入力信号をマイクロコンピュータ
部へ供給し、他方の入カバソファＢＦＦ、は入力された
信号をカスタム論理回路ＣＬＣへ供給する。また、外部
端子Ｔ、には、トライステートの出力バッファＢＦＦ、
が接続されている。
Ｆ４は外部端子Ｔ、の入力信号をマイクロコンピュータ
部へ供給し、他方の入カバソファＢＦＦ、は入力された
信号をカスタム論理回路ＣＬＣへ供給する。また、外部
端子Ｔ、には、トライステートの出力バッファＢＦＦ、
が接続されている。
この出力バッファＢＦＦ、の入力端子には、ＯＲゲート
Ｇ２を介してカスタム論理部からの出力データＤＯＬま
たはマイクロコンピュータ部からの出力データＤｏｃが
入力可能にされている。そして、上記出力データＤＯＬ
とＤｏｃの出力を、カスタムロジックのイネーブル信号
０ＥＣＬとＣＰＵのイネーブル信号０Ｅｃｐｕに基づい
て許可したり禁止したりするためのＡＮＤゲートＧ、、
Ｇ。
Ｇ２を介してカスタム論理部からの出力データＤＯＬま
たはマイクロコンピュータ部からの出力データＤｏｃが
入力可能にされている。そして、上記出力データＤＯＬ
とＤｏｃの出力を、カスタムロジックのイネーブル信号
０ＥＣＬとＣＰＵのイネーブル信号０Ｅｃｐｕに基づい
て許可したり禁止したりするためのＡＮＤゲートＧ、、
Ｇ。
が設けられ、されら、これらのイネーブル信号０ＥｃＬ
と０Ｅｃｐｕ自身を、内部モード制御信号ｍ１９１とｍ
ｓａに応じて無効にするか有効にするか決定するため、
ＡＮＤゲートＧｓとＧ、が設けられている。
と０Ｅｃｐｕ自身を、内部モード制御信号ｍ１９１とｍ
ｓａに応じて無効にするか有効にするか決定するため、
ＡＮＤゲートＧｓとＧ、が設けられている。
また、このＡＮＤゲートＧ、と０６の出力がＯＲゲート
Ｇ、を介してトライステートの出力バッファＢ Ｆ Ｆ
、の制御端子に入力され、イネーブル信号０ＥｃＬと０
Ｅｃｐｕがともにロウレベルとされて出力を禁止してい
る状態では、出力バッファｌ３ＦＦ、がハイインピーダ
ンス状態になるようにされている。
Ｇ、を介してトライステートの出力バッファＢ Ｆ Ｆ
、の制御端子に入力され、イネーブル信号０ＥｃＬと０
Ｅｃｐｕがともにロウレベルとされて出力を禁止してい
る状態では、出力バッファｌ３ＦＦ、がハイインピーダ
ンス状態になるようにされている。
一方、カスタム論理回路部のテスト時には、内部モード
制御信号ｍｓ□をハイレベル、ｍｓよをロウレベルにし
てＡＮＤゲートＧ、を開き、ゲートＧ、を閉じてやるこ
とにより、ＣＰＵ側イネーブル信号０Ｅｃｐｕを禁止し
て、カスタム論理回路部からの出力データＤＯＬのみ外
部の出力可能にする。また、ＣＰＵ部のテスト時には、
内部モード制御信号ｍｓユをロウレベルに１ｍ５２をハ
イレベルにしてゲートＧｓを閉じて−やることにより。
制御信号ｍｓ□をハイレベル、ｍｓよをロウレベルにし
てＡＮＤゲートＧ、を開き、ゲートＧ、を閉じてやるこ
とにより、ＣＰＵ側イネーブル信号０Ｅｃｐｕを禁止し
て、カスタム論理回路部からの出力データＤＯＬのみ外
部の出力可能にする。また、ＣＰＵ部のテスト時には、
内部モード制御信号ｍｓユをロウレベルに１ｍ５２をハ
イレベルにしてゲートＧｓを閉じて−やることにより。
カスタムロジック側イネーブル信号０ＥｃＬを禁止して
、マイクロコンピュータ部からの出力データＤｏｃのみ
外部へ出力できるようにすることができる。
、マイクロコンピュータ部からの出力データＤｏｃのみ
外部へ出力できるようにすることができる。
以上説明したように上記実施例は、マイクロコンピュー
タの内部標準バスとは別個に外部バス仕様の周辺バスを
内蔵させようとするロジック回路と一緒にＬＳＩチップ
上に搭載するとともに、内部標準バスと周辺バスとを、
ＬＳＩの入出力インタフェース部において外部からの制
御信号により接続したり切り離したりするバス切換手段
を設けたので、バス切換手段によって内部標準バスと周
辺バスとを接続させることにより、システム本来の動作
を実行させることができるとともに、外部入出力端子と
マイクロコンピュータ部または外部入出力端子と周辺ロ
ジック部を接続させるように入出力インタフェース部の
切り換えを行なうことにより、マイクロコンピュータの
部分と周辺ロジック部分とを各々独立に試験することが
できるという作用により、ＡＳＩＣ対応のマイクロコン
ピュータのチップ内にモジュール以外のロジック回路を
内蔵させる場合に、インタフェース部分の変更を不要と
し、かつ従来のテスティング資産をそのまま使用できる
ようになるという効果がある。
タの内部標準バスとは別個に外部バス仕様の周辺バスを
内蔵させようとするロジック回路と一緒にＬＳＩチップ
上に搭載するとともに、内部標準バスと周辺バスとを、
ＬＳＩの入出力インタフェース部において外部からの制
御信号により接続したり切り離したりするバス切換手段
を設けたので、バス切換手段によって内部標準バスと周
辺バスとを接続させることにより、システム本来の動作
を実行させることができるとともに、外部入出力端子と
マイクロコンピュータ部または外部入出力端子と周辺ロ
ジック部を接続させるように入出力インタフェース部の
切り換えを行なうことにより、マイクロコンピュータの
部分と周辺ロジック部分とを各々独立に試験することが
できるという作用により、ＡＳＩＣ対応のマイクロコン
ピュータのチップ内にモジュール以外のロジック回路を
内蔵させる場合に、インタフェース部分の変更を不要と
し、かつ従来のテスティング資産をそのまま使用できる
ようになるという効果がある。
以上本発明者ｉこよってなされた発明を実施例に基づき
具体的に説明したが１本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば上記実施例では
、内部標準バスＳＢＰを、外部インタフェースモジュー
ルおよびバスＢＵＳ２を介してバス切換回路ＢＣＣに接
続しているが、バスＢＵＳ２を省略して外部インタフェ
ースモジュールの機能とバス切換回路ＢＣＣの機能とを
１つの外部インタフェース回路として実現するようにし
てもよい。
具体的に説明したが１本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば上記実施例では
、内部標準バスＳＢＰを、外部インタフェースモジュー
ルおよびバスＢＵＳ２を介してバス切換回路ＢＣＣに接
続しているが、バスＢＵＳ２を省略して外部インタフェ
ースモジュールの機能とバス切換回路ＢＣＣの機能とを
１つの外部インタフェース回路として実現するようにし
てもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロコンピュー
タＬＳＩ内に周辺のロジック回路を内蔵させるようにし
たものについて説明したが、この発明はそれに限定され
ず、バスを介して接続される２つの論理ＩＣを１チツプ
化する場合一般に利用することができる。
をその背景となった利用分野であるマイクロコンピュー
タＬＳＩ内に周辺のロジック回路を内蔵させるようにし
たものについて説明したが、この発明はそれに限定され
ず、バスを介して接続される２つの論理ＩＣを１チツプ
化する場合一般に利用することができる。
［発明の効果］
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、ＡＳＩＣ対応のマイクロコンピュータのチッ
プ内にモジュール以外のロジック回路を内蔵させる場合
に、インタフェース部分の変更を不要とし、かつ従来の
テスティング資産をそのまま使用できるようになる。
プ内にモジュール以外のロジック回路を内蔵させる場合
に、インタフェース部分の変更を不要とし、かつ従来の
テスティング資産をそのまま使用できるようになる。
第１図は、本発明に係るＡＳＩＣ対応のマイクロコンピ
ュータの一実施例を示すブロック図。 第２図〜第４図はその中のバス切換回路の具体的な切換
手段の一例を示す回路構成図である。 ＣＰＵ・・・・集中制御手段（マイクロプロセッサ）、
ＴＭＲ・・・・周辺モジュール（タイマ）、ＳＣ■・・
・・周辺モジュール（シリアル・コミュニケーション・
インタフェース）、ＣＬＣ・・・・周辺論理回路（カス
タム論理回路）、ＢＣＣ・・・・バス切換回路、ＳＢＰ
・・・・内部標準バス。 第 １ 図 第 ４ 図
ュータの一実施例を示すブロック図。 第２図〜第４図はその中のバス切換回路の具体的な切換
手段の一例を示す回路構成図である。 ＣＰＵ・・・・集中制御手段（マイクロプロセッサ）、
ＴＭＲ・・・・周辺モジュール（タイマ）、ＳＣ■・・
・・周辺モジュール（シリアル・コミュニケーション・
インタフェース）、ＣＬＣ・・・・周辺論理回路（カス
タム論理回路）、ＢＣＣ・・・・バス切換回路、ＳＢＰ
・・・・内部標準バス。 第 １ 図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、第１のバスによって互いに接続された第１の論理部
と、第２のバスによって互いに接続された第２の論理部
とを有し、上記第１のバスと第２のバスはバス切換手段
を介して互いに接続離反可能にされ、かつ上記第１およ
び第２のバスと外部のバスとが上記バス切換手段によっ
て接続可能にされていることを特徴とする論理集積回路
。 ２、互いに機能の異なる集中制御手段と、互いに機能の
異なる複数の周辺回路がそれぞれモジュールとして複数
個ずつ用意され、それらの中から所望のモジュールを選
択して予め用意された内部バスを介してそれらを接続し
てデータ処理装置を構成するとともに、上記モジュール
以外の周辺論理回路を同一半導体基板上に形成する場合
において、上記周辺論理回路は外部のバスと同じ仕様の
第２のバスに接続し、この第２のバスと上記内部バスを
、バス切換手段を介して外部端子に接続するようにした
ことを特徴とする特許請求の範囲第１項記載の論理集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62266332A JP2614871B2 (ja) | 1987-10-23 | 1987-10-23 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62266332A JP2614871B2 (ja) | 1987-10-23 | 1987-10-23 | 論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01109459A true JPH01109459A (ja) | 1989-04-26 |
| JP2614871B2 JP2614871B2 (ja) | 1997-05-28 |
Family
ID=17429458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62266332A Expired - Fee Related JP2614871B2 (ja) | 1987-10-23 | 1987-10-23 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2614871B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05257869A (ja) * | 1992-03-13 | 1993-10-08 | Fujitsu Ltd | 特定用途向けマイクロコントローラ |
| US6141717A (en) * | 1998-01-07 | 2000-10-31 | Mitsubishi Denki Kabushiki Kaisha | Microcomputer having bus isolation means for selectively coupling an external bus to either a memory bus or a peripheral bus for testing of memory and peripheral circuits |
| WO2007000843A1 (ja) * | 2005-06-28 | 2007-01-04 | Matsushita Electric Industrial Co., Ltd. | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60189047A (ja) * | 1984-03-07 | 1985-09-26 | Hitachi Ltd | デ−タ処理装置 |
| JPS61249147A (ja) * | 1985-04-27 | 1986-11-06 | Sumitomo Electric Ind Ltd | カスタムｉｃ |
-
1987
- 1987-10-23 JP JP62266332A patent/JP2614871B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60189047A (ja) * | 1984-03-07 | 1985-09-26 | Hitachi Ltd | デ−タ処理装置 |
| JPS61249147A (ja) * | 1985-04-27 | 1986-11-06 | Sumitomo Electric Ind Ltd | カスタムｉｃ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05257869A (ja) * | 1992-03-13 | 1993-10-08 | Fujitsu Ltd | 特定用途向けマイクロコントローラ |
| US6141717A (en) * | 1998-01-07 | 2000-10-31 | Mitsubishi Denki Kabushiki Kaisha | Microcomputer having bus isolation means for selectively coupling an external bus to either a memory bus or a peripheral bus for testing of memory and peripheral circuits |
| WO2007000843A1 (ja) * | 2005-06-28 | 2007-01-04 | Matsushita Electric Industrial Co., Ltd. | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2614871B2 (ja) | 1997-05-28 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |