JPH02234259A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02234259A JPH02234259A JP1055506A JP5550689A JPH02234259A JP H02234259 A JPH02234259 A JP H02234259A JP 1055506 A JP1055506 A JP 1055506A JP 5550689 A JP5550689 A JP 5550689A JP H02234259 A JPH02234259 A JP H02234259A
- Authority
- JP
- Japan
- Prior art keywords
- pull
- output
- terminal
- register
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000010586 diagram Methods 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Microcomputers (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体装置に関し、特に、１／０機能内蔵形
のマイクロコンピュータ等の半導体装置に関する。
のマイクロコンピュータ等の半導体装置に関する。
（従来の技術）
従来から、マイクロコンピュータやマイクロコンピュー
タの周辺ＩＣ等の集積回路のＩ／Ｏポートなどの端子は
、固定的にプルアップやプルダウンの抵抗を予め内蔵す
るか、または全くプルアップやプルダウンを設けないの
が一般的であった。
タの周辺ＩＣ等の集積回路のＩ／Ｏポートなどの端子は
、固定的にプルアップやプルダウンの抵抗を予め内蔵す
るか、または全くプルアップやプルダウンを設けないの
が一般的であった。
また、プルアップやプルダウンが内蔵された端子であっ
ても、そのプルアップ機能やプルダウン機能の設定や解
除はハードウエア的に決定される性格のものであり、ユ
ーザが任意に選択できるようなものではない。
ても、そのプルアップ機能やプルダウン機能の設定や解
除はハードウエア的に決定される性格のものであり、ユ
ーザが任意に選択できるようなものではない。
つまり、汎用のＩ／Ｏポート等では、リセット後、外部
回路にどのような回路が，接続されても問題が生じない
ようにするため、入力モードすなわちハイインピーダン
ス状態に設定する必要がある。
回路にどのような回路が，接続されても問題が生じない
ようにするため、入力モードすなわちハイインピーダン
ス状態に設定する必要がある。
しかし、ＣＭＯＳ製品の場合、端子をハイインピーダン
ス状態にすると、誘導ノイズ等によって回路内部に貫通
電流が流れる危険性があるため、端子をプルアップまた
はプルダウンする必要があり、端子が開放となっている
場合や接続される回路の種類によっては外部にそのため
の回路を設定する必要がある。
ス状態にすると、誘導ノイズ等によって回路内部に貫通
電流が流れる危険性があるため、端子をプルアップまた
はプルダウンする必要があり、端子が開放となっている
場合や接続される回路の種類によっては外部にそのため
の回路を設定する必要がある。
一方、内部にプルアップを設けた端子の場合、入力モー
ドの時は常にプルアップ状態となるため、外部回路に対
しては必ずプルアップやプルダウンの入った状態で接続
され、必要に応じて入力インピーダンスを無限大に設定
するということはできない。
ドの時は常にプルアップ状態となるため、外部回路に対
しては必ずプルアップやプルダウンの入った状態で接続
され、必要に応じて入力インピーダンスを無限大に設定
するということはできない。
（発明が解決しようとする課題）
従来の集積回路等の端子は以上のように構成されていた
ので、プルアップやプルダウンを内蔵していない端子の
場合、外部でプルアップまたはプルダウンを行なうため
にはそれなりの回路をイＮｊ加する必要があり、ビン数
の多い回路の場合、使用しない端子の全てにプルアップ
やプルダウンのための外部回路を設ける必要があるため
に回路基板の増大やコストの上昇を招いてしまうという
問題があった。一方、内部にプルアップやプルダウンを
設けた集積回路では、端子仕様そのものがハードウエア
的に固定されてしまうため、外部回路の仕様変更等によ
ってプルアップやプルダウンを必要としなくなった場合
、集積回路のハードウェアそのものを作り直す等の変更
が必要になるという問題があった。
ので、プルアップやプルダウンを内蔵していない端子の
場合、外部でプルアップまたはプルダウンを行なうため
にはそれなりの回路をイＮｊ加する必要があり、ビン数
の多い回路の場合、使用しない端子の全てにプルアップ
やプルダウンのための外部回路を設ける必要があるため
に回路基板の増大やコストの上昇を招いてしまうという
問題があった。一方、内部にプルアップやプルダウンを
設けた集積回路では、端子仕様そのものがハードウエア
的に固定されてしまうため、外部回路の仕様変更等によ
ってプルアップやプルダウンを必要としなくなった場合
、集積回路のハードウェアそのものを作り直す等の変更
が必要になるという問題があった。
本発明は上記に鑑みてなされたもので、その目的は、端
子毎にプルアップとハイインピーダンスやプルダウンと
ハイインピーダンスを任意に制御することが可能であり
、外部回路の付加やハードウエアの変更を必要とせずに
任意に端子仕様を変化させることのできる半導体装置を
提供することにある。
子毎にプルアップとハイインピーダンスやプルダウンと
ハイインピーダンスを任意に制御することが可能であり
、外部回路の付加やハードウエアの変更を必要とせずに
任意に端子仕様を変化させることのできる半導体装置を
提供することにある。
（課題を解決するだめの手段）
本発明の半導体装置は、Ｉ／Ｏポート等の端子と、その
端子に接続されており、オンすることによりその端子を
プルアップ及びプルダウンのいずれかとし、オフするこ
とによりその端子をハイインピーダンスとするスイッチ
素子と、そのスイッチ素子に対して、そのスイッチ素子
をオン・オフするための信号を出力するレジスタ手段と
、そのレジスタ手段の出力を任意の態様に制御する制御
手段と、を備えるものとして構成される。
端子に接続されており、オンすることによりその端子を
プルアップ及びプルダウンのいずれかとし、オフするこ
とによりその端子をハイインピーダンスとするスイッチ
素子と、そのスイッチ素子に対して、そのスイッチ素子
をオン・オフするための信号を出力するレジスタ手段と
、そのレジスタ手段の出力を任意の態様に制御する制御
手段と、を備えるものとして構成される。
（作 用）
制御手段はレジスタ手段からの出力を任意の態様で制御
する。この出力によってスイッチ手段がオン、オフする
。スイッチ手段のオン、オフによりＩ／Ｏポート等の端
子がプルアップ又はプルダウンのオン、オフが行われる
。つまり、Ｉ／Ｏポート等は制御手段によって任意の態
様でプルアップ又はプルダウンのオン、オフが行われる
。
する。この出力によってスイッチ手段がオン、オフする
。スイッチ手段のオン、オフによりＩ／Ｏポート等の端
子がプルアップ又はプルダウンのオン、オフが行われる
。つまり、Ｉ／Ｏポート等は制御手段によって任意の態
様でプルアップ又はプルダウンのオン、オフが行われる
。
（実施例）
以下、図面を参照しながら本発明の実施例を説明する。
第１図は本発明の一実施例に係る半導体装置の回路図で
ある。同図において、プルアップ部５は端子４に接続さ
れており、出力データレジスタ２の川力をインバータＩ
Ｎを通じて入力してＰチャンネルトランジスタＴＲをオ
ン、オフすることによって、プルアップまたはプルダウ
ンをオンまたはオフできるように構成されている。端子
４への入力データは抵抗Ｚを介してナンドゲー・｝ＮＡ
に入力される。このナンドゲートＮＡにはストップ信号
ＳＴか入力されており、ストップ信号ＳＴがハイの時に
インバータＩＶを通じて端子４からのデータが入力デー
タＩＤとして取り込まれることになる。一方、端子４へ
の出力データは、データレジスタライト信号ＤＷに基づ
いて出力データレジスタ２にライトデータＷＤをセット
し、Ｉ／Ｏコントロールレジスタ１にコントロールデー
タＣＤとＩ／Ｏコントロールレジスタライト信号Ｗを与
えることによって実施される。Ｉ／Ｏコントロールレジ
スタ１の出力は、ストップ信号ＳＴを入力されるアンド
ゲートＡＮを通じて、バッファゲートＢＦをイネーブル
とする。一方、出力データレジスタ２の出力は、バッフ
ァゲートＢＦに入力され、アンドゲートＡＮによって制
御されるバッファゲートＢＦがイネーブルの時に端子４
に出力される。なお、システムリセット時にはリセット
信号Ｒが入力されるため、Ｉ／Ｏコントロールレジスタ
１の出力はリセッｌ・されてロウとなり、出力データレ
ジスタ２の出力はセットされてハイとなる。
ある。同図において、プルアップ部５は端子４に接続さ
れており、出力データレジスタ２の川力をインバータＩ
Ｎを通じて入力してＰチャンネルトランジスタＴＲをオ
ン、オフすることによって、プルアップまたはプルダウ
ンをオンまたはオフできるように構成されている。端子
４への入力データは抵抗Ｚを介してナンドゲー・｝ＮＡ
に入力される。このナンドゲートＮＡにはストップ信号
ＳＴか入力されており、ストップ信号ＳＴがハイの時に
インバータＩＶを通じて端子４からのデータが入力デー
タＩＤとして取り込まれることになる。一方、端子４へ
の出力データは、データレジスタライト信号ＤＷに基づ
いて出力データレジスタ２にライトデータＷＤをセット
し、Ｉ／Ｏコントロールレジスタ１にコントロールデー
タＣＤとＩ／Ｏコントロールレジスタライト信号Ｗを与
えることによって実施される。Ｉ／Ｏコントロールレジ
スタ１の出力は、ストップ信号ＳＴを入力されるアンド
ゲートＡＮを通じて、バッファゲートＢＦをイネーブル
とする。一方、出力データレジスタ２の出力は、バッフ
ァゲートＢＦに入力され、アンドゲートＡＮによって制
御されるバッファゲートＢＦがイネーブルの時に端子４
に出力される。なお、システムリセット時にはリセット
信号Ｒが入力されるため、Ｉ／Ｏコントロールレジスタ
１の出力はリセッｌ・されてロウとなり、出力データレ
ジスタ２の出力はセットされてハイとなる。
以上の構成において、次にその動作を第１表の端子機能
説明表に従って説明する。
説明表に従って説明する。
システムリセット時（リセット信号Ｒがハイの時）には
、■／０コントロールレジスタ１はロウ出力となり、出
力データレジスタ２はハイ出力となる。その結果、アン
ドゲートＡＮの出力はロウとなり、バッファゲー１−
Ｂ Ｆは出力ディスエープルとなる。一方、出力データ
レジスタ２のハイ出力はプルアップ部５のインバータＩ
Ｎを介してロウ出力としてトランジスタＴＲ （Ｐチャ
ンネル）に入力される。このため、そのトランジスタＴ
Ｒがオンしてプルアップがオンとなる。
、■／０コントロールレジスタ１はロウ出力となり、出
力データレジスタ２はハイ出力となる。その結果、アン
ドゲートＡＮの出力はロウとなり、バッファゲー１−
Ｂ Ｆは出力ディスエープルとなる。一方、出力データ
レジスタ２のハイ出力はプルアップ部５のインバータＩ
Ｎを介してロウ出力としてトランジスタＴＲ （Ｐチャ
ンネル）に入力される。このため、そのトランジスタＴ
Ｒがオンしてプルアップがオンとなる。
一方、リセット信号Ｒがロウであってシステムがラン状
態にあり、且つＩ／Ｏコントロールレジスタ１の出力が
ロウでアンドゲートＡＮを介してバッファゲートＢＦを
出力ディスイネーブルとした入力モード時には、出力デ
ータレジスタ２のハイ又はロウ出力に基づいて、プルア
ップ部５のトランジスタＴＲがオン又はオフしてプルア
ップのオンまたはオフが選択される。以上の動作の組み
合わせを示したのが第１表である。
態にあり、且つＩ／Ｏコントロールレジスタ１の出力が
ロウでアンドゲートＡＮを介してバッファゲートＢＦを
出力ディスイネーブルとした入力モード時には、出力デ
ータレジスタ２のハイ又はロウ出力に基づいて、プルア
ップ部５のトランジスタＴＲがオン又はオフしてプルア
ップのオンまたはオフが選択される。以上の動作の組み
合わせを示したのが第１表である。
第 １ 表
第２図は本発明の他の実施例に係る半導体装置の回路構
成図である。同図において、プルアップ部５は端子４に
接続されており、このプルアップ部５のオン／オフ制御
は、レジスタライト信号ＲＷとプルアップコントロール
データＰＣとによって制御されるプルアップコントロー
ルレジスタ３からの出力がインバータＩＮＶを介してＰ
チャンネルトランジスタＴＲのゲートに入力することに
よってなされる。端子４への入力データは、抵抗Ｚを介
して、ナンドゲートＮＡに入力される。
成図である。同図において、プルアップ部５は端子４に
接続されており、このプルアップ部５のオン／オフ制御
は、レジスタライト信号ＲＷとプルアップコントロール
データＰＣとによって制御されるプルアップコントロー
ルレジスタ３からの出力がインバータＩＮＶを介してＰ
チャンネルトランジスタＴＲのゲートに入力することに
よってなされる。端子４への入力データは、抵抗Ｚを介
して、ナンドゲートＮＡに入力される。
このナンドゲートＮＡにはストップ信号ＳＴが入力され
ており、ストップ信号ＳＴがハイの時にインバータＩＶ
を通じて端子４からのデータが入力データＩＤとして取
り込まれる。一方、端子４への出力は、出力データレジ
スタ２に出力データＯＤをセットし、Ｉ／Ｏコントロー
ルレジスタ１にコントロールデータＣＤとＩ／Ｏコント
ロールレジスタライト信号Ｗとを与えることによって実
施される。Ｉ／Ｏコントロールレジスタ１のハイ出力は
、ストップ信号ＳＴが入力されているアンドゲートＡＮ
を通じて、バッファゲートＢＦをイネーブルとする。一
方、出力データレジスタ２からの出力は、バッフ７ゲー
トＢＦがイネーブルの時に、端子４に出力される。なお
、システムリセット時には、リセット信号Ｒが入力され
、Ｉ／Ｏコントロールレジスタ１の出力はリセットされ
てロウとなり、出力データレジスタ２の出力はセットさ
れてハイとなる。また、Ｉ／Ｏコントロールレジスタ１
の出力がハイの時（出力モード時）には、プルアップコ
ントロールレジスタ３は強制的にリセットされ、ハイレ
ベルがＰ形トランジスタＴＲのゲートに加えられ、その
トランジスタＴＲがオフし、プルアップ部５のプルアッ
プはオフされる。
ており、ストップ信号ＳＴがハイの時にインバータＩＶ
を通じて端子４からのデータが入力データＩＤとして取
り込まれる。一方、端子４への出力は、出力データレジ
スタ２に出力データＯＤをセットし、Ｉ／Ｏコントロー
ルレジスタ１にコントロールデータＣＤとＩ／Ｏコント
ロールレジスタライト信号Ｗとを与えることによって実
施される。Ｉ／Ｏコントロールレジスタ１のハイ出力は
、ストップ信号ＳＴが入力されているアンドゲートＡＮ
を通じて、バッファゲートＢＦをイネーブルとする。一
方、出力データレジスタ２からの出力は、バッフ７ゲー
トＢＦがイネーブルの時に、端子４に出力される。なお
、システムリセット時には、リセット信号Ｒが入力され
、Ｉ／Ｏコントロールレジスタ１の出力はリセットされ
てロウとなり、出力データレジスタ２の出力はセットさ
れてハイとなる。また、Ｉ／Ｏコントロールレジスタ１
の出力がハイの時（出力モード時）には、プルアップコ
ントロールレジスタ３は強制的にリセットされ、ハイレ
ベルがＰ形トランジスタＴＲのゲートに加えられ、その
トランジスタＴＲがオフし、プルアップ部５のプルアッ
プはオフされる。
以上の動作をより詳しく説明する。
システムリセット時（リセット信号Ｒがハイの時）には
、Ｉ／Ｏコントロールレジスタ１はロウ出力となり、出
力データレジスタ２はハイ出力となる。その結果、アン
ドゲートＡＮの出力はロウとなりバッファゲートＢＦは
出力ディスエーブルとなる。一方、プルアップコントロ
ールレジスタ３は、セット優先（セットとリセットが共
に有効レベルになったときに、セット信号が有効となる
。）のラッチになっている為、セット側に入力されてい
るリセット信号Ｒにより、その出力がハイとなる。この
ハイ出力はインバータＩＮＶを介してロウになり、プル
アップ部５のＰチャンネルトランジスタＴＲに入力され
、トランジスタがオンする為プルアップがオンされる。
、Ｉ／Ｏコントロールレジスタ１はロウ出力となり、出
力データレジスタ２はハイ出力となる。その結果、アン
ドゲートＡＮの出力はロウとなりバッファゲートＢＦは
出力ディスエーブルとなる。一方、プルアップコントロ
ールレジスタ３は、セット優先（セットとリセットが共
に有効レベルになったときに、セット信号が有効となる
。）のラッチになっている為、セット側に入力されてい
るリセット信号Ｒにより、その出力がハイとなる。この
ハイ出力はインバータＩＮＶを介してロウになり、プル
アップ部５のＰチャンネルトランジスタＴＲに入力され
、トランジスタがオンする為プルアップがオンされる。
一方、リセット信号Ｒがロウ（システムがラン）であっ
て且つＩ／Ｏコントロールレジスタ１の出力がロウの時
には、つまり入力モード時には、プルアップコントロー
ルレジスタ３のロウ又は／Ｓイ出力に基づいてプルアッ
プ部５はプルアップのオンまたはオフが選択される。こ
れに対して、Ｉ／Ｏコントロールレジスタ１の出力がハ
イの時には、システムは出力モードにあり、プルアップ
コントロールレジスタ３は強制的にリセットされてロウ
出力となるので、プルアップトランジスタのゲートには
ハイが入力され、プルアップ部５のプルアップはオフと
なる。以上の動作の組み合わせを示したのが第２表であ
る。
て且つＩ／Ｏコントロールレジスタ１の出力がロウの時
には、つまり入力モード時には、プルアップコントロー
ルレジスタ３のロウ又は／Ｓイ出力に基づいてプルアッ
プ部５はプルアップのオンまたはオフが選択される。こ
れに対して、Ｉ／Ｏコントロールレジスタ１の出力がハ
イの時には、システムは出力モードにあり、プルアップ
コントロールレジスタ３は強制的にリセットされてロウ
出力となるので、プルアップトランジスタのゲートには
ハイが入力され、プルアップ部５のプルアップはオフと
なる。以上の動作の組み合わせを示したのが第２表であ
る。
また、本実施例では、リセット後出力データをハイとし
たが、ロウとなるような構成にしてもよい。
たが、ロウとなるような構成にしてもよい。
第 ２ 表
なお、上記各実施例ではプルアップを例に取って説明し
たがプルダウンでもよく、場合によってはプルアップと
プルダウンの両方を制御するような構成としてもよい。
たがプルダウンでもよく、場合によってはプルアップと
プルダウンの両方を制御するような構成としてもよい。
また、上記実施例では端子として入出力兼用端子を例示
したが、入力専用端子であつても本発明が同様に適用可
能なことは勿論である。
したが、入力専用端子であつても本発明が同様に適用可
能なことは勿論である。
更に、最近のマイクロコンピュータシステムでは単なる
Ｉ／Ｏ機能の端子だけではなく、更に特殊機能例えばウ
ェイトや割り込み等の機能を付加した端子が増えて来て
いるが、このような端子についても本発明は適用可能な
もので、プルアップやプルダウンをプログラマブルにオ
ン／オフすることができる。
Ｉ／Ｏ機能の端子だけではなく、更に特殊機能例えばウ
ェイトや割り込み等の機能を付加した端子が増えて来て
いるが、このような端子についても本発明は適用可能な
もので、プルアップやプルダウンをプログラマブルにオ
ン／オフすることができる。
４・・・端子、５・・・プルアップ部。
Claims (1)
- 【特許請求の範囲】 Ｉ／Ｏポート等の端子と、 その端子に接続されており、オンすることによりその端
子をプルアップ及びプルダウンのいずれかとし、オフす
ることによりその端子をハイインピーダンスとするスイ
ッチ素子と、 そのスイッチ素子に対して、そのスイッチ素子をオン・
オフするための信号を出力するレジスタ手段と、 そのレジスタ手段の出力を任意の態様に制御する制御手
段と、 を備えることを特徴する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1055506A JPH02234259A (ja) | 1989-03-08 | 1989-03-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1055506A JPH02234259A (ja) | 1989-03-08 | 1989-03-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02234259A true JPH02234259A (ja) | 1990-09-17 |
Family
ID=13000557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1055506A Pending JPH02234259A (ja) | 1989-03-08 | 1989-03-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02234259A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6286065B1 (en) | 1997-11-18 | 2001-09-04 | Nec Corporation | Microcomputer having a built-in A/D converter with a resistor between an external terminal and an I/O circuit |
-
1989
- 1989-03-08 JP JP1055506A patent/JPH02234259A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6286065B1 (en) | 1997-11-18 | 2001-09-04 | Nec Corporation | Microcomputer having a built-in A/D converter with a resistor between an external terminal and an I/O circuit |
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