CN101876928B - 一种二乘二取二系统的同步方法和设备 - Google Patents
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Abstract
本发明实施例公开了一种二乘二取二系统的同步方法，系统具有相同的两个系，每个系中的两个进行相同动作的CPU均设有内部定时器，作为执行任务的计时时钟，两个CPU通过系内通讯单元进行通讯且分别通过相连的计时器执行复位指令，并配合可产生高频脉冲信号的公共时钟源控制系内两个CPU的同步；同时，所述两个系之间进行系间通讯，将主系的CPU同步数据传输至从系，进行主系和从系之间的同步控制，同时本发明还公开了与方法对应的设备，综上所述，由于系统内每个CPU均具有独立的内部时钟和每系均设有的外部定时器的配合，有效地避免了现有技术中由于共用时钟所造成的共模错误以及实现了系内两个CPU可采用不同软件实现同一功能的软件方面的相异性。
Description
技术领域
本发明涉及铁路信号技术领域，更具体地说，涉及一种二乘二取二系统的同步方法和设备。
背景技术
铁路信号控制系统完成相关信号设备的控制功能，采用性能较好的二乘二取二系统，系统由两套完全相同的安全控制系构成，其中主系执行控制功能，从系在保证与主系同步的前提下作为热备保证在单系出现故障的情况下，通过主从系切换能够完成正常的工作过程。在二乘二取二系统中需要两系中的CPU同步工作，方能保证正常运作，由此，一套合理、可靠的二乘二取二系统的CPU同步方法显得尤为重要。
目前的二乘二取二系统中较常用的的方法是总线级同步法，即：系内的两个CPU共用一个时钟源，在每个指令周期比较总线数据，如不一致立即屏蔽对外输出。
然而，由于铁路信号控制中有大量基于时钟源的安全控制和测量任务，而基于同一时钟的二乘二取二的比较方式，无法避免由所述共同时钟源造成的共模错误；此外，由于此种总线级的同步方法必须在相同的软件环境下进行二乘二取二的比较，无法避免由于相同的特定软件及其特定实现方法的潜在缺陷造成的安全隐患。
发明内容
有鉴于此，本发明提供一种二乘二取二同步方法和设备，以实现避免由共同时钟源造成的共模错误和由相同软件环境引起的安全隐患。
一种二乘二取二系统的同步方法，所述系统由两个结构相同的系组成，其中的一系为主系，另一系为从系，每个系均有两个进行相同动作的中央处理器CPU，分别为第一CPU和第二CPU，两个CPU分别与一个计数器相连，所述方法包括：
初始化过程：主系和从系均将高频脉冲信号分别通过系中的两个CPU各自连接的计数器转换成的外部定时中断信号，分别输入至与计数器对应相连的CPU；
处于同一系的两个CPU进行信息交互，以确定各自连接的计数器能够同时产生外部定时中断信号，并指示所述与CPU对应相连的计数器复位；
周期控制过程：
主系两个CPU响应与CPU对应相连的计数器生成的外部定时中断信号，发出CPU周期控制开始指令，并发出系间同步中断信号；
从系中两个CPU均响应所述系间同步中断信号，向与CPU对应相连的计数器发出复位指令，并与同系的另一CPU进行系内同步后向所述与CPU对应相连的计数器发出复位指令；
所述从系两个CPU在与CPU对应相连的计数器执行复位指令生成与主系同步的外部定时中断信号后，响应所述与主系同步的外部定时中断信号而发出周期控制开始指令。
优选地，所述方法还包括，所述高频脉冲信号的产生装置具体为公共时钟源，所述公共时钟源和主系和从系中分别包括的两个CPU对应相连的计数器组成外部定时器，所述方法还包括，在初始化过程中，所述外部定时器和所述CPU的内部定时器进行计数准确性的校验，该步骤在所述第一CPU和第二CPU进行信息交互前进行，目的是使内外定时器的计时误差在可接受范围内，方可正常工作。
优选地，所述计数器具体为复杂可编程逻辑计数器CPLD计数器，分别与公共时钟源连接，所述公共时钟源产生1000HZ，所述计数器将1000HZ的高频脉冲信号转换为20HZ的低频脉冲，作为硬中断引入对应的CPU，称为外部定时中断。
一种实现二乘二取二同步方法的设备，所述设备由两个相同的通过系间通讯单元连接的设备组成，分别为主系和从系，每个设备均包括通过系内通讯单元连接的进行相同动作的第一CPU、第二CPU、两个CPU分别与一个计数器相连，以及与同一系中的两个计数器相连的用于产生高频脉冲信号的公共时钟源，其中：
在初始化过程中，所述主系与从系中的：
计数器用于，将所述高频脉冲信号转换为外部定时中断信号并与该计数器对应相连的输入所述对应的CPU，并接收复位指令；
所述CPU用于，同一系的两个CPU进行信息交互，以确定各自连接的计数器能够同时产生外部定时中断信号，并指示与CPU对应相连的计数器复位；
在周期控制过程中，
所述主系两个计数器用于，根据所述复位指令生成外部定时中断信号；
主系两个CPU用于，响应与CPU对应相连的计数器生成的外部定时中断信号，发出CPU周期控制开始指令，并发出系间同步中断信号；
从系中两个CPU用于，响应所述系间同步中断信号，向与CPU对应相连的计数器发出复位指令，并与同系的另一CPU进行系内同步后向与CPU对应相连的计数器发出复位指令；并在与CPU对应相连的计数器执行复位指令生成与主系同步的外部定时中断信号后，响应所述与主系同步的外部定时中断信号而发出周期控制开始指令。
所述从系计数器用于：执行相应CPU发出的复位指令，生成与主系同步的外部定时中断信号；
所述系内通讯单元用于，传输两个CPU的信息交互信号及所述系内同步信号。
优选地，所述同一系中两个计数器和所述公共时钟源组成外部定时器，在初始化过程中，所述主系和从系的CPU还用于，对所述外部定时器和所述CPU的内部定时器进行准确性校验。
优选地，所述系内通讯单元具体为双口存储器DPRAM。
从上述的技术方案可以看出，本发明实施例公开了一种二乘二取二系统的同步方法，系统中具有相同的两个系，每个系中的两个CPU均设有内部定时器，作为执行任务的计时时钟，两个CPU通过系内通讯单元进行通讯又分别通过相连的计时器执行复位指令，并配合可产生高频脉冲信号的公共时钟源控制系内两个CPU的同步；同时，所述两个系之间进行系间通讯，将主系的CPU同步数据传输至从系，进行主系和从系之间的同步控制，综上所述，由于系统内每个CPU均具有独立的内部时钟作为执行任务的计时时钟，经过多个CPU通讯和校验的方式，实现了时间测量任务的安全可靠，从而有效地避免了现有技术中由于共用时钟所造成的共模错误，而且，由于采取CPU内部定时器和两系均设有的外部定时器相结合的任务级同步方法，不要求在任务执行时每个指令形式必须一致，系内两个CPU可采用不同软件实现同一功能，从而实现了软件方面的相异性，进而避免了由于采用同种特定编译器所导致的潜在错误或危险动作；其次，所述同步方法实现了从系在每个周期调整与主系同步，消除了由于主从系外部定时器时钟晶振不精确造成的计时误差。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例公开的一种二乘二取二系统的同步方法总体流程图；
图2为本发明实施例公开的一种二乘二取二系统的同步方法中初始化流程图；
图3为本发明又一实施例公开的一种二乘二取二系统的同步方法中初始化流程图；
图4为本发明实施例公开的一种二乘二取二系统的同步方法中周期控制流程图；
图5为本发明实施例公开的一种实现二乘二取二同步方法的处理模块结构示意图。
具体实施方式
CPLD：Complex Programmable Logic Device，复杂可编程逻辑器件。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的核心在于：系统中具有相同的两个系，每个系中的进行相同动作的两个CPU均设有内部定时器，作为执行任务的计时时钟，两个CPU通过系内通讯单元进行通讯且分别通过相连的计时器执行复位指令，并配合可产生高频脉冲信号的公共时钟源控制系内两个CPU的同步；同时，所述两个系之间进行系间通讯，将主系的CPU同步数据传输至从系，进行主系和从系之间的同步控制，综上所述，由于系统内每个CPU均具有独立的内部时钟和每系均设有的外部定时器的配合，有效地避免了现有技术中由于共用时钟所造成的共模错误以及实现了系内两个CPU可采用不同软件实现同一功能的软件方面的相异性。
图1示出了本发明实施例公开的一种二乘二取二系统的同步方法总体流程，包括以下步骤：
步骤101：主系和从系均进行初始化过程，CPU对应的计数器复位；
步骤102：周期控制过程，主系和从系达到同步。
图2示出了本发明实施例公开的一种二乘二取二系统的同步方法中初始化流程，包括以下步骤：
步骤201：主系和从系均将高频脉冲信号通过两个计数器转换成的外部定时中断信号，输入至所述相应的CPU；
步骤202：处于同一系的两个CPU进行信息交互，以确定各自连接的计数器能够同时产生外部定时中断信号，并指示所述各自对应的计数器复位；
由上述实施例可以看出，上述主系和从系的每个CPU采用独立的内部定时器作为执行任务的计时时钟，对于涉及时间测量的安全关键任务，多个CPU可通过通讯和信息校验的方式实现安全可靠的时间量度，从而避免了由于共用时钟造成的共模错误。
图3示出了本发明又一实施例公开的一种实现二乘二取二同步方法的初始化流程，包括以下步骤：
步骤301：主系和从系均将高频脉冲信号通过两个计数器转换成的外部定时中断信号，输入至所述相应的CPU；
步骤302：对外部定时器和所述CPU的内部定时器进行计数准确性校验；
步骤303：处于同一系的两个CPU进行信息交互，以确定各自连接的计数器能够同时产生外部定时中断信号，并指示所述各自对应的计数器复位；
需要说明的是：步骤302中的所述外部定时器为产生高频脉冲信号的公共时钟源和CPU内部定时器的组合。
由上述实施例可以看出：为了保证作为控制系统周期的标准时钟的外部定时器，以及作为执行同步任务计时时钟的CPU的内部定时器两者的准确性，采用了内外定时器相互校验的方法，保证了计时误差在可接受的范围内，使得内外定时器工作状态在正常的情况下进入系统周期控制过程。
图4示出了发明实施例公开的一种实现二乘二取二同步方法的周期控制过程流程，包括：
步骤401：主系两个CPU对应的计数器生成外部定时中断信号；
步骤402：主系两个CPU分别响应外部定时中断信号，发出CPU周期控制开始指令，并发出系间同步中断信号；
步骤403：从系中两个CPU均响应所述系间同步中断信号，向各自对应的计数器发出复位指令，并与同系的另一CPU进行系内同步后向所述各自对应的计数器发出复位指令。
步骤404：所述从系两个CPU各自对应的计数器执行复位指令，生成与主系同步的外部定时中断信号；
步骤405：所述从系两个CPU响应所述与主系同步的外部定时中断信号而发出周期控制开始指令。
由以上流程可以看出：所述两个系之间进行系间通讯，将主系的CPU同步数据传输至从系，进行主系和从系之间的同步控制，由于采取CPU内部定时器和两系均设有的外部定时器相结合的任务级同步方法，不要求在任务执行时每个指令形式必须一致，系内两个CPU可采用不同软件实现同一功能，从而实现了软件方面的相异性，进而避免了由于采用同种特定编译器所导致的潜在错误或危险动作；其次，所述同步方法实现了从系在每个周期调整与主系同步，以消除由于主从系外部定时器时钟晶振不精确造成的计时误差。
图5示出了本发明实施例公开的一种实现二乘二取二同步方法的处理模块结构，为了说明的方便，设定图中所述设备分为主系，从系，实际情况依工程需要设定，不仅限于本说明书设定的情况：
所述设备包括：两个通过系间通讯单元505连接的相同的系，所述系间通讯单元为分别在主系和从系设有的系间通讯板，为以主系为例，包括通过系内通讯单元连接的进行相同动作的两个CPU记为第一CPU5011和第二CPU5012，所述两个CPU分别与一个计数器相连，与第一CPU5011相连的计数器记为第一计数器5021和与第二CPU5012连接的第二计数器5022以及与两个计数器相连的用于产生高频脉冲信号的公共时钟源503，从系结构类似，具体为：两个CPU记为从系第一CPU5061和从系第二CPU5062，与从系第一CPU5061相连的计数器记为从系第一计数器5071和与从系第二CPU5062连接的从系第二计数器5072，其中：
所述第一计数器5021用于，将所述高频脉冲信号转换为外部定时中断信号并输入所述第一CPU5011，并接收复位指令；
所述第二计数器5022用于，将所述高频脉冲信号转换为外部定时中断信号并输入所述第二CPU5012，并接收复位指令；
同一系的两个CPU用于，第一CPU5011与第二CPU5012进行信息交互，以确定各自连接的计数器能够同时产生外部定时中断信号，并指示所述各自对应的计数器复位；
在周期控制过程中，
所述主系第一计数器5021用于，根据所述第一CPU5011发送的复位指令生成外部定时中断信号；
所述主系第二计数器5022用于，根据所述第二CPU5012发送的复位指令生成外部定时中断信号；
主系两个CPU用于，响应各自对应的计数器生成的外部定时中断信号，发出CPU周期控制开始指令，并发出系间同步中断信号；
从系中两个CPU用于，分别是从系第一CPU5061和从系第二CPU响应所述系间同步中断信号，向各自对应的计数器发出复位指令，并且从系第一CPU5061和从系第二CPU5062进行系内同步后向所述各自对应的计数器发出复位指令；并在各自对应的计数器执行复位指令生成与主系同步的外部定时中断信号后，响应所述与主系同步的外部定时中断信号而发出周期控制开始指令。
所述从系第一计数器5071和从系第二计数器5072用于：执行相应CPU发出的复位指令，生成与主系同步的外部定时中断信号；
所述系内通讯单元504用于，传输所述第一CPU与第二CPU的信息交互信号及所述系内同步信号，所述系内通讯单元具体为为双口存储器DPRAM。
需要说明的是，所述计数器和所述公共时钟源组成外部定时器，在初始化过程中，所述主系和从系的CPU还用于，对所述外部定时器和所述CPU的内部定时器进行准确性校验，目的是使内外定时器的计时误差在可接受范围内，方可正常工作。
所述计数器具体为复杂可编程逻辑计数器CPLD计数器，分别与公共时钟源连接，所述公共时钟源产生1000HZ，所述计数器将1000HZ的高频脉冲信号转换为20HZ的低频脉冲，作为硬中断引入对应的CPU，称为外部定时中断。
由以上实施例可以看出，本发明公开的实现二乘二取二同步方法的设备，所由两个相同的通过系间通讯单元连接的设备组成，分别为主系和从系，每个系中的两个CPU均设有内部定时器，作为执行任务的计时时钟，两个CPU通过系内通讯单元进行通讯又分别通过相连的计时器执行复位指令，并配合可产生高频脉冲信号的公共时钟源控制系内两个CPU的同步；同时，所述两个系之间进行系间通讯，将主系的CPU同步数据传输至从系，进行主系和从系之间的同步控制，综上所述，由于系统内每个CPU均具有独立的内部时钟作为执行任务的计时时钟，经过多个CPU通讯和校验的方式，实现了时间测量任务的安全可靠，从而有效地避免了现有技术中由于共用时钟所造成的共模错误，而且，由于采取CPU内部定时器和两系均设有的外部定时器相结合的任务级同步方法，不要求在任务执行时每个指令形式必须一致，系内两个CPU可采用不同软件实现同一功能，从而实现了软件方面的相异性，进而避免了由于采用同种特定编译器所导致的潜在错误或危险动作；其次，所述与同步方法相应的设备实现了从系在每个周期调整与主系同步，消除了由于主从系外部定时器时钟晶振不精确造成的计时误差。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (8)
1.一种二乘二取二系统的同步方法，其特征在于，所述系统由两个结构相同的系组成，其中的一系为主系，另一系为从系，每个系均有两个进行相同动作的中央处理器CPU，分别为第一CPU和第二CPU，两个CPU分别与一个计数器相连，所述方法包括：
初始化过程：主系和从系均将高频脉冲信号分别通过系中的两个CPU各自连接的计数器转换成的外部定时中断信号，分别输入至与计数器对应相连的CPU；
处于同一系的两个CPU进行信息交互，以确定各自连接的计数器能够同时产生外部定时中断信号，并指示所述与CPU对应相连的计数器复位；
周期控制过程：
主系两个CPU响应与CPU对应相连的计数器生成的外部定时中断信号，发出CPU周期控制开始指令，并发出系间同步中断信号；
从系中两个CPU均响应所述系间同步中断信号，向与CPU对应相连的计数器发出复位指令，并与同系的另一CPU进行系内同步后向所述与CPU对应相连的计数器发出复位指令；
所述从系两个CPU在与CPU对应相连的计数器执行复位指令生成与主系同步的外部定时中断信号后，响应所述与主系同步的外部定时中断信号而发出周期控制开始指令。
2.如权利要求1所述的方法，其特征在于，所述高频脉冲信号的产生装置具体为公共时钟源，所述公共时钟源和主系和从系中分别包括的两个CPU对应相连的计数器组成外部定时器，所述方法还包括，在初始化过程中，对所述外部定时器和所述CPU的内部定时器进行计数准确性的校验。
3.如权利要求1所述的方法，其特征在于，所述计数器具体为复杂可编程逻辑计数器CPLD计数器。
4.如权利要求1所述的方法，其特征在于，所述高频脉冲信号具体为1000HZ的脉冲信号。
5.如权利要求1所述的方法，其特征在于，所述外部定时中断信号为20HZ的脉冲信号。
6.一种实现二乘二取二同步方法的设备，其特征在于，所述设备由两个相同的通过系间通讯单元连接的设备组成，分别为主系和从系，每个设备均包括通过系内通讯单元连接的进行相同动作的第一CPU、第二CPU、两个CPU分别与一个计数器相连，以及与同一系中的两个计数器相连的用于产生高频脉冲信号的公共时钟源，其中：
在初始化过程中，所述主系与从系中的：
计数器用于，将所述高频脉冲信号转换为外部定时中断信号并输入与该计数器对应相连的CPU，并接收复位指令；
所述CPU用于，同一系的两个CPU进行信息交互，以确定各自连接的计数器能够同时产生外部定时中断信号，并指示与该CPU对应相连的计数器复位；
在周期控制过程中，
所述主系两个计数器用于，根据所述复位指令生成外部定时中断信号；
主系两个CPU用于，响应与CPU对应相连的计数器生成的外部定时中断信号，发出CPU周期控制开始指令，并发出系间同步中断信号；
从系中两个CPU用于，响应所述系间同步中断信号，向与CPU对应相连的计数器发出复位指令，并与同系的另一CPU进行系内同步后向所述与CPU对应相连的计数器发出复位指令；并在与CPU对应相连的计数器执行复位指令生成与主系同步的外部定时中断信号后，响应所述与主系同步的外部定时中断信号而发出周期控制开始指令；
所述从系计数器用于：执行相应CPU发出的复位指令，生成与主系同步的外部定时中断信号；
所述系内通讯单元用于，传输两个CPU的信息交互信号及所述系内同步信号。
7.如权利要求6所述的设备，其特征在于，所述同一系中两个计数器和所述公共时钟源组成外部定时器，在初始化过程中，所述主系和从系的CPU还用于，对所述外部定时器和所述CPU内部定时器进行准确性校验。
8.如权利要求6所述的设备，其特征在于，所述系内通讯单元具体为双口存储器DPRAM。
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